JP5277717B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関し、特に、キャパシタとメモリセルトランジスタとを備えた半導体装置及びその製造方法に関する。

デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
そこで、半導体記憶装置、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成するキャパシタ用の誘電体膜として、シリコン酸化物又はシリコン窒化物に代えて、強誘電体材料又は高誘電率材料を用いる技術が広く研究開発されている。

また、半導体記憶装置として、電源を断っても記憶情報が消失しない不揮発性メモリがあり、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込まれるフローティングゲートを有しており、記憶情報を表わす電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。

強誘電体メモリは、容量絶縁膜として、自発分極特性を有する強誘電体膜を用いる半導体記憶装置であり、より低電圧で且つ高速での書き込み動作及び読み出し動作が可能な不揮発性ＲＡＭである。
強誘電体メモリは、強誘電体膜を１対の電極間に挟んだ構造を有し、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。従って、この自発分極の極性を検出すれば情報を読み出すことができる。

強誘電体キャパシタを構成する強誘電体膜として、例えばチタン酸ジルコン酸鉛（ＰＺＴ）が使用される。
強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みが可能である。そこで、ロジック技術に強誘電体メモリを取り入れたロジック混載システム・オン・チップ（ＳＯＣ）が、ＩＣカードなどの用途として検討されている。

電気特性が良く、製品歩留まりの高い強誘電体メモリを作製するためには、複数の強誘電体メモリセルの特性が均一になっていることが重要である。しかし、いろいろな評価により、特に、メモリセル領域の端のキャパシタに劣化が入りやすいことがわかってきた。
また、強誘電体キャパシタの劣化を防止するために、キャパシタを例えばアルミナの保護絶縁膜で覆う構造が知られている。
特開２００２−９４０２１号公報 特開２００５−１５０２６２号公報

本発明は、内部に形成されるキャパシタの特性を向上する半導体装置及びその製造方法を提供することにある。

本発明の１つの観点によれば、半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成されるキャパシタ下部電極と、前記キャパシタ下部電極の上に形成される誘電体膜と、前記誘電体膜の上に形成され、前記半導体基板の上面に対する下部側面の第１の角度が上部側面の第２の角度よりも小さい第１側面と、前記第１側面に隣接して、前記半導体基板の前記上面に対する下部側面の第３の角度が上部側面の第４の角度よりも大きい第２側面とを有するキャパシタ上部電極とを有することを特徴とする半導体装置が提供される。
別の観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、前記第２導電膜の上にマスクを形成する工程と、前記マスクから露出した前記第２導電膜を第１条件でエッチングする工程と、前記マスクから露出した前記第２導電膜の残りを第２条件でエッチングすることにより、前記半導体基板の上面に対する下部側面の第１の角度が上部側面の第２の角度よりも小さい側面を有するキャパシタ上部電極を形成する工程と、前記マスクを除去する工程と、前記誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

本発明によれば、キャパシタ上部電極の側面において、半導体基板の上面に対する下部側面のテーパー角度を上部側面のテーパー角度よりも小さくしている。これにより、キャパシタ上部電極とその下の誘電体膜を覆う保護絶縁膜をカバレッジ良く形成することができる。
カバレッジ良く形成された保護絶縁膜は、キャパシタ保護機能が高くなるので、キャパシタの還元元素による劣化を防止して、キャパシタ特性を向上することができる。

以下に、本発明の実施形態を図面に基づいて詳細に説明する。
図１Ａ〜図１Ｑは、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
図１Ａに示す構造を形成するまでの工程を説明する。

まず、半導体基板であるｎ型又はｐ型のシリコン基板１の表面に、トランジスタの活性領域を画定する素子分離絶縁膜２を形成する。
素子分離絶縁層２として、シャロートレンチアイソレーション（ＳＴＩ）を形成する。ＳＴＩは、シリコン基板１の素子分離領域に溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込むことにより形成される。なお、素子分離絶縁層２は、ＳＴＩに限られず、ＬＯＣＯＳ法で形成した絶縁膜であってもよい。

次いで、シリコン基板１のメモリセル領域における活性領域に不純物を導入することにより、例えばＰウェル３を形成する。その後に、その活性領域の表面を熱酸化してゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィ法によりパターニングすることによりＰウェル３上に２つのゲート電極５、６を形成する。

２つのゲート電極５、６は間隔をおいて平行に配置され、それらのゲート電極５、６はワード線の一部を構成する。
次いで、ゲート電極５、６をマスクに使用して、ゲート電極５、６のそれぞれの両側のＰウェル３にｎ型不純物をイオン注入することによりｎ型のエクステンション領域７ａ、７ｂ、７ｃを形成する。

その後に、シリコン基板１及びゲート電極５、６の上に絶縁膜を形成し、その絶縁膜をエッチバックすることによりゲート電極５、６の側面に絶縁性サイドウォール９として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール９とゲート電極５、６をマスクにして、Ｐウェル３内にｎ型不純物をイオン注入する。これにより、２つのゲート電極５、６の両側において、エクステンション領域７ａ、７ｂ、７ｃに重なるｎ型不純物高濃度領域の第１、第２及び第３ソース／ドレイン領域８ａ、８ｂ、８ｃを形成する。

第１、第２ソース／ドレイン領域８ａ、８ｂ、ゲート電極５、Ｐウェル３等により第１のＮＭＯＳトランジスタＴ_１が構成される。また、第２、第３ソース／ドレイン領域８ｂ、８ｃ、ゲート電極６、Ｐウェル３等により第２のＮＭＯＳトランジスタＴ_２が構成される。

次に、シリコン基板１及びゲート電極５、６、素子分離絶縁層２の上に、スパッタ法により金属膜、例えばコバルト膜を形成した後、この金属膜を加熱してシリコンと反応させ、ゲート電極５、６の表面と第１、第２及び第３ソース／ドレイン領域８ａ、８ｂ、８ｃ表面にそれぞれシリサイド層１０ａ〜１０ｅを形成する。その後、残存している金属膜をウエットエッチングにより除去する。

続いて、第１、第２のＮＭＯＳトランジスタＴ_１、Ｔ_２を覆うカバー膜１１として、例えばＳｉＯＮ膜をプラズマＣＶＤ法により約２００ｎｍの厚さに形成する。さらに、カバー絶縁膜１１の上に第１層間絶縁膜１２を形成する。第１層間絶縁膜１２として、例えばテトラエトキシシラン（ＴＥＯＳ）含有ガスを使用するプラズマＣＶＤ法により、酸化シリコン膜を厚さ約１μｍに形成する。

その後、第１層間絶縁膜１２の上面を化学機械研磨（ＣＭＰ）法により研磨してその上面を平坦化する。これにより、第１層間絶縁膜１２の厚さは、シリコン基板１の平坦面上で約７００ｎｍとなる。
次に、フォトリソグラフィによりカバー絶縁膜１１及び第１層間絶縁膜１２をパターニングすることにより、第１、第２、第３ソース／ドレイン領域８ａ、８ｂ、８ｃの上に第１、第２、第３のコンタクトホール１２ａ、１２ｂ、１２ｃを形成する。第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃの径を例えば０．２５μｍとする。

これにより、第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃのそれぞれの中でソース／ドレイン領域８ａ、８ｂ、８ｃ表面のシリサイド層１０ｃ、１０ｄ、１０ｅが露出する。
次に、第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃのそれぞれの中に、密着膜（グルー膜）１３ａとして厚さ３０ｎｍのＴｉ膜と厚さ２０ｎｍのＴｉＮ膜を順に形成する。続いて、密着膜１３ａの上にタングステン膜１３ｂをＣＶＤ法により形成して第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃ内に埋め込む。

続いて、第１層間絶縁膜１２上面からタングステン膜１３ｂ及び密着膜１３ａをＣＭＰ法により除去する。これにより、第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃのそれぞれの中に残されたタングステン膜１３ｂ及び密着膜１３ａを第１、第２及び第３の導電プラグ１４、１５、１６とする。

次に、図１Ｂに示す構造を形成するまでの工程を説明する。
まず、第１、第２及び第３の導電プラグ１４，１５、１６及び第１層間絶縁膜１２の上に第１の酸化防止膜１７を形成する。第１の酸化防止膜１７として、例えば、酸化窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法により例えば１００ｎｍの膜厚に形成する。
続いて、第１の酸化防止膜１７の上に第２層間絶縁膜１８を形成する。第２層間絶縁膜１８として、例えばＴＥＯＳ含有ガスを使用するプラズマＣＶＤ法によりシリコン酸化膜を約１３０ｎｍの膜厚に形成する。

さらに、第２層間絶縁膜１８上に第２の酸化防止膜１９を形成する。第２の酸化防止膜１９として、アルミナ膜をアルゴン（Ａｒ）雰囲気中、１Ｐａの圧力下、２５℃〜３５℃の基板温度で成膜する。
次にキャパシタ形成用の多層膜を形成するが、その前に、多層膜の一層目の配向性を向上するために、アルミナからなる第２の酸化防止膜１９に対して酸素雰囲気で１分、６４２℃の条件でアニール処理を行なう。

多層膜の一層目として、まず、第２の酸化防止膜１９の上に下側導電膜２０を形成する。下側導電膜２０として、プラチナ膜をスパッタ法により１００ｎｍの厚さに形成する。プラチナ膜は、例えば、アルゴン雰囲気中で圧力１Ｐａ、基板温度３５０℃、スパッタパワー０．４ｋＷの条件で形成される。
なお、下側導電膜２０として、イリジウム膜、ルテニウム膜、酸化ルテニウム膜、ストロンチウム・ルテニウム酸素等の単層膜、或いはそれらから選択した積層膜を採用してもよい。

続いて、下側導電膜２０の結晶性を向上するために、不活性ガス、例えばアルゴンガスの雰囲気中で６５０℃〜７５０℃、６０秒間の条件で高速熱アニール（ＲＴＡ）処理を行う。この熱処理によりプラチナ膜の結晶性を向上し、第２の酸化防止膜１９との密着性を高めることができる。
次に、下側導電膜２０上に強誘電体膜２１を形成する。強誘電体膜２１は、例えば以下のような２ステップで成膜されてもよい。

まず、下側導電膜２０上に、第１強誘電体膜２１ａとして非晶質のＰＺＴ膜をＲＦスパッタ法により例えば約９０ｎｍの厚さに形成する。続いて、第１強誘電体膜２１ａを、酸素含有雰囲気中で、例えば基板温度６００℃、処理時間９０秒の条件でＲＴＡにより結晶化する。
なお、第１強誘電体膜２１ａは、ゾル・ゲル法、ＭＯＣＶＤ法等により形成してもよい。但し、ＭＯＣＶＤ法により形成する場合には結晶化用のＲＴＡは不要である。

さらに、第１強誘電体膜２１ａ上に、第２強誘電体膜として例えばＰＺＴ膜をＲＦスパッタ法により１０ｎｍ〜３０ｎｍの厚さに形成する。
なお、第１強誘電体膜２１ａ、第２強誘電体膜２１ｂの材料は、ＰＺＴ膜に限定されるものではなく、ＰＺＴにカルシウム（Ca）、ストロンチウム（Sr）、ランタン（La）、ニオブ（Nb）、タンタル（Ta）、イリジウム（Ir）、タングステン（Ｗ）のいずれかを添加した材料、或いは、ＳｒＢｉ_２Ｔａ_２Ｏ_９、ＳｒＢｉ_４Ｔｉ_４Ｏ_１５、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２、ＢｉＦｅＯ_３等のビスマス（Ｂｉ）層状構造化合物等であってもよい。

次に、強誘電体膜２１上に上側導電膜２２を形成する。上側導電膜２２として、例えば以下のような構造を採用してもよい。
まず、強誘電体膜２１上に、第１酸化物導電膜２２ａとして成膜の時点で結晶化するＩｒＯ_ｘ膜をスパッタ法により例えば２５ｎｍの厚さに形成する。ＩｒＯ_ｘ膜の形成条件として、例えば、圧力を２Ｐａ、基板温度を３００℃に設定し、イリジウムターゲットを使用し、反応ガスとしてＡｒ及びＯ_２を用い、スパッタパワーを例えば１ｋＷ〜２ｋＷ程度とする。この場合、ＡｒとＯ_２の流量を例えば１００対５６の割合とする。

続いて、ＩｒＯ_ｘ膜を酸素含有雰囲気中でＲＴＡ処理する。ＲＴＡの条件として、例えば、ＡｒとＯ_２の流量を例えば１００対１の割合とし、基板温度を７２５℃、熱処理時間を６０秒間に設定する。この熱処理によれば、強誘電体膜２１を構成するＰＺＴ膜がほぼ完全に結晶化され、ＰＺＴ膜中の酸素欠損が補償され、同時に、第１酸化物導電膜２２ａをプラズマダメージから回復させる。

次に、第１酸化物導電膜２２ａ上に第２酸化物導電膜２２ｂを形成する。第２酸化物導電膜２２ｂとして、例えば、膜厚５０ｎｍ〜１５０ｎｍのＩｒＯ_ｙ膜を形成する。ＩｒＯ_ｙ膜の形成条件として、例えばアルゴン及び酸素含有雰囲気中において、イリジウムターゲットを使用し、圧力を０．８Ｐａ、スパッタパワーを１．０ｋＷに設定して、４５秒間堆積すると、その厚さは約１２５ｎｍになる。ＡｒとＯ_２の流量を例えば１００対９０の割合とする。

ＩｒＯ_ｙ膜の形成の際に、異常成長を抑制するために、成膜温度を１００℃以下に設定することが望ましい。また、その後の工程による劣化を抑えるために、ＩｒＯ_ｙ膜として化学量論組成に近い組成を有するＩｒＯ_２膜を形成することにより、水素に対する触媒作用を防止することができる。これにより、強誘電体膜２１が水素ラジカルにより還元されてしまうという問題が抑制され、水素耐性が向上する。
その後に、シリコン基板１を背面洗浄する。

次に、図１Ｃに示す構造を形成するまでの工程を説明する。
まず、上側導電膜２２上にマスク材料膜２３、例えば窒化チタン膜をスパッタ法により２０ｎｍ〜５０ｎｍ程度の厚さに形成する。
続いて、マスク材料膜２３上にフォトレジストを塗布し、これを露光、現像することにより、上部電極用のレジストパターン２４を形成する。レジストパターン２４は、上側導電膜２２上で縦横に間隔をおいて複数形成される。

次に、図１Ｄに示すように、レジストパターン２４に覆われない領域のマスク材料膜２３をエッチングすることにより、マスク材料層２３から構成されるハードマスク２３ａを形成する。
エッチング条件としては、エッチングガスとして塩素（Ｃｌ_２）とＡｒの混合ガスをそれぞれ流量、８０ｓｃｃｍ、８０ｓｃｃｍでエッチング雰囲気に導入する。圧力０．７Ｐａ、周波数１３．５６ＭＨｚのソースパワーを８００Ｗとし、周波数４５０ｋＨｚのバイアスパワーを１００Ｗとする。

次に、図１Ｅ、図１Ｆに示すように、ハードマスク２３ａに覆われない領域の上側導電層２２をプラズマエッチング法によりエッチングすることによってキャパシタ上部電極２２ｑを形成する。この場合のエッチングは、途中で条件を変えて２ステップで行う。

第１ステップのエッチングでは、エッチングガスとしてＣｌ_２、Ａｒの混合ガスをそれぞれ流量８ｓｃｃｍ、４８ｓｃｃｍでエッチング雰囲気に導入する。この場合、エッチング雰囲気の圧力は、例えば０．７Ｐａとし、基板温度は、ヒータによりシリコン基板１を加熱しない温度、例えば常温とする。また、プラズマ発生用の電源パワーをソースパワー２ｋＷ、周波数を１３．５６ＭＨｚ、バイアスパワー１．５ｋＷ、周波数４５０ｋＨｚとする。

第２ステップのエッチングでは、エッチングガスとしてＣｌ_２、Ａｒの混合ガスをそれぞれ流量１２ｓｃｃｍ、４８ｓｃｃｍでエッチング雰囲気に導入する。この場合、エッチング雰囲気の圧力は、例えば０．７Ｐａとし、基板温度は、ヒータによりシリコン基板１を加熱しない温度、例えば常温とする。また、プラズマ発生用の電源パワーについては、ソースパワー２ｋＷ、周波数を１３．５６ＭＨｚ、バイアスパワーを１．５ｋＷ、周波数４５０ｋＨｚとする。

２ステップのエッチングにより形成されたキャパシタ上部電極２２ｑの側面の角度は図２Ａに示すように途中で変化する。即ち、シリコン基板１の上面に対し、キャパシタ上部電極２２ｑの下部側面のテーパーの第１角度θ_１は、上部側面のテーパーの第２の角度θ_２よりも小さくなる。第１の角度θ_１は例えば１０度〜５０度であり、また、第２角度θ_２は例えば６０度〜７５度である。

第１ステップのエッチング条件によれば、図１Ｅに示すように、エッチングの最中にレジストパターン２４が縮小化してその側面が後退するとともに、垂直方向のエッチング速度が第２ステップに比べて小さいので、上側導電膜２２の側面の初期の角度は緩やかになる。

第２ステップのエッチングによれば、図１Ｆに示すように、レジストパターン２４の縮小化が進み、その側面がさらに後退するとともに、第１ステップに比べて垂直方向のエッチング速度が大きいので、上側導電膜２２の側面の角度は急峻になる。
一方、初期の角度は、エッチングが進むにつれて下側に転写されるので、上側導電膜２２の下部側面の第１の角度θ_１が緩やかになる。従って、上部側面の第２の角度θ_２は、第２ステップのエッチング条件が反映されて第１角度θ_１よりも大きくなる。

第１、第２ステップともに、レジストパターン２４の縮小により露出するハードマスク２３ａもエッチングされて側面が後退する。しかし、ハードマスク２３ａは２０ｎｍ〜５０ｎｍと薄いので、ハードマスク２３ａのエッチングにより発生する生成物の発生量は少ない。従って、上側導電膜２２のエッチング側面に付着するエッチング生成物も少なくなるので、エッチング生成物付着による側面のエッチング阻止機能が低下し、エッチング側面の角度の制御は比較的容易である。

次に、レジストパターン２４を除去し、さらに、ハードマスク２３ａをドライエッチング或いはウェットエッチにより除去する。ハードマスク２３ａを除去した後のメモリセル領域の一部の平面図を図３Ａに示す。図３Ａにおいて、キャパシタ上部電極２２ｑの４つの側面のテーパー角度は、いずれの方向でも実質的に同一となっている。
なお、図１Ｆは、図３ＡのＩ−Ｉ線断面図である。

次に、キャパシタ上部電極２２ｑ及び強誘電体膜２１の上にフォトレジストを塗布し、これを露光、現像することにより、図１Ｇに示すように、複数箇所にレジストパターン２５を形成する。レジストパターン２５は、図３Ａにおいて一点鎖線に示すように、複数のキャパシタ上部電極２２ｑが上に存在するストライプ状のプレートライン領域ＰＬにほぼ沿った平面形状を有している。

続いて、図１Ｈに示すように、レジストパターン２５をマスクにして強誘電体膜２１をエッチングすることにより、キャパシタ誘電体膜２１ｑを形成する。ストライプ状のキャパシタ誘電体膜２１ｑは、複数のキャパシタ上部電極２２ｑに接合する形状となっている。

強誘電体膜２１のエッチング時にレジストパターン２５は縮小し、その側面が後退する。この場合、プレートライン領域ＰＬの長辺側では、図１Ｈに示すようにキャパシタ上部電極２２ｑの側面が顔を出してエッチングされることもある。なお、長辺側のその側面が露出せずに図２Ａの状態のままであってもよい。

次に、図１Ｉに示す構造を形成するまでの工程を説明する。
まず、キャパシタ誘電体膜２１ｑ、キャパシタ上部電極２２ｑ及び第１導電膜２１の上に、第１保護絶縁膜２６として、例えばアルミナ膜をスパッタ法により約５０ｎｍの厚さに形成する。

この場合、図４Ａに示すように、キャパシタ上部電極２２ｑのうち少なくともキャパシタ誘電体膜２１ｑの短辺に平行な側面は初期の状態を保持しているので、その側面の下部ではテーパー角度が緩やかとなっている。
従って、キャパシタ上部電極２２ｑの側面のうち少なくともキャパシタ誘電体膜２１ｑの短辺に平行な部分及びその周囲における第１保護絶縁膜２６のカバレッジは良好である。
なお、図４Ａは、キャパシタ誘電体膜２１ｑを形成する前の図３ＡのII−II線から見た断面図を示している。

続いて、第１保護絶縁膜２６上にフォトレジストを塗布し、これを露光、現像することにより、レジストパターン２７を形成する。レジストパターン２７は、キャパシタ上部電極２２ｑ、キャパシタ誘電体膜２１ｑ及びその周囲を覆う形状を有するとともに、キャパシタ誘電体膜２１ｑの一端からはみ出すコンタクト領域を覆うストライプ形状となっている。

次に、図１Ｊ、図３Ｂ、図４Ｂに示すように、レジストパターン２７から露出した領域の第１保護絶縁膜２６、第１導電膜２１及び第２の酸化防止膜１９をスパッタエッチングする。これによりパターニングされた第１導電膜２１は、キャパシタ誘電体膜２１ｑ下面に接合するとともに、図５に示すようにキャパシタ誘電体膜２１ｑの一端からはみ出したコンタクト領域２０ｃを有するプレートラインとなる。プレートラインは、キャパシタ下部電極２０ｑとして機能する。
また、プレートライン２０ｑの長辺に平行な強誘電体キャパシタＱの側面は、短辺に平行な側面のように階段状ではなく、ほぼ連続した形状を有している。

図１Ｊ、図３Ｂ、図４Ｂ、図５において、１つのキャパシタ上部電極２２ｑとその下のキャパシタ誘電体膜２１ｑ及びキャパシタ下部電極２０ｑにより１つの強誘電体キャパシタＱが構成される。
なお、図３Ｂ、図５では、第１保護絶縁膜２６及びレジストパターン２７を省略した状態で強誘電体キャパシタＱを示している。

第１保護絶縁膜２６及び第１導電膜２１及び第２の酸化防止膜１９のエッチング時に、レジストパターン２７は縮小し、その側面は後退する。これにより、強誘電体キャパシタＱのうちプレートライン領域の長辺側の側面では、図１Ｊに示したように、キャパシタ下部電極２０ｑのエッチング面だけでなくキャパシタ強誘電体２１ｑ、上部電極２２ｑのエッチング面が出てしまう。その露出面は、エッチング時にたたかれるため、キャパシタ上部電極２２ｑの上部側面のテーパー角度が緩やかになるなど、形状に変化が現れる。

キャパシタ上部電極２２ｑのうちキャパシタ下部電極２０ｑの短辺に平行な側面は、レジストパターン２５、２７により覆われているので、強誘電体膜２１、第１導電膜２０をそれぞれパターニングする際にエッチングされることはない。
その後、図１Ｋに示すようにレジストパターン２７を除去する。
次に、図１Ｌ、図４Ｃに示すように、キャパシタＱ、第２層間絶縁膜１８の上に、第２保護絶縁膜２８としてスパッタ法によりアルミナ膜を形成する。

ここで、図２Ａ、図２Ｂを参照して、キャパシタ上部電極２２ｑの４つの側面のテーパー角度について比較する。
まず、プレートライン２０ｑの短辺に平行なキャパシタ上部電極２２ｑでは、図２Ａに示すように、第１酸化導電膜２２ａの側面は第２酸化導電膜２２ｂの側面よりもテーパー角度が小さく、緩やかになっている。これは、上述したように、キャパシタ上部電極２２ｑを構成する上側導電膜２２のエッチング条件を２ステップに設定したからである。

これにより、図４Ｃに示したように、キャパシタ上部電極２２ｑのうち少なくともプレートライン２０ｑの短辺に平行な側面とキャパシタ誘電体膜２１ｑの上面とを覆う第２保護絶縁膜２８のカバレッジは良好になる。
一方、プレートライン２０ｑの長辺に平行なキャパシタ上部電極２２ｑの側面では、図２Ｂに示すように、シリコン基板１の上面に対する下部側面の第３の角度θ_３は、上部側面の第４の角度θ_４より大きい。第３の角度θ_３は例えば６０度〜８０度であり、また、第４の角度θ_４は例えば３０度〜６０度である。なお、図２Ｂの左右では、キャパシタ上部電極２２ｑ、キャパシタ誘電体膜２１ｑ及び下部電極２０ｑの側面が連続している。

これは、強誘電体膜２１のエッチング時や第１導電膜２０のエッチング時にレジストパターン２５、２７側面が後退する間に、キャパシタ上部電極２２ｑの側面が外側から徐々に露出してエッチングされるからである。これにより、キャパシタ上部電極２２ｑの角が取れて強誘電体キャパシタＱの側面の高さが低くなり、第２保護絶縁膜２８のカバレッジが良くなる。
なお、キャパシタ上部電極２２ｑのうち図２Ａ、図２Ｂに示した２つの側面は互いに隣接している。

第２保護絶縁膜２８を形成した後に、エッチングによるダメージを受けたキャパシタ誘電体膜２１ｑを元の状態に回復させる目的で、酸素含有雰囲気中で強誘電体キャパシタＱに対して回復アニールを施す。この回復アニールの条件は特に限定されない。
例えば、本実施形態では、シリコン基板１を炉内に置いて、基板温度５５０℃〜７００℃を条件にして行われる。また、キャパシタ誘電体膜２１ｑがＰＺＴから構成されている場合には、例えば、酸素雰囲気中で６５０℃、６０分の条件でアニールを行うことが望ましい。

次に、図１Ｍに示す構造を形成するまでの工程を説明する。
まず、第２保護絶縁膜２８の上に第３層間絶縁膜２９を形成する。第３層間絶縁膜２９としてシリコン酸化膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳと酸素とヘリウムの混合ガスを用いてプラズマＣＶＤ法により約１４００ｎｍの厚さに形成する。なお、第３層間絶縁膜２９として、例えば、絶縁性を有する無機膜等を形成してもよい。

続いて、第３層間絶縁膜２９の表面を例えばＣＭＰ法により平坦化する。
さらに、Ｎ_２Ｏガス又はＮ_２ガス等を用いて発生させたプラズマ雰囲気にシリコン基板１を置き、熱処理を行う。熱処理の結果、第３層間絶縁膜２９等の中の水分が除去されるとともに、第３層間絶縁膜２９等の膜質が変化し、第３層間絶縁膜２９等中に水分が入りにくくなる。

さらに、第３層間絶縁膜２９の上に、例えばスパッタ法又はＣＶＤ法により、バリア膜３０を形成する。バリア膜と３０して、例えば、膜厚が２０ｎｍ〜１００ｎｍの酸化アルミニウム膜を形成する。この場合、平坦化された第３層間絶縁膜２９上にバリア膜３０が形成されるので、バリア膜３０表面は平坦となる。この平坦なバリア膜３０は、それ以降の工程において還元元素による強誘電体キャパシタＱの劣化を最小限に食い止める。

その後に、バリア膜３０上に第４層間絶縁膜３１を形成する、第４層間絶縁膜３１として、例えば、ＴＥＯＳ含有ガスを使用するプラズマＣＶＤ法により、例えば膜厚が３００ｎｍ〜５００ｎｍのシリコン酸化膜を形成する。
次に、図１Ｎに示すように、第１、第２保護絶縁膜２６、２８、第３、第４層間絶縁膜２９、３１及びバリア膜３０をフォトリソグラフィ法によりパターニングすることにより、キャパシタ上部電極２２ｑへ到達する深さのコンタクトホール３１ａを形成する。

ところで、バリア膜３０は、強誘電体キャパシタＱの劣化を抑制する一方で、第３層間絶縁膜２９とそれより下方の各膜中の水分を押さえ込んでしまうので、熱が加わると、強誘電体膜２１を所謂蒸し焼き状態にしてしまう。この結果、強誘電体キャパシタＱを劣化させてしまうため、第３層間絶縁膜２９とその上に成膜するバリア膜３０は、十分に脱水されることが要求される。

これに対して、上記のように、Ｎ_２Ｏガス等を用いたプラズマ処理により第３層間絶縁膜２９及びそれより下の膜を脱水しているが、それでも完全を期すことが難しい。そこで、コンタクトホール３１ａの形成後に、比較的低温の４５０℃程度の酸素アニール処理を行なうと劣化が軽減される。

しかし、その実現には、第３、第４層間絶縁膜２９、３１のダメージを防ぐ工夫が必要である。この場合、第３、第４層間絶縁膜２９、３１の中の水分と成膜による強誘電体キャパシタＱのダメージの回復と、第１、第２保護絶縁膜２６、２８及びバリア膜３０等のキャパシタ保護能力を高めることと、コンタクトホール３１ａ形成後のアニールによる水素の除去のバランスが重要である。

次に、シリコン基板１を酸素雰囲気中に置いて基板温度４５０℃、６０分間の条件で熱処理を行なう。その場合、図６、図７に示すように、第３、第４層間絶縁膜２９、３１等の水分がこのコンタクトホール３１ａを通って脱ガスされる。これを煙突効果と呼んでいる。
キャパシタ上部電極２２ｑ上にコンタクトホール３１ａを形成する際には、同時に、図５の平面図に示すキャパシタ下部電極２０ｑのコンタクト領域２０ｃ上にコンタクトホール３１ｂを形成する。従って、キャパシタ下部電極２０ｑのコンタクトホール３１ｂでも煙突効果が生じる。

また、脱ガス用の熱処理を酸素含有雰囲気中で行なうことにより、コンタクトホール３１ａの底で露出するキャパシタ上部電極２２ｑを構成する第２酸化物導電膜２２ｂの酸素脱離を防いでいる。また、加熱温度が比較的低温のため、コンタクトホール３１ａから第２酸化物導電膜２２ｂには酸素は入りづらい。

従って、その酸素アニール処理によって強誘電体膜２１を元の状態に回復するという現象よりも、４５０℃の温度により、キャパシタ上部電極２２ｑとキャパシタ誘電体膜２１ｑの界面にトラップされた水素などが熱エネルギーにより外部に逃げる現象の方が大きいものと推測される。これにより、強誘電体キャパシタＱのスイッチング特性が向上する。

また、コンタクトホール３１ａを開口せずにアニールを行なうと、強誘電体キャパシタＱが回復するどころか逆に劣化してしまう。特に、触媒として機能するキャパシタ下部電極２０ｑのコンタクト領域２０ｃの近傍における劣化が大きい。従って、第３、第４層間絶縁膜２９、３１を成膜した後であってコンタクトホール３１ａ、３１ｂの開口後に酸素アニールすることが好ましい。

続いて、図１Ｏに示すように、第４層間絶縁膜３１から第１の酸化防止膜１７までの多層構造をフォトリソグラフィ法によりパターニングする。これにより、第１〜第３のｎ型ソース／ドレイン領域１４〜１６上の第１〜第３の導電プラグ１４〜１６の上にコンタクトホール３０ａ〜３０ｃを形成する。

次に、図１Ｐに示す構造を形成するまでの工程を説明する。
まず、コンタクトホール３０ａ〜３０ｃ、３１ａ、３１ｂの内面に導電性の密着膜３２ａとしてＴｉＮ膜を単層で形成する。密着膜３２ａとしてＴｉ膜が一般に用いられるが、Ｔｉは上側導電膜２２を構成する酸化イリジウムの酸素と結合して酸化チタンを形成し、コンタクト抵抗を増大させるおそれがある。従って、この工程では、酸化イリジウム膜と接触する密着膜３２ａとしてＴｉＮ膜を用いるのが最適である。

続いて、密着膜３２ａの上にタングステン膜３２ｂをＣＶＤ法により形成することにより、タングステン膜３２ｂをコンタクトホール３０ａ〜３０ｃ、３１ａ、３１ｂ内に埋め込む。
続いて、第４層間絶縁膜３１の上面からタングステン膜３２ｂ、ＴｉＮ膜３２ａをＣＭＰ法により除去する。これにより、コンタクトホール３０ａ〜３０ｃ、３１ａ、３１ｂ内に残されたタングステン膜３２ｂ及び密着膜３２ａを導電プラグ３３、３４ａ、３４ｂ、３４ｃとして使用する。

次に、図１Ｑに示す構造を形成するまでの工程を説明する。
まず、第４層間絶縁膜３１及び導電プラグ３３、３４ａ、３４ｂ、３４ｃの上に、積層構造導電膜を形成する。積層構造導電膜として、例えば、厚さ６０ｎｍのＴｉ膜、厚さ３０ｎｍのＴｉＮ膜、厚さ３６０ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜を順にスパッタ法により形成する。

さらに、フォトリソグラフィ技術を用いて積層構造導電膜をパターニングすることにより、積層構造導電膜からなる一層目の金属配線３５ａ、導電パッド３５ｂ等を形成する。
その後、図示しないが、層間絶縁膜の形成、コンタクトプラグの形成及び２層目〜５層目の配線の形成等を行って半導体装置のメモリセル領域を完成させる。

以上のように、少なくともプレートライン領域ＰＬの短辺に平行な１対のキャパシタ上部電極２２ｑの側面において、キャパシタ上部電極２２ｑを構成する第１酸化物導電膜２２ａのテーパー角を第２酸化物導電膜２２ｂのテーパー角よりも小さくしている。
これにより、図４Ａ、図４Ｃに示すように、キャパシタ上部電極２２ｑ及びキャパシタ誘電体膜２１ｑを覆う第１、第２保護絶縁膜２６、２８のカバレッジを向上させることができる。

これに対し、図８のリファレンス構造に示すように、キャパシタ上部電極２２ｒの側面の角度を略垂直に近くなるように形成すると、キャパシタ上部電極２２ｒを覆う保護絶縁膜２８ａのカバレッジが悪くなる。これにより、キャパシタ上部電極２２ｒの底面の縁部において、保護絶縁膜２８ａが極めて薄くなってしまう。

この結果、キャパシタ上部電極２２ｒを覆う保護絶縁膜２８ａの上に第３層間絶縁膜２９を形成すると、反応ガスに含まれる還元性元素が、保護絶縁膜２８ａの薄い部分からキャパシタ誘電体膜２１ｑ内に拡散しやすくなる。
従って、第３層間絶縁膜２９のうちキャパシタ上部電極２２ｒの上にコンタクトホール３１ａを形成した後に行う酸素雰囲気中での回復アニールでは、コンタクトホール３１ａを通して高温、例えば５００℃で酸素をキャパシタ誘電体膜２１ｑに供給する必要が生じている。

ところで、回復アニールの基板温度を４００℃、４５０℃、４７５℃、５００℃に設定し、各々のスイッチング電荷量を測定したところ、図９に示すような結果が得られた。
図９によれば、基板温度を５００℃に設定して酸素含有雰囲気で６０分間回復アニールをしたところ、強誘電体キャパシタのスイッチング電荷量が小さく、しかも、ウェハ中央位置とウェハ端部のスイッチング電荷量の差が大きくなった。

一方、基板温度を４５０℃に設定し、酸素雰囲気で６０分間の回復アニールをしたところ、強誘電体キャパシタのスイッチング電荷量が大きく、しかも、ウェハ中央位置とウェハ端部のスイッチング電荷量の差が小さくなった。
以上のことから、本実施形態のようにキャパシタ誘電体膜２１ｑを覆う保護絶縁膜２８のカバレッジを向上させると、回復アニールの温度を例えば４５０℃に低くしても強誘電体キャパシタＱのスイッチング電荷量を向上することが可能になる。

なお、酸素含有雰囲気中での回復アニールは、基板温度を５００℃より低い温度、例えば４５０℃以下に設定することが好ましく、また、酸素含有雰囲気の条件としてＯ_２とその他のガス、例えば希ガスの混合ガスを用い、その他のガスの割合を９０流量％以上に設定することが好ましい。
ところで、プレートライン領域ＰＬの長辺に平行なキャパシタ上部電極２２ｑの側面においては、図２Ｂに示したように、キャパシタ上部電極２２ｑの上部側面のテーパー角度θ_４を小さくしたので、強誘電体キャパシタＱの側面に第２保護幕２８の構成材料が付着しやすくなり、第２保護絶縁膜２８のカバレッジを向上させることができる。

これによっても、還元性元素によるキャパシタ誘電体膜２１ｑのダメージを防止することができ、回復アニールの基板温度を低くしてスイッチング電荷量を大きくすることができる。

特に、メモリセルセル領域において、端に近い強誘電体キャパシタＱでは、その外側の第３層間絶縁膜２８の体積が大きいので、図６に示すように外部から水等が侵入し易い。これに対して、本実施形態に示すようなキャパシタ上部電極２２ｑを採用することにより、第２保護絶縁膜２８をカバレッジ良く形成することができる。これにより、強誘電体キャパシタＱの劣化を防止することができ、高い歩留まりで、量産性が高く、信頼性の高いキャパシタ構造を実現することができる。

次に、本発明の実施形態について特徴を付記する。
（付記１）
半導体基板の上方に形成された絶縁膜と、前記絶縁膜の上に形成されるキャパシタ下部電極と、前記キャパシタ下部電極の上に形成される誘電体膜と、前記誘電体膜の上に形成され、前記半導体基板の上面に対する下部側面の第１の角度が上部側面の第２の角度よりも小さい第１側面を有するキャパシタ上部電極と、を有することを特徴とする半導体装置。
（付記２）
前記第１の角度は１０度〜５０度であり、また、第２の角度は６０度〜７５度であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記キャパシタ上部電極において、前記半導体基板の前記上面に対する下部側面の第３の角度が上部側面の第４の角度よりも大きい第２側面が前記第１側面に隣接していることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）
前記第３の角度は６０度〜８０度であり、また、第４の角度は３０度〜６０度であることを特徴とする付記３に記載の半導体装置。
（付記５）
前記誘電体膜の上には、前記キャパシタ上部電極が間隔をおいて複数形成されていることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
（付記６）
前記キャパシタ上部電極、前記誘電体膜及び前記キャパシタ下部電極を覆う保護絶縁膜を有することを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
（付記７）
半導体基板の上方に第１絶縁膜を形成する工程と、前記絶縁膜の上に導電膜、誘電体膜及び第２導電膜を順に形成する工程と、前記第２導電膜の上にマスクを形成する工程と、前記マスクから露出した前記第２導電膜を第１条件でエッチングする工程と、
前記マスクから露出した前記第２導電膜の残りを前記第１条件とは異なる第２条件でエッチングすることによりキャパシタ上部電極を形成する工程と、前記マスクを除去する工程と、前記誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
（付記８）
前記キャパシタ上部電極は、前記半導体基板の上面に対する下部側面の第１の角度が上部側面の第２の角度よりも小さい側面を有することを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記キャパシタ上部電極、前記キャパシタ誘電体膜及び前記キャパシタ下部電極の表面に保護絶縁膜を形成する工程を有することを特徴とする付記７又は付記８に記載の半導体装置の製造方法。
（付記１０）
前記保護絶縁膜の上に第２絶縁膜を形成する工程と、前記第２絶縁膜及び前記保護絶縁膜をパターニングすることにより、前記キャパシタ上部電極の上にホールを形成する工程と、前記キャパシタ上部電極、前記キャパシタ誘電体膜及び前記キャパシタ下部電極を酸素含有雰囲気において５００℃よりも低い温度で加熱する工程と、前記ホール内に導電材を充填する工程と、を有することを特徴とする付記９に記載の半導体装置の製造方法。

図１Ａ、図１Ｂは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その１）である。 図１Ｃ、図１Ｄは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その２）である。 図１Ｅ、図１Ｆは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その３）である。 図１Ｇ、図１Ｈは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その４）である。 図１Ｉ、図１Ｊは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その５）である。 図１Ｋ、図１Ｌは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その６）である。 図１Ｍ、図１Ｎは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その７）である。 図１Ｏ、図１Ｐは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その８）である。 図１Ｑは、本発明の実施形態に係る半導体装置の形成工程を示す断面図（その９）である。 図２Ａは、本発明の実施形態に係る半導体装置における強誘電体キャパシタをプレートラインの長辺側から見た側面図であり、図２Ｂは、その強誘電体キャパシタをプレートラインの短辺側から見た側面図である。 図３Ａ、３Ｂは、本発明の実施形態に係る半導体装置におけるキャパシタの形成工程を示す平面図である。 図４Ａ、図４Ｂ、図４Ｃは、本発明の実施形態に係る半導体装置において、プレートラインの長辺側からのキャパシタの形成工程を示す断面図である。 図５は、本発明の実施形態に係る半導体装置におけるメモリセル領域のキャパシタを示す平面図である。 図６は、本発明の実施形態に係る半導体装置におけるメモリセル領域への水の侵入及び排出経路を示す平面図である。 図７は、本発明の実施形態に係る半導体装置におけるメモリセル領域への水の侵入及び排出経路と、酸素アニールにおける酸素の導入経路を示す断面図である。 図８は、リファレンスに係る強誘電体キャパシタを示す側面図である。 図９は、半導体装置における強誘電体キャパシタの回復アニール温度と化スイッチング電荷量の関係を示す図である。

符号の説明

１ シリコン基板
２ 素子分離絶縁膜
３ Ｐウェル
４ ゲート絶縁膜
５、６ ゲート電極
１１ カバー膜
１２、１８、２９、３１ 層間絶縁膜
１７、１９ 酸化防止膜
２０ 下側導電膜
２０ｑ キャパシタ下部電極
２１ 強誘電体膜
２１ｑ キャパシタ誘電体膜
２２ａ、２２ｂ 酸化物導電膜
２２ 上側導電膜
２２ｑ キャパシタ上部電極
２６、２８ 保護絶縁膜
３０ バリア膜
３１ａ コンタクトホール
３３ 導電プラグ

Claims (4)

1. 半導体基板の上方に形成された絶縁膜と、
   前記絶縁膜の上に形成されるキャパシタ下部電極と、
   前記キャパシタ下部電極の上に形成される誘電体膜と、
   前記誘電体膜の上に形成され、前記半導体基板の上面に対する下部側面の第１の角度が上部側面の第２の角度よりも小さい第１側面と、前記第１側面に隣接して、前記半導体基板の前記上面に対する下部側面の第３の角度が上部側面の第４の角度よりも大きい第２側面とを有するキャパシタ上部電極と、
   を有することを特徴とする半導体装置。
2. 前記第１の角度は１０度〜５０度であり、また、前記第２の角度は６０度〜７５度であることを特徴とする請求項１に記載の半導体装置。
3. 前記第３の角度は６０度〜８０度であり、また、前記第４の角度は３０度〜６０度であることを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 半導体基板の上方に絶縁膜を形成する工程と、
   前記絶縁膜の上に第１導電膜、誘電体膜及び第２導電膜を順に形成する工程と、
   前記第２導電膜の上にマスクを形成する工程と、
   前記マスクから露出した前記第２導電膜を第１条件でエッチングする工程と、
   前記マスクから露出した前記第２導電膜の残りを前記第１条件とは異なる第２条件でエッチングすることにより、前記半導体基板の上面に対する下部側面の第１の角度が上部側面の第２の角度よりも小さい側面を有するキャパシタ上部電極を形成する工程と、
   前記マスクを除去する工程と、
   前記誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
   前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。

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