KR102099452B1 - 반도체 배선 장치의 제조방법 - Google Patents

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Abstract

본 발명은, 반도체 기판 상에 하부 절연 구조체를 형성하고, 하부 절연 구조체를 관통하면서 반도체 기판과 접촉하는 하부 접속 구조체를 형성하고, 하부 절연 구조체와 하부 접속 구조체를 덮는 상부 절연 구조체를 형성하고, 상부 절연 구조체를 관통하면서 하부 접속 구조체와 접촉하는 상부 접속 구조체를 형성하는 것을 포함한다.

Description

반도체 배선 장치의 제조방법{METHOD OF FEBRICATING SEMICONDUCTOR INTERCONNECTION DEVICE}
본 발명은, 반도체 기판 상에 순차적으로 적층되는 하부 접속 구조체와 상부 접속 구조체에서, 하부 접속 구조체에 상부 접속 구조체의 접속 구조를 개선시키는 반도체 배선 장치의 제조방법에 관한 것이다.
최근에, 반도체 배선 장치는, 사용자의 욕구에 대응하기 위해, 실리콘 반도체 기술을 바탕으로, 더욱더 작은 크기, 더욱더 빠른 속도, 낮은 전력 소모량, 반도체 기판으로부터 낮은 가격으로 획득, 그리고 전기적으로 다기능 수행을 목표로 개발되어져 왔다. 상기 반도체 배선 장치의 개발 목표를 구현하기 위해, 상기 반도체 배선 장치는 반도체 기판 상에서 점진적으로 줄어드는 배선의 피치를 가지면서 우수한 단차 피복성으로 이웃하는 배선들을 서로로부터 전기적 고립시키는 박막을 이용하여 제조되어야 한다.
여기서, 상기 박막은 화학 기상 증착(CVD) 기술 및/ 또는 물리 기상 증착(PVD) 기술을 사용하여 점진적으로 줄어드는 배선의 피치에서 이웃하는 배선들 사이에 우수한 단차 피복성으로 형성되기 어려우므로 원자층 증착 기술을 사용하여 이웃하는 배선들 사이에서 매우 얇은 막으로 정밀하게 제어되어 형성된다. 상기 원자층 증착 기술은 전구체 가스 주입, 불활성 가스 주입, 반응체 가스 주입 및 불활성 가스 주입을 순차적으로 1 싸이클 수행한 후 다시 1 싸이클씩 반복적으로 수행시켜 목적하는 두께만큼 박막을 형성하도록 구성된다.
그러나, 상기 반도체 기판으로부터 반도체 배선 장치를 낮은 가격으로 좀 더 많이 획득하기 위해 반도체 기판의 면적을 증가시키는 때, 상기 원자층 증착 기술은 반도체 기판 상에 전구체 가스의 주입 동안 반도체 기판의 전면에 전구체 가스를 화학 흡착시키기 때문에 반도체 기판의 면적 증가에 따라 반도체 기판의 전면에서 위치 별로 박막의 두께를 일정하게 제어하는데 한계를 갖는다. 최근에, 상기 원자층 증착 기술은 반도체 기판의 전면에서 위치 별로 박막을 선택적으로 형성하기 위해 반도체 기판 상에 다수의 반도체 제조 공정과 함께 적용되고 있다.
예를 들면, 상기 원자층 적층 기술은 반도체 기판 상에 포토 및 식각 공정과 함께 적용되어 박막을 선택적으로 형성하거나 반도체 기판 상에 포토 공정 및 리프트-오프 공정과 함께 적용되어 박막을 선택적으로 형성하거나 반도체 기판 상에 자기 조립 단분자막(SAM; self-assembled monolayer)의 형성 및 제거 공정과 함께 적용되어 박막을 선택적으로 형성한다. 여기서, 상기 선택적 박막은 원자층 증착 장비 뿐만 아니라 다수의 반도체 제조 장비를 별도로 사용하여 형성되기 때문에 반도체 기판 상에서 박막의 제조 시간을 증가시켜 반도체 배선 장치의 제조 단가를 높인다.
또한, 상기 반도체 배선 장치가 디자인 룰의 축소에 따라 점진적으로 작은 크기로 제조되는 때, 상기 반도체 배선 장치는, 반도체 기판 상에 순차적으로 적층되는 하부 접속 구조체와 상부 접속 구조체에서, 하부 접속 구조체에 상부 접속 구조체의 정렬 마진을 점진적으로 작게 갖는다. 따라서, 상기 상부 접속 구조체는 반도체 기판 상에서 이웃하는 하부 접속 구조체들을 전기적 단락시키는 확률을 크게 갖는다.
또한, 상기 하부 접속 구조체와 상부 접속 구조체가 반도체 기판 상에서 하부 절연 구조체와 상부 절연 구조체에 의해 둘러싸이기 때문에, 상기 반도체 배선 장치는 하부 접속 구조체와 상부 접속 구조체에서 하부 접속 구조체와 하부 절연 구조체 사이에 그리고 상부 접속 구조체와 상부 절연 구조체 사이에 금속 확산방지 패턴을 갖는다. 상기 금속 확산방지 패턴은 질화물로 이루어져 하부 접속 구조체와 상부 접속 구조체로부터 하부 절연 구조체와 상부 절연 구조체를 향해 금속 원자의 확산을 방지시킨다.
여기서, 상기 금속 확산방지 패턴은, 하부 접속 구조체와 상부 접속 구조체의 적층 구조에서 하부 접속 구조체와 상부 접속 구조체 사이에도 존재하기 때문에, 하부 접속 구조체와 상부 접속 구조체의 접촉 저항을 증가시켜 반도체 배선 장치의 전기적 특성을 저하시킨다. 한편, 상기 선택적 박막의 형성방법이 한국 공개특허공보 제10-2018-0045104호에서 발명의 명칭인 "원자층 식각 방법 및 이를 포함하는 반도체 제조 방법"에 종래 기술로써 유사하게 개시되었다.
한국 공개특허공보 제10-2018-0045104호
본 발명은,
종래의 문제점을 해결하기 위해 안출된 것으로,
반도체 원자층 증착 장비 이외의 반도체 제조 장비를 사용하지 않으면서 선택적 박막을 형성하므로 제조 단가를 낮추며,
반도체 기판 상에 순차적으로 적층되는 하부 접속 구조체와 상부 접속 구조체에서, 하부 접속 구조체에 상부 접속 구조체의 접속시,
반도체 원자층 증착 공정을 사용하여 형성되는 선택적 박막을 바탕으로 상부 접속 구조체의 정렬 마진 또는 다지인 룰을 확충시키거나,
반도체 원자층 증착 공정을 사용하여 조작되는 상부 접속 구조체의 구조를 바탕으로 하부 접속 구조체와 상부 접속 구조체의 접촉 저항을 개선시키는데 적합한 반도체 배선 장치의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 배선 장치는, 반도체 기판 상에 배치되는 하부 절연 구조체; 상기 하부 절연 구조체에 배치되는 하부 접속 구조체; 상기 하부 절연 구조체와 상기 하부 접속 구조체 상에 배치되는 상부 절연 구조체; 및 상기 상부 절연 구조체에 배치되어 상기 하부 접속 구조체와 접촉하는 상부 접속 구조체를 포함하고, 상기 하부 접속 구조체가 상기 하부 절연 구조체에 복수의 라인 형상으로 배열되는 때, 상기 하부 절연 구조체 상에서 상기 하부 접속 구조체의 길이 방향에 직각되게 상기 하부 접속 구조체의 측부마다 상기 하부 절연 구조체와 상기 상부 절연 구조체 사이에 배열되며 상기 상부 절연 구조체와 함께 상기 상부 접속 구조체를 한정하는 단락방지 원자층 적층 패턴, 및 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 존재(存在)하고 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 막, 또는 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 부재(不在)되며 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 패턴을 가지거나, 상기 하부 접속 구조체가 상기 하부 절연 구조체에 하나의 라인 형상 또는 플러그 형상으로 배치되는 때, 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 부재(不在)되며 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 패턴을 가지는 것을 특징으로 한다.
상기 하부 절연 구조체는, 아로마틱 폴리머(aromatic polymer), 비정질 카본 (amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘 옥사이드(SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드 (SiO:H), 실리콘 옥사이드 나이트라이드 (SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3) 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함할 수 있다.
상기 하부 접속 구조체는 순차적으로 적층되는 하부 확산방지 패턴과 하부 씨드 패턴과 하부 접속 패턴을 포함하고, 상기 하부 확산방지 패턴과 상기 하부 씨드 패턴은 상기 반도체 기판과 상기 하부 접속 패턴 사이에 그리고 상기 하부 절연 구조체와 상기 하부 접속 패턴 사이에 위치될 수 있다.
상기 하부 확산방지 패턴은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하여 상기 하부 절연 구조체 및 상기 반도체 기판을 향해 상기 하부 접속 패턴으로부터 구성 원자의 침투를 막아주고, 상기 하부 씨드 패턴은 상기 하부 접속 패턴과 동일한 물질을 포함하여 상기 하부 접속 패턴의 형성을 도와주는 씨드(seed) 역할을 하고, 상기 하부 접속 패턴은, 카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함할 수 있다.
상기 단락방지 원자층 적층 패턴은, 알루미늄 옥사이드(Al2O3), 코발트 옥사이드 (CoOx), 하프늄 옥사이드 (HfO2), 가돌리늄 옥사이드 (Gd2O3), 게르마늄 옥사이드 (GeOx), 니켈 옥사이드 (NiO), 스칸듐 옥사이드(Sc2O3), 실리콘 옥사이드 (SiO2), 틴 옥사이드(SnO), 탄탈륨 옥사이드 (TaOx), 바나듐 옥사이드 (VO2), 징크 옥사이드(ZnO) 또는 지르코늄 옥사이드(ZrO2) 를 포함하는 금속 산화물; 알루미늄 나이트라이드 (AlN), 코발트 나이트라이드(CoN), 카파 나이트라이드(CuN), 몰리브덴 나이트라이드(MoN), 실리콘 나이트라이드 (SiN), 실리콘 옥사이드 나이트라이드 (SiON), 틴 나이트라이드(SnN), 탄탈 나이트라이드(TaN), 탄탈-실리콘-나이트라이드(Ta-Si-N), 티타늄-알루미늄-나이트라이드(Ti-Al-N) 또는 티타늄 나이트라이드(Ti-N)를 포함하는 금속 질화물; 및 카드뮴 설파이드(CdS), 몰리브덴 설파이드 (MoS2), 틴 설파이드(SnS), 텅스텐 설파이드 (WS2) 또는 징크 설파이드(ZnS)를 포함하는 금속 황화물, 중 하나를 포함할 수 있다.
상기 상부 절연 구조체는, 아로마틱 폴리머(aromatic polymer), 비정질 카본 (amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘 옥사이드 (SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드 (SiO:H), 실리콘 옥사이드 나이트라이드 (SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3) 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함하고, 상기 하부 절연 구조체와 동일한 물질을 포함할 수 있다.
상기 확산방지 원자층 적층 막과 상기 확산방지 원자층 적층 패턴은 망간 나이트라이드 (MnN), 몰리브덴 설파이드 (MoS2), 루테늄-망간 (Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘나이트라이드 (Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드 (Ti-Si-N), 바나듐 나이트라이드 (VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함할 수 있다.
상기 확산방지 원자층 적층 막은 반도체 원자층 증착 공정의 수행시 상기 하부 접속 구조체와 상기 상부 절연 구조체 상에 원자층의 증착 단계를 반복적으로 적용하여 형성되고, 상기 단락방지 원자층 적층 패턴은 반도체 원자층 증착 공정(atomic layer deposition)의 수행시 상기 하부 절연 구조체와 상기 하부 접속 구조체 상에 개별 원자층의 증착 단계와 상기 개별 원자층의 식각 단계를 연속적이고 반복적으로 적용하여 상기 하부 접속 구조체 상에서 형성되고, 상기 확산방지 원자층 적층 패턴은 반도체 원자층 증착 공정의 수행시 상기 하부 접속 구조체와 상기 상부 절연 구조체 상에 개개 원자층의 증착 단계와 상기 개개 원자층의 식각 단계를 연속적이고 반복적으로 적용하여 상기 상부 절연 구조체 상에서 형성될 수 있다.
상기 상부 접속 구조체는 상기 하부 접속 구조체 및 상기 상부 절연 구조체 중 적어도 하나 상에 위치되는 상부 씨드 패턴과 함께 상기 상부 씨드 패턴을 덮는 상부 접속 패턴을 포함하고, 상기 상부 씨드 패턴은 상기 상부 접속 패턴과 동일한 물질을 포함하여 상기 상부 접속 패턴의 형성을 도와주는 씨드(seed) 역할을 하고, 상기 상부 접속 패턴은, 카본 나노 튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함할 수 있다.
또한, 본 발명에 따른 반도체 배선 장치의 제조방법은, 반도체 기판 상에 하부 절연 구조체를 형성하고, 상기 하부 절연 구조체를 관통하면서 상기 반도체 기판과 접촉하는 하부 접속 구조체를 형성하고, 상기 하부 절연 구조체와 상기 하부 접속 구조체를 덮는 상부 절연 구조체를 형성하고, 상기 상부 절연 구조체를 관통하면서 상기 하부 접속 구조체와 접촉하는 상부 접속 구조체를 형성하는 것을 포함하고, 상기 하부 접속 구조체가 상기 하부 절연 구조체에 복수의 라인 형상으로 형성되는 때, 반도체 원자층 증착 장비를 사용하여 상기 하부 절연 구조체 상에서 상기 하부 접속 구조체의 길이 방향에 직각되게 상기 하부 접속 구조체의 측부마다 상기 하부 절연 구조체와 상기 상부 절연 구조체 사이에 위치되어 상기 상부 절연 구조체와 함께 상기 상부 접속 구조체를 한정하는 단락방지 원자층 적층 패턴, 및 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 존재하고 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 막, 또는 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 부재(不在)되며 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 패턴을 형성하거나, 상기 하부 접속 구조체가 상기 하부 절연 구조체에 하나의 라인 형상 또는 플러그 형상으로 배열되는 때, 반도체 원자층 증착 장비를 사용하여 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 부재(不在)되며 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 패턴을 형성하는 것을 특징으로 한다.
상기 하부 절연 구조체 또는 상기 상부 절연 구조체는, 아로마틱 폴리머 (Aromatic polymers), 비정질 카본 (Amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘옥사이드(SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드(SiO:H), 실리콘 옥사이드 나이트라이드(SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3) 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함하고, 상기 하부 절연 구조체는 상기 상부 절연 구조체와 동일한 물질로 이루어져 상기 단락방지 원자층 적층 패턴 또는 상기 확산방지 원자층 적층 패턴에 대해 식각 선택비를 가질 수 있다.
상기 하부 접속 구조체가 상기 하부 절연 구조체에 상기 복수의 라인 형상으로 형성되는 때, 상기 하부 접속 구조체를 형성하는 것은, 반도체 포토 장비를 사용하여 상기 하부 절연 구조체 상에 복수의 포토레지스트 패턴을 형성하고, 반도체 식각 장비에서 상기 복수의 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부 절연 구조체의 식각을 통해 상기 하부 절연 구조체를 지나 상기 반도체 기판을 노출시키는 복수의 제1 트랜치를 형성하고, 상기 반도체 식각 장비에서 상기 반도체 기판으로부터 상기 복수의 포토레지스트 패턴을 제거하고, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 복수의 제1 트랜치 주변에 그리고 개별 제1 트랜치의 측벽 상에 그리고 상기 개별 제1 트랜치의 내부에서 반도체 기판 상에 순차적으로 적층되는 하부 확산방지 막과 하부 씨드 막을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 회학 기상 증착 장비를 사용하여 상기 개별 제1 트랜치를 채울 때까지 상기 하부 씨드 막 상에 하부 접속 막을 형성하고, 반도체 연마 장비를 사용하여 상기 식각된 하부 절연 구조체가 노출될 때까지 상기 하부 접속 막과 상기 하부 씨드 막과 상기 하부 확산방지 막의 식각을 통해 하부 접속 패턴과 하부 씨드 패턴과 하부 확산방지 패턴을 형성하는 것을 포함할 수 있다.
상기 하부 접속 구조체가 상기 하부 절연 구조체에 상기 하나의 라인 형상 또는 상기 플러그 형상으로 배열되는 때, 상기 하부 접속 구조체를 형성하는 것은, 반도체 포토 장비를 사용하여 상기 하부 절연 구조체 상에 제1 개구부 또는 상기 제1 개구부보다 더 작은 크기의 제2 개구부를 한정하는 포토레지스트 막을 형성하고, 반도체 식각 장비에서 상기 포토레지스트 막을 식각 마스크로 사용하여 상기 하부 절연 구조체의 식각을 통해 상기 하부 절연 구조체를 지나 상기 반도체 기판을 노출시키는 제1 트랜치 또는 개구홀을 형성하고, 상기 반도체 식각 장비를 사용하여 상기 반도체 기판으로부터 상기 포토레지스트 막을 제거하고, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 제1 트랜치 또는 상기 개구홀 주변에 그리고 상기 제1 트랜치 또는 상기 개구홀의 측벽 상에 그리고 상기 제1 트랜치 또는 상기 개구홀의 내부에서 반도체 기판 상에 순차적으로 적층되는 하부 확산방지 막과 하부 씨드 막을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 제1 트랜치 또는 상기 개구홀을 채울 때까지 상기 하부 씨드 막 상에 하부 접속 막을 형성하고, 반도체 연마 장비를 사용하여 상기 식각된 하부 절연 구조체가 노출될 때까지 상기 하부 접속 막과 상기 하부 씨드 막과 상기 하부 확산방지 막의 식각을 통해 하부 접속 패턴과 하부 씨드 패턴과 하부 확산방지 패턴을 형성하는 것을 포함할 수 있다.
상기 하부 확산방지 막은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하여 상기 식각된 하부 절연 구조체 및 상기 반도체 기판을 향해 상기 하부 접속 막으로부터 구성 원자의 침투를 막아주고, 상기 하부 씨드 막은 상기 하부 접속 막과 동일한 물질로 이루어지며 상기 하부 접속 막의 형성을 도와주는 씨드(seed) 역할을 하고, 상기 하부 접속 막은, 카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나로 이루어질 수 있다.
상기 단락방지 원자층 적층 패턴을 형성하는 것은, 상기 반도체 원자층 증착 장비의 챔버에 상기 하부 절연 구조체와 상기 하부 접속 구조체를 포함하는 반도체 기판을 투입시킨 후, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 전구체 가스를 주입시켜 상기 하부 절연 구조체와 상기 하부 접속 구조체에 일부 전구체 가스의 화학 흡착을 통해 전구체 층을 형성시키는 제1 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제1 불활성 가스를 주입시켜 상기 하부 절연 구조체와 상기 하부 접속 구조체에 화학 흡착되지 않은 나머지 전구체 가스를 상기 챔버로부터 퍼지시키는 제2 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 반응체 가스의 주입 동안 일부 반응체 가스를 바탕으로 상기 전구체 층 상에 반응체 층을 형성시켜 상기 전구체 층에 상기 반응체 층의 화학 표면 반응을 통해 원자층을 형성하는 제3 단계를 수행하고, 상기 원자층 증착 장비를 사용하여 상기 챔버에 제2 불활성 가스를 주입시켜 상기 전구체 층에 화학 표면 반응되지 않은 나머지 반응체 가스를 상기 챔버로부터 퍼지시키는 제4 단계를 수행하고, 상기 원자층 증착 장비를 사용하여 상기 챔버에 식각 가스를 주입시켜 상기 하부 절연 구조체와 상기 하부 접속 구조체 상에서 상기 원자층의 식각을 통해 상기 하부 접속 구조체로부터 원자층을 제거시키는 제5 단계를 수행하고, 상기 원자층 증착 장비를 사용하여 상기 챔버에 제3 불활성 가스를 주입시켜 상기 챔버로부터 상기 식각 가스를 퍼지시키는 제6 단계를 수행하고, 상기 원자층 증착 장비를 사용하여, 상기 하부 절연 구조체 상에 상기 원자층을 목적하는 두께까지 적층시키기 위해, 상기 제1 단계 내지 상기 제6 단계를 반복적으로 수행하는 것을 포함할 수 있다.
상기 하부 접속 구조체 상에 위치되는 상기 원자층은, 상기 반도체 기판 상에 식각을 수행하기 전, 상기 하부 접속 구조체의 구성 원자의 확산을 통해 상기 하부 접속 구조체로부터 상기 구성 원자를 공급받아 해리되어 상기 하부 절연 구조체 상에 위치되는 원자층보다 더 약한 강도 및 더 높은 화학적 반응성을 가질 수 있다.
상기 단락방지 원자층 적층 패턴은, 알루미늄 옥사이드(Al-2O3), 코발트 옥사이드(CoOx), 가돌리늄 옥사이드(Gd2O3), 게르마늄 옥사이드(GeOx), 하프늄 옥사이드(HfO2), 니켈 옥사이드(NiO), 스칸듐 옥사이드(Sc2O3), 실리콘 옥사이드(SiO2), 틴 옥사이드(SnO), 탄탈륨 옥사이드(TaOx), 바나듐 옥사이드(VO2), 징크 옥사이드(ZnO) 또는 지르코늄 옥사이드(ZrO2) 를 포함하는 금속 산화물; 알루미늄 나이트라이드(AlN), 코발트 나이트라이드(CoN), 카파 나이트라이드(CuN), 몰리브덴 나이트라이드(MoN), 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON), 틴 나이트라이드(SnN), 탄탈 나이트라이드(TaN), 탄탈-실리콘-나이트라이드(Ta-Si-N), 티타늄-알루미늄-나이트라이드(Ti-Al-N) 또는 티타늄 나이트라이드(Ti-N)를 포함하는 금속 질화물; 및 카드뮴 설파이드(CdS), 몰리브덴 설파이드(MoS2), 틴 설파이드(SnS), 텅스텐 설파이드(WS2) 또는 징크 설파이드(ZnS)를 포함하는 금속 황화물, 중 하나를 포함할 수 있다.
상기 상부 접속 구조체를 형성하는 것은, 상기 하부 접속 구조체 상에서, 상기 상부 절연 구조체에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치를 포함하는 반도체 기판을, 상기 반도체 원자층 증착 장비의 챔버에 투입시킨 후, 반도체 원자층 증착 장비를 사용하여 상기 비아 홀과 상기 제2 트랜치의 외부에서 상부 절연 구조체 상에 그리고 상기 비아 홀과 상기 제2 트랜치의 측벽에서 상부 절연 구조체 상에 그리고 상기 비아 홀과 상기 제2 트랜치의 내부에서 하부 접속 구조체 상에 위치되는 예비 확산방지 적층 막, 또는 상기 비아 홀과 상기 제2 트랜치의 상기 외부에서 상기 상부 절연 구조체 상에 그리고 상기 비아 홀과 상기 제2 트랜치의 상기 측벽에서 상기 상부 절연 구조체 상에 위치되는 예비 확산방지 원자층 적층 패턴을 형성하고, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 비아 홀과 상기 제2 트랜치의 상기 외부 및 상기 내부에서 상기 하부 접속 구조체 및 상기 상부 절연 구조체 중 적어도 하나 상에 상부 씨드 막을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 비아 홀과 상기 제2 트랜치를 채울 때까지 상기 상부 씨드 막 및 상기 하부 접속 구조체 상에 상부 접속 막을 순차적으로 형성하고, 반도체 연마 장비를 사용하여 상기 상부 절연 구조체가 노출될 때까지 상기 예비 확산방지 적층 막 또는 상기 예비 확산방지 원자층 적층 패턴과 함께 상기 상부 씨드 막과 상기 상부 접속 막의 식각을 통해 확산방지 적층 막 또는 확산방지 원자층 적층 패턴 상에 순차적으로 적층되는 상부 씨드 패턴과 상부 접속 패턴을 형성하는 것을 포함할 수 있다.
상기 예비 확산방지 원자층 적층 패턴을 형성하는 것은, 상기 하부 접속 구조체 상에서, 상기 상부 절연 구조체에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치를 포함하는 반도체 기판을, 상기 반도체 원자층 증착 장비의 챔버에 투입시킨 후, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 전구체 가스를 주입시켜 상기 비아 홀과 상기 제2 트랜치의 외부에서 상부 절연 구조체에, 그리고 상기 비아 홀과 상기 제2 트랜치의 측벽에서 상부 절연 구조체에, 그리고 상기 비아 홀과 상기 제2 트랜지의 내부에서 하부 접속 구조체에 일부 전구체 가스의 화학 흡착을 통해 전구체 층을 형성시키는 제1 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제1 불활성 가스를 주입시켜 상기 비아 홀과 상기 제2 트랜치의 상기 외부와 상기 측벽에서 상기 상부 절연 구조체에, 그리고 상기 비아 홀과 상기 제2 트랜치의 상기 내부에서 상기 하부 접속 구조체에 화학 흡착되지 않은 나머지 전구체 가스를 상기 챔버로부터 퍼지시키는 제2 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 반응체 가스의 주입 동안 일부 반응체 가스를 바탕으로 상기 전구체 층 상에 반응체 층을 형성시켜 상기 전구체 층에 상기 반응체 층의 화학 표면 반응을 통해 원자층을 형성하는 제3 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제2 불활성 가스를 주입시켜 상기 전구체 층에 화학 표면 반응되지 않은 나머지 반응체 가스를 상기 챔버로부터 퍼지시키는 제4 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 식각 가스를 주입시켜 상기 원자층의 식각을 통해 상기 비아 홀과 상기 제2 트랜치의 상기 내부에서 상기 하부 접속 구조체로부터 원자층을 제거시키는 제5 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제3 불활성 가스를 주입시켜 상기 챔버로부터 상기 식각 가스를 퍼지시키는 제6 단계를 수행하고, 상기 반도체 원자층 증착 장비를 사용하여, 상기 비아 홀과 상기 제2 트랜치의 상기 외부와 상기 측벽에서 상기 상부 절연 구조체 상에 상기 원자층을 목적하는 두께까지 적층시키기 위해, 상기 제1 단계 내지 상기 제6 단계를 반복적으로 수행하는 것을 포함할 수 있다.
상기 확산방지 적층 막 또는 확산방지 원자층 적층 패턴은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함하여 상기 상부 절연 구조체를 향해 상기 상부 접속 막으로부터 구성 원자의 침투를 막아주고, 상기 상부 씨드 막은 상기 상부 접속 막과 동일한 물질로 이루어지며 상기 상부 접속 막의 형성을 도와주는 씨드(seed) 역할을 하고, 상기 상부 접속 막은, 카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함한다.
상기 하부 접속 구조체 상에 위치되는 상기 원자층은, 상기 반도체 기판 상에 식각을 수행하기 전, 상기 하부 접속 구조체의 구성 원자의 확산을 통해 상기 하부 접속 구조체로부터 상기 구성 원자를 공급받아 해리되어 상기 상부 절연 구조체 상에 위치되는 원자층보다 더 약한 강도 및 더 높은 화학적 반응성을 가질 수 있다.
상기 식각 가스는, 메탄(CH4), 에탄(C2H6), 프로판(C3H8) 또는 부탄(C4H10) 을 포함하는 알케인(Alkane, 분자식 CNH2N+2)계열 가스; 메틸알코올(CH3OH), 에틸알코올(C2H5OH), 프로필알코올(C3H7OH) 또는 부틸알코올(C4H9OH)을 포함하는 알코올(acohol, 분자식 ROH(단, R=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스; 아민(amine, 분자식 RNH2(단, R=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스; 알킬아민(alkylamine, 분자식 HNR1R2(단, R1(=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)), R2(=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스; 베타-디케톤(beta-diketone, 분자식 Hacac(단, acac=acetylacetonate(아세틸아세토네이트), 또는 분자식 Hhfac(단, hfac=1, 1, 1, 5, 5, 5-hexafluoroacetylacetonate(헥사플루오로아세틸아세토네이트), 또는 분자식 Htmhd(단, tmhd=2, 2, 6, 6-tetramethyl(테트라메틸)-heptane(헵탄)-3, 5-dionate(디오네이트)))계열 가스; 아미노알코올(aminoalcohol, 분자식 dmampH(단, 1-dimethylamino(디메틸아미노)-2-methyl(메틸)-2-propanol(프로판올)), 또는 분자식 dmambH(단, dimethylamino(디메틸아미노)-2-methyl(메틸)-2-butanol(부탄올)))계열 가스; 사이클로펜타디엔(cyclopentadiene, 분자식 CpH) 계열 가스; 및 염화수소(HCl), 플루오르화수소(HF), 브롬화수소(HBr) 또는 요오드화수소(HI)를 포함하는 할로겐화 수소(분자식 HX(단, X=halide))계열 가스, 중 적어도 하나를 포함할 수 있다.
상기 식각 가스는, 상기 원자층의 금속과 유기금속화합물 또는 무기화합물 또는 착화합물을 형성하여 상기 유기금속화합물 또는 상기 무기화합물 또는 상기 착화합물에서 상기 금속 주변에 리간드(ligand)를 이루는 분자 또는 원자를 제공하며 상기 유기금속화합물 또는 상기 무기화합물 또는 상기 착화합물에 휘발성을 부여할 수 있다.
본 발명은, 반도체 원자층 증착 장비에서 전구체 가스 주입, 불확성 가스 주입, 반응체 가스 주입, 불활성 가스 주입, 식각 가스 주입 및 불활성 가스 주입을 순차적으로 1 싸이클로 수행한 후 다시 1 싸이클씩 반복적으로 수행하여 반도체 기판의 전면 상에서 수평하게 그리고/ 또는 수직하게 위치 별로 목적하는 두께 만큼 원자층 적층 패턴을 선택적으로 형성시키므로 원자층 적층 패턴의 제조시간을 줄여 반도체 배선 장치의 제조 단가를 낮출 수 있다.
본 발명은, 반도체 원자층 증착 장비에서 전구체 가스 주입, 불확성 가스 주입, 반응체 가스 주입, 불활성 가스 주입, 식각 가스 주입 및 불활성 가스 주입을 반복적으로 수행하여 반도체 기판에서 동일 레벨에 위치되는 하부 절연 구조체와 하부 접속 구조체 중 하부 절연 구조체 상에 단락방지 원자층 적층 패턴을 형성하므로 하부 접속 구조체 상에 상부 접속 구조체의 형성시 단락방지 원자층 적층 패턴에 상부 접속 구조체를 기대게 하여 이웃하는 하부 접속 구조체에 상부 접속 구조체의 접촉을 피해 상부 접속 구조체의 정렬 마진 또는 다지인 룰을 확충시킬 수 있다.
본 발명은, 하부 절연 구조체와 상부 절연 구조체를 각각 관통하는 하부 접속 구조체와 상부 접속 구조체의 접속을 위해, 상부 절연 구조체에 상부 접속 구조체의 형성시, 반도체 원자층 증착 장비에서 전구체 가스 주입, 불확성 가스 주입, 반응체 가스 주입, 불활성 가스 주입, 식각 가스 주입 및 불활성 가스 주입을 반복적으로 수행하는 동안, 상부 절연 구조체 상에 형성되고 하부 접속 구조체에 형성되지 않는 확산방지 원자층 적층 패턴을 형성하므로, 상부 접속 구조체의 구조를 바탕으로 하부 접속 구조체와 상부 접속 구조체의 접촉 저항을 개선시킬 수 있다.
도 1은, 본 발명의 제1 실시예에 따른 반도체 배선 장치를 개략적으로 보여주는 사시도이다.
도 2는, 도 1의 절단선 Ⅰ - Ⅰ' 를 따라 취해 반도체 배선 장치를 보여주는 단면도이다.
도 3은, 본 발명의 제2 실시예에 따른 반도체 배선 장치를 개략적으로 보여주는 단면도이다.
도 4 내지 도 12는, 본 발명에 따른 반도체 배선 장치의 제조방법을 설명하는 개략도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭하며, 길이 및 면적, 두께 등과 그 형태는 편의를 위하여 과장되어 표현될 수도 있다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예(들)에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 배선 장치를 개략적으로 보여주는 사시도이고, 도 2는 도 1의 절단선 Ⅰ - Ⅰ' 를 따라 취해 반도체 배선 장치를 보여주는 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명에 따르는 반도체 배선 장치(80)는, 하부 절연 구조체(20), 하부 접속 구조체(30), 단락방지 원자층 적층 패턴(49), 상부 절연 구조체(59) 및 상부 접속 구조체(60, 70)를 포함한다. 상기 하부 절연 구조체(20)는 반도체 기판(10) 상에 배치되어 반도체 기판(10)의 전면을 덮는다.
상기 하부 절연 구조체는, 아로마틱 폴리머(aromatic polymer), 비정질 카본 (amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘 옥사이드 (SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드(SiO:H), 실리콘 옥사이드 나이트라이드 (SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3) 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함한다.
상기 하부 접속 구조체(30)는 하부 절연 구조체(20)에 복수의 라인 형상으로 배치된다. 상기 하부 접속 구조체(20)는 순차적으로 적층되는 하부 확산방지 패턴(도 3의 110)과 하부 씨드 패턴(도 3의 120)과 하부 접속 패턴(도 3의 130)을 포함한다. 상기 하부 확산방지 패턴(110)과 하부 씨드 패턴(120)은 반도체 기판(10)과 하부 접속 패턴(130) 사이에 그리고 하부 절연 구조체(20)와 하부 접속 패턴(130) 사이에 위치된다.
상기 하부 확산방지 패턴(110)은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하여 하부 절연 구조체(20) 및 반도체 기판(10)을 향해 하부 접속 패턴(130)으로부터 구성 원자의 침투를 막아준다. 상기 하부 씨드 패턴(120)은 하부 접속 패턴(130)과 동일한 물질을 포함하여 하부 접속 패턴(130)의 형성을 도와주는 씨드(seed) 역할을 한다.
상기 하부 접속 패턴(130)은, 카본나노튜브 (CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함한다.
상기 하부 접속 구조체(30)가 하부 절연 구조체(20)에 복수의 라인 형상으로 배열되는 때, 상기 단락방지 원자층 적층 패턴(49)은 하부 절연 구조체(20) 상에서 하부 접속 구조체(30)의 길이 방향에 직각되게 하부 접속 구조체(30)의 측부마다 하부 절연 구조체(20)와 상부 절연 구조체(59) 사이에 배열되며 상부 절연 구조체(59)와 함께 상부 접속 구조체(60, 70)를 한정한다.
상기 단락방지 원자층 적층 패턴(49)은, 알루미늄 옥사이드(Al2O3), 코발트 옥사이드(CoOx), 하프늄 옥사이드(HfO2), 가돌리늄 옥사이드(Gd2O3), 게르마늄 옥사이드(GeOx), 니켈 옥사이드(NiO), 스칸듐 옥사이드(Sc2O3), 실리콘 옥사이드 (SiO2), 틴 옥사이드(SnO), 탄탈륨 옥사이드(TaOx), 바나듐 옥사이드(VO2), 징크 옥사이드(ZnO) 또는 지르코늄 옥사이드(ZrO2) 를 포함하는 금속 산화물; 알루미늄 나이트라이드(AlN), 코발트 나이트라이드(CoN), 카파 나이트라이드(CuN), 몰리브덴 나이트라이드(MoN), 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON), 틴 나이트라이드(SnN), 탄탈 나이트라이드(TaN), 탄탈-실리콘-나이트라이드(Ta-Si-N), 티타늄-알루미늄-나이트라이드(Ti-Al-N) 또는 티타늄 나이트라이드(Ti-N)를 포함하는 금속 질화물; 및 카드뮴 설파이드(CdS), 몰리브덴 설파이드(MoS2), 틴 설파이드(SnS), 텅스텐 설파이드(WS2) 또는 징크 설파이드(ZnS)를 포함하는 금속 황화물, 중 하나를 포함한다.
상기 단락방지 원자층 적층 패턴(49)은 반도체 원자층 증착 공정(atomic layer deposition)의 수행시 하부 절연 구조체(20)와 하부 접속 구조체(30) 상에 개별 원자층의 증착 단계(도 5의 1 싸이클에서 제1 단계 내지 제4 단계를 수행함)와 개별 원자층의 식각 단계(도 5의 1 싸이클에서 제5 단계 및 제6 단계를 수행함)를 연속적이고 반복적으로 적용하여 하부 접속 구조체(20) 상에서 형성된다.
상기 상부 절연 구조체(59)는 하부 절연 구조체(20)와 하부 접속 구조체(30) 상에 배치된다. 상기 상부 절연 구조체(59)는, 아로마틱 폴리머(aromatic polymer), 비정질 카본(amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘 옥사이드 (SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드(SiO:H), 실리콘 옥사이드 나이트라이드(SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3) 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함한다.
상기 상부 절연 구조체(59)는 하부 절연 구조체(20)와 동일한 물질 또는 다른 물질을 포함한다. 상기 상부 절연 구조체(59)는 제1 상부 절연 구조체(53)와 제2 상부 접속 구조체(56)로 나뉘어 진다. 한편, 상기 상부 접속 구조체(60, 70)는 상부 절연 구조체(59)에 배치되어 하부 접속 구조체(30)와 접촉한다. 좀 더 상세하게는, 상기 상부 접속 구조체(60, 70)는 하부 접속 구조체(30) 상에서 순차적으로 적층되는 확산방지 적층 막(도면에 미도시), 상부 씨드 패턴(도면에 미도시)과 상부 접속 패턴(도면에 미도시)을 포함한다. 그러나, 상기 확산방지 원자층 적층 막은 상부 접속 구조체(60, 70)에서 하부 접속 구조체(30)의 표면에 존재하고 상부 절연 구조체(59)를 따라 존재(存在)한다.
상기 확산방지 원자층 적층 막은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN) , 타이타늄 실리콘 나이트라이드 (Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함한다. 상기 확산방지 원자층 적층 막은 반도체 원자층 증착 공정의 수행시 하부 접속 구조체(30)와 상부 절연 구조체(59) 상에 원자층의 증착 단계(예를 들면, 도 5의 제1 단계 내지 제4 단계를 1싸이클로 수행함)를 반복적으로 적용하여 형성된다. 상기 상부 씨드 패턴은 상부 접속 패턴과 동일한 물질을 포함하여 상부 접속 패턴의 형성을 도와주는 씨드(seed) 역할을 한다. 또한, 상기 상부 접속 패턴은 하부 접속 구조체(30) 상에서 상부 확산방지 원자층 적층 막과 상부 씨드 패턴 상에 위치된다.
여기서, 상기 상부 접속 패턴은, 카본 나노 튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함한다. 상기 상부 접속 패턴은 하부 접속 구조체(30)와 동일한 물질 또는 다른 물질을 갖는다. 상기 상부 접속 구조체(60, 70)는 상부 절연 구조체(59)에서 제1 상부 절연 구조체(53)에 비아(via; 60)와 제2 상부 접속 구조체(56)에 연결선(interconnection line; 70)을 포함한다.
본 발명의 제1 실시예의 변형으로써, 상기 상부 접속 구조체(60, 70)는 상부 절연 구조체(59) 상에 순차적으로 적층되는 확산방지 원자층 적층 패턴(도 3의 210)과 상부 씨드 패턴(도 3의 220)과 상부 접속 패턴(도 3의 230, 240)을 가질 수 있다. 여기서, 상기 확산방지 원자층 적층 패턴(210)과 상부 씨드 패턴(220)은, 도 3에 도시된 바와 같이, 하부 접속 구조체(30)를 덮지 않는다. 또한, 본 발명의 제1 실시예의 다른 변형으로써, 상기 상부 접속 구조체(60, 70)는, 상부 절연 구조체(59)를 따라 위치되는 확산방지 원자층 적층 패턴(도 3의 210), 그리고 확산방지 원자층 적층 패턴(210)을 덮으면서 하부 접속 구조체(30)와 상부 절연 구조체(59)를 따라 위치되는 상부 씨드 패턴(도면에 미도시), 그리고 상부 씨드 패턴 상에 위치되는 상부 접속 패턴을 가질 수도 있다.
따라서, 본 발명의 제1 실시예의 변형들에서, 상기 확산방지 원자층 적층 패턴(210)은 상부 접속 구조체(60, 70)에서 하부 접속 구조체(30)의 표면에 부재(不在)되며 상부 절연 구조체(59)를 따라 존재(存在)한다. 또한, 본 발명의 제1 실시예의 변형들에서, 상기 상부 씨드 패턴은 하부 접속 구조체(30)와 상부 접속 패턴 사이에 존재하거나 존재하지 않을 수 있다. 또한, 본 발명의 제1 실시예의 변형들에서, 상기 상부 접속 패턴은 하부 접속 구조체(30)와 직접적으로 접촉하거나 하부 접속 구조체(30)와 접촉하지 않을 수 있다.
도 3은 본 발명의 제2 실시예에 따른 반도체 배선 장치를 개략적으로 보여주는 단면도이다.
도 3을 참조하면, 상기 반도체 배선 장치(260)는 도 1의 반도체 배선 장치(80)와 유사한 구조를 갖는다. 상기 반도체 배선 장치(260)에서 하부 절연 구조체(100)는 도 1의 반도체 배선 장치(80)의 하부 절연 구조체(20)와 동일한 물질을 포함한다. 그러나, 상기 반도체 배선 장치(260) 도 1 또는 도 2의 단락방지 원자층 적층 패턴(49)을 갖지 않는다.
또한, 상기 상부 절연 구조체(200)가 제1 상부 절연 구조체(165)와 제2 상부 절연 구조체(185)를 포함하나, 상기 제1 상부 절연 구조체(165)는 질화막(150)과 산화막(160)으로 이루어지고, 상기 제2 상부 절연 구조체(185)는 질화막(170)과 산화막(180)으로 이루어진다. 따라서, 상기 상부 절연 구조체(200)는 도 1 또는 도 2의 상부 절연 구조체(59)와 동일한 물질을 포함한다.
여기서, 상기 반도체 배선 장치(260)는 하부 절연 구조체(100)에서 하부 접속 구조체(140)를 가지고, 상부 절연 구조체(200)에서 제1 상부 절연 구조체(165)와 제2 상부 절연 구조체(185)에 상부 접속 구조체(250)를 갖는다. 상기 하부 접속 구조체(140)가 하부 절연 구조체(100)에 하나의 라인 형상 또는 플러그 형상으로 배치되는 때, 상기 상부 접속 구조체(250)의 확산방지 원자층 적층 패턴(210)은 상부 접속 구조체(250)에서 하부 접속 구조체(140)의 표면에 부재(不在)되며 상부 절연 구조체(200)를 따라 존재(存在)한다.
상기 확산방지 원자층 적층 패턴(210)은 반도체 원자층 증착 공정의 수행시 하부 접속 구조체(140)와 상부 절연 구조체(200) 상에 개개 원자층의 증착 단계(예를 들면, 도 5의 1 싸이클에서 제1 단계 내지 제4 단계를 수행함)와 개개 원자층의 식각 단계(예를 들면, 도 5의 1 싸이클에서 제5 단계 및 제6 단계를 수행함)를 연속적이고 반복적으로 적용하여 상부 절연 구조체(200) 상에서 형성된다. 상기 확산방지 원자층 적층 패턴(210)은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함한다.
상기 상부 접속 구조체(250)의 상부 씨드 패턴(220)은 확산방지 원자층 적층 패턴(210) 상에만 위치된다. 상기 상부 접속 구조체(250)의 상부 접속 패턴(230, 240)은 하부 접속 구조체(140)의 하부 접속 패턴(130)과 직접적으로 접촉한다. 한편, 본 발명의 제2 실시예의 변형으로써, 상기 상부 접속 구조체(250)는, 상부 절연 구조체(200)를 따라 위치되는 확산방지 원자층 적층 패턴(210), 그리고 확산방지 원자층 적층 패턴(210)을 덮으면서 하부 접속 구조체(140)와 상부 절연 구조체(200)를 따라 위치되는 상부 씨드 패턴(도면에 미도시), 그리고 상부 씨드 패턴 상에 위치되는 상부 접속 패턴(도면에 미도시)을 가질 수 있다.
따라서, 본 발명의 제2 실시예의 변형에서, 상기 상부 씨드 패턴은 하부 접속 구조체(140)를 덮어 하부 접속 구조체(140)와 상부 접속 패턴 사이에 위치된다. 또한, 본 발명의 제2 실시예의 변형에서, 상기 상부 접속 패턴은 하부 접속 구조체(140)와 접촉하지 않는다.
도 4 내지 도 12는 본 발명에 따른 반도체 배선 장치의 제조방법을 설명하는 개략도이다. 여기서, 도 4 내지 도 11은 본 발명의 제1 실시예에 따른 반도체 배선 장치의 제조방법을 설명하고, 도 12는 본 발명의 제2 실시예에 따른 반도체 배선 장치의 제조방법을 설명하도록 도시된다.
도 4 내지 도 11를 참조하면, 본 발명의 제1 실시예에 따라서, 상기 반도체 배선 장치(도 1의 80)의 제조방법은, 반도체 기판(도 1의 10) 상에 하부 절연 구조체(도 1의 20)를 형성하는 것을 포함한다. 상기 하부 절연 구조체(20)는, 아로마틱 폴리머(Aromatic polymers), 비정질 카본(Amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘옥사이드(SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드(SiO:H), 실리콘 옥사이드 나이트라이드(SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3), 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함한다.
다음으로, 상기 하부 절연 구조체(20)를 관통하면서 반도체 기판(10)과 접촉하는 하부 접속 구조체(도 2의 30)가 형성된다. 여기서, 상기 하부 접속 구조체(30)가 하부 절연 구조체(20)에 복수의 라인 형상으로 형성되는 때, 상기 하부 접속 구조체(30)를 형성하는 것은, 반도체 포토 장비를 사용하여 하부 절연 구조체(20) 상에 복수의 포토레지스트 패턴(도면에 미도시)을 형성하고, 반도체 식각 장비에서 복수의 포토레지스트 패턴을 식각 마스크로 사용하여 하부 절연 구조체(20)의 식각을 통해 하부 절연 구조체(20)를 지나 반도체 기판(10)을 노출시키는 복수의 제1 트랜치(도면에 미 도시)를 형성하고, 반도체 식각 장비에서 반도체 기판(10)으로부터 복수의 포토레지스트 패턴을 제거하는 것을 포함한다.
또한, 상기 하부 접속 구조체(30)를 형성하는 것은, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 복수의 제1 트랜치 주변에 그리고 개별 제1 트랜치의 측벽 상에 그리고 상기 개별 제1 트랜치의 내부에서 반도체 기판(10) 상에 순차적으로 적층되는 하부 확산방지 막(도면에 미도시)과 하부 씨드 막(도면에 미도시)을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 증착 장비를 사용하여 개별 제1 트랜치를 채울 때까지 하부 씨드 막 상에 하부 접속 막(도면에 미도시)을 형성하고, 반도체 연마 장비를 사용하여 식각된 하부 절연 구조체(20)가 노출될 때까지 하부 접속 막과 하부 씨드 막과 하부 확산방지 막의 식각을 통해 하부 접속 패턴과 하부 씨드 패턴과 하부 확산방지 패턴을 형성하는 것을 더 포함한다.
이와는 다르게, 상기 하부 접속 구조체(30)가 하부 절연 구조체(20)에 하나의 라인 형상 또는 플러그 형상으로 배열되는 때, 상기 하부 접속 구조체(30)를 형성하는 것은, 반도체 포토 장비를 사용하여 하부 절연 구조체(20) 상에 제1 개구부 또는 제1 개구부보다 더 작은 크기의 제2 개구부를 한정하는 포토레지스트 막(도면에 미도시)을 형성하고, 반도체 식각 장비에서 상기 포토레지스트 막을 식각 마스크로 사용하여 상기 하부 절연 구조체(20)의 식각을 통해 하부 절연 구조체(20)를 지나 반도체 기판(10)을 노출시키는 제1 트랜치 또는 개구홀(도면에 미도시)을 형성하고, 반도체 식각 장비를 사용하여 반도체 기판(10)으로부터 포토레지스트 막을 제거하는 것을 포함한다.
또한, 상기 하부 접속 구조체(30)를 형성하는 것은, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 제1 트랜치 또는 개구홀 주변에 그리고 제1 트랜치 또는 개구홀의 측벽 상에 그리고 제1 트랜치 또는 개구홀의 내부에서 반도체 기판 상에 순차적으로 적층되는 하부 확산방지 막과 하부 씨드 막을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 제1 트랜치또는 개구홀을 채울 때까지 하부 씨드 막 상에 하부 접속 막을 형성하고, 반도체 연마 장비를 사용하여 식각된 하부 절연 구조체(20)가 노출될 때까지 하부 접속 막과 하부 씨드 막과 하부 확산방지 막의 식각을 통해 하부 접속 패턴(도 3의 110)과 하부 씨드 패턴(도 3의 120)과 하부 확산방지 패턴(도 2의 130)을 형성하는 것을 더 포함한다.
여기서, 상기 하부 확산방지 막은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하여 식각된 하부 절연 구조체(20) 및 반도체 기판(10)을 향해 하부 접속 막으로부터 구성 원자의 침투를 막아준다. 상기 하부 씨드 막은 하부 접속 막과 동일한 물질로 이루어지며 하부 접속 막의 형성을 도와주는 씨드(seed) 역할을 한다. 상기 하부 접속 막은, 카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나로 이루어진다.
다음으로, 상기 하부 절연 구조체(20)와 하부 접속 구조체(30)를 덮는 상부 절연 구조체(도 1의 59)가 형성된다. 상기 상부 절연 구조체(59)는 제1 상부 절연 구조체(53)와 제2 상부 절연 구조체(56)로 이루어진다. 한편, 상기 하부 접속 구조체(30)가 하부 절연 구조체(20)에 복수의 라인 형상으로 형성되는 때, 반도체 원자층 증착 장비를 사용하여 하부 절연 구조체(20) 상에서 하부 접속 구조체(30)의 길이 방향에 직각되게 하부 접속 구조체(30)의 측부마다 하부 절연 구조체(20)와 상부 절연 구조체(59) 사이에 위치되어 상부 절연 구조체(59)와 함께 상부 접속 구조체(도 1의 60, 70)를 한정하는 단락방지 원자층 적층 패턴(49)이 형성된다.
상기 단락방지 원자층 적층 패턴(49)을 형성하는 것은, 반도체 원자층 증착 장비의 챔버에 하부 절연 구조체(20)와 하부 접속 구조체(30)를 포함하는 반도체 기판(10)을 투입시킨 후, 반도체 원자층 증착 장비를 사용하여 챔버(@ 상온 ≤ 챔버 온도(또는 증착 온도) ≤ 500℃)에 전구체 가스(도 4의 41; @ 상온 ≤ 전구체 가스 온도 ≤ 200℃)를 주입(@ 0.1초 ≤ 공급 시간 ≤ 20초)시켜 하부 절연 구조체(20)와 하부 접속 구조체(30)에 일부 전구체 가스(41)의 화학 흡착을 통해 전구체 층(도 6의 41A)을 형성시키는 도 5의 제1 단계를 수행하고, 반도체 원자층 증착 장비를 사용하여 챔버에 제1 불활성 가스(도면에 미도시)를 주입시켜 하부 절연 구조체(20)와 하부 접속 구조체(30)에 화학 흡착되지 않은 나머지 전구체 가스(41)를 챔버로부터 퍼지(P1; @ 0.1초 ≤ 퍼지 시간 ≤ 60초)시키는 도 5의 제2 단계를 수행하는 것을 포함한다.
또한, 상기 단락방지 원자층 적층 패턴(49)을 형성하는 것은, 반도체 원자층 증착 장비를 사용하여 챔버(@ 상온 ≤ 챔버 온도(또는 증착 온도) ≤ 500℃)에 반응체 가스(42; @ 상온 ≤ 반응체 가스 온도 ≤ 200℃)의 주입(@ 0.1초 ≤ 공급 시간 ≤ 20초) 동안 일부 반응체 가스(42)를 바탕으로 전구체 층(41A) 상에 반응체 층(도 6의 42A)을 형성시켜 전구체 층(41A)에 반응체 층(42A)의 화학 표면 반응을 통해 원자층(43)을 형성하는 도 5의 제3 단계를 수행하고, 원자층 증착 장비를 사용하여 챔버에 제2 불활성 가스(도면에 미도시)를 주입시켜 전구체 층(41A)에 화학 표면 반응되지 않은 나머지 반응체 가스(42)를 챔버로부터 퍼지(P2; @ 0.1초 ≤ 퍼지 시간 ≤ 60초)시키는 도 5의 제4 단계를 수행하고, 원자층 증착 장비를 사용하여 챔버(@ 상온 ≤ 챔버 온도(또는 증착 온도) ≤ 500℃)에 식각 가스(47; @ 상온 ≤ 식각 가스 온도 ≤ 200℃)를 주입(@ 0.1초 ≤ 공급 시간 ≤ 30초)시켜 하부 절연 구조체(20)와 하부 접속 구조체(30) 상에서 원자층(43)의 식각을 통해 하부 접속 구조체(30)로부터 원자층(43)을 제거시키는 도 5의 제5 단계를 수행하고(도 8을 참조), 원자층 증착 장비를 사용하여 챔버에 제3 불활성 가스(도면에 미도시)를 주입시켜 챔버로부터 식각 가스(47)를 퍼지(P3; @ 0.1초 ≤ 퍼지 시간 ≤ 60초)시키는 도 5의 제6 단계를 수행하고, 원자층 증착 장비를 사용하여, 하부 절연 구조체(20) 상에 원자층(43)을 성장 화살표(도 9의 F)를 따라 목적하는 두께까지 적층시키기 위해, 도 5의 제1 단계 내지 제6 단계를 반복적으로 수행하는 것을 더 포함한다. 여기서, 상기 전구체 가스(41) 또는 반응체 가스(42) 또는 식각 가스(47)는 캐리어 가스(@ 0 sccm < 캐리어 가스 유량 ≤ 3000 sccm)와 함께 주입되거나 캐리어 가스를 사용하지 않고 주입될 수 있다. 또한, 상기 챔버는 전구체 가스(41) 또는 반응체 가스(42) 또는 식각 가스(47)를 펌프를 사용하여 퍼지(@ 10 sccm ≤ P1 또는 P2 또는 P3의 퍼지 유량 ≤ 5000 sccm)시킬 수 있다.
여기서, 상기 하부 절연 구조체(20)는 상부 절연 구조체(59)와 동일한 물질 또는 다른 물질로 이루어져 단락방지 원자층 적층 패턴(49)에 대해 식각 선택비를 갖는다. 상기 하부 접속 구조체(20) 상에 위치되는 원자층(43)은, 반도체 기판(10) 상에 식각을 도 8과 같이 수행하기 전, 하부 접속 구조체(30)의 구성 원자의 확산(35)을 통해 하부 접속 구조체(30)로부터 구성 원자를 공급받아 해리되어 하부 절연 구조체(20) 상에 위치되는 원자층(43)보다 더 약한 강도 및 더 높은 화학적 반응성을 갖는다. 좀 더 상세하게는, 비교예로써, 단락방지 원자층 적층 패턴이 도 5의 제1 단계 내지 제4 단계를 1싸이클로 하여 50회 반복으로 형성된 후(예를 들면, 도 10 테이블에서 "식각 전"참조요), 상기 단락방지 원자층 적층 패턴(49)의 아연(Zn) 밀도는 측정 기구(@ XRF)를 사용하여 하부 절연 구조체(20)와 하부 접속 구조체(30) 상에서 3.6 ㎍/㎠ 및 5.4 ㎍/㎠ 으로 도 10과 같이 측정되었다. 도 10의 측정 데이터에 따르면, 상기 하부 접속 구조체(30)의 원자층(43)은 하부 접속 구조체(30)로부터 구성 원자를 공급받아 해리되어 하부 절연 구조체(20)의 원자층(43)보다 전구체와 반응체를 비정상적으로 더 많이 반응시키고 결합 조직의 약화에 기인하여 하부 절연 구조체(20)의 원자층(43)보다 더 약한 강도 및 더 높은 화학적 반응성을 갖는다.
따라서, 본 발명에 따라서, 상기 단락방지 원자층 적층 패턴(49)이 도 5의 제1 단계 내지 제6 단계를 1싸이클로 하여 50회 반복으로 형성된 후(예를 들면, 도 10의 테이블에서 "식각 후"참조요), 상기 단락방지 원자층 적층 패턴(49)의 아연(Zn) 밀도는 측정 기구(@ XRF)를 사용하여 하부 절연 구조체(20)와 하부 접속 구조체(30) 상에서 3.2 ㎍/㎠ 및 0 ㎍/㎠ 으로 도 10과 같이 측정되었다. 도 10의 측정 데이터에 따르면, 상기 하부 절연 구조체(20) 및 하부 접속 구조체(30) 상에서 원자층(43)의 식각 결과는, 위에서 설명된 바와 같이, 상기 하부 절연 구조체(20)의 원자층(43) 대비 하부 접속 구조체(30)의 원자층(43)에서 상대적으로 약한 강도를 가지기 때문에 발생된다. 상기 단락방지 원자층 적층 패턴(49)은, 알루미늄 옥사이드(Al-2O3), 코발트 옥사이드(CoOx), 가돌리늄 옥사이드(Gd2O3), 게르마늄 옥사이드(GeOx), 하프늄 옥사이드(HfO2), 니켈 옥사이드(NiO), 스칸듐 옥사이드(Sc2O3), 실리콘 옥사이드 (SiO2), 틴 옥사이드(SnO), 탄탈륨 옥사이드(TaOx), 바나듐 옥사이드(VO2), 징크 옥사이드(ZnO) 또는 지르코늄 옥사이드(ZrO2) 를 포함하는 금속 산화물; 알루미늄 나이트라이드(AlN), 코발트 나이트라이드(CoN), 카파 나이트라이드(CuN), 몰리브덴 나이트라이드(MoN), 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON), 틴 나이트라이드(SnN), 탄탈 나이트라이드(TaN), 탄탈-실리콘-나이트라이드(Ta-Si-N), 티타늄-알루미늄-나이트라이드(Ti-Al-N) 또는 티타늄 나이트라이드(Ti-N)를 포함하는 금속 질화물; 및 카드뮴 설파이드(CdS), 몰리브덴 설파이드(MoS2), 틴 설파이드(SnS), 텅스텐 설파이드(WS2) 또는 징크 설파이드(ZnS) 또는 를 포함하는 금속 황화물, 중 하나를 포함한다.
도 5의 5단계에서, 상기 식각 가스(47)는, 메탄(CH4), 에탄(C2H6), 프로판(C3H8) 또는 부탄(C4H10) 을 포함하는 알케인(Alkane, 분자식 CNH2N+2)계열 가스; 메틸알코올(CH3OH), 에틸알코올(C2H5OH), 프로필알코올(C3H7OH) 또는 부틸알코올(C4H9OH)을 포함하는 알코올(acohol, 분자식 ROH(단, R=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스; 아민(amine, 분자식 RNH2(단, R=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스; 알킬아민(alkylamine, 분자식 HNR1R2(단, R1(=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)), R2(=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스; 베타-디케톤(beta-diketone, 분자식 Hacac(단, acac=acetylacetonate(아세틸아세토네이트), 또는 분자식 Hhfac(단, hfac=1, 1, 1, 5, 5, 5-hexafluoroacetylacetonate(헥사플루오로아세틸아세토네이트), 또는 분자식 Htmhd(단, tmhd=2, 2, 6, 6-tetramethyl(테트라메틸)-heptane(헵탄)-3, 5-dionate(디오네이트)))계열 가스; 아미노알코올(aminoalcohol, 분자식 dmampH(단, 1-dimethylamino(디메틸아미노)-2-methyl(메틸)-2-propanol(프로판올)), 또는 분자식 dmambH(단, dimethylamino(디메틸아미노)-2-methyl(메틸)-2-butanol(부탄올)))계열 가스; 사이클로펜타디엔(cyclopentadiene, 분자식 CpH) 계열 가스; 및 염화수소(HCl), 플루오르화수소(HF), 브롬화수소(HBr) 또는 요오드화수소(HI)를 포함하는 할로겐화 수소(분자식 HX(단, X=halide))계열 가스, 중 적어도 하나를 포함한다.
상기 식각 가스(47)는, 원자층(43)의 금속과 유기금속화합물 또는 무기화합물 또는 착화합물을 형성하여 유기금속화합물 또는 무기화합물 또는 착화합물에서 금속 주변에 리간드(ligand)를 이루는 분자 또는 원자를 제공하며 유기금속화합물 또는 무기화합물 또는 착화합물에 휘발성을 부여한다. 도 5의 6단계에서, 상기 식각 가스는 원자층(43)의 금속과 결합하여 휘발성 가스를 만들어 제3 불활상 가스와 함께 반도체 원자층 증착 장비의 챔버로부터 배출된다. 이어서, 상기 상부 절연 구조체(59)를 관통하면서 하부 접속 구조체(30)와 접촉하는 상부 접속 구조체(도 1의 60, 70)가 형성된다. 상기 상부 접속 구조체(60, 70)를 형성하는 것은, 하부 접속 구조체(30) 상에서, 상부 절연 구조체(59)에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치(도면에 미도시)를 포함하는 반도체 기판(10)을, 반도체 원자층 증착 장비의 챔버에 투입시킨 후, 반도체 원자층 증착 장비를 사용하여 비아 홀과 제2 트랜치의 외부에서 상부 절연 구조체 상에, 그리고 비아 홀과 제2 트랜치의 측벽에서 단락방지 원자층 적층 패턴(49)과 상부 절연 구조체(59) 상에, 그리고 비아 홀과 제2 트랜치의 내부에서 하부 접속 구조체(30) 상에 위치되는 예비 확산방지 적층 막(도면에 미도시)을 형성하는 것을 포함한다.
또한, 상부 접속 구조체(도 1의 60, 70)를 형성하는 것은, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 비아 홀과 제2 트랜치의 외부 및 내부에서 하부 접속 구조체(30) 및 상부 절연 구조체(59) 상에, 예를 들면, 예비 확산방지 적층 막 상에 상부 씨드 막(도면에 미도시)을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 비아 홀과 제2 트랜치를 채울 때까지 상부 씨드 막 및 하부 접속 구조체 상에 상부 접속 막(도면에 미도시)을 형성하고, 반도체 연마 장비를 사용하여 상부 절연 구조체(59)가 노출될 때까지 예비 확산방지 적층 막과 함께 상부 씨드 막과 상부 접속 막의 식각을 통해 확산방지 적층 막 상에 순차적으로 적층되는 상부 씨드 패턴과 상부 접속 패턴을 형성하는 것을 더 포함한다. 여기서, 상기 확산방지 적층 막은 상부 접속 구조체(59)에서 하부 접속 구조체(30)의 표면에 그리고 상부 절연 구조체(59)를 따라 존재(存在)한다.
상기 확산방지 적층 막은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함하여 상부 절연 구조체(59)를 향해 상부 접속 막으로부터 구성 원자의 침투를 막아준다. 상기 상부 씨드 막은 상부 접속 막과 동일한 물질로 이루어지며 상부 접속 막의 형성을 도와주는 씨드(seed) 역할을 한다. 상기 상부 접속 막은, 카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W), 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함한다.
본 발명의 제1 실시예의 변형에 따라서, 상기 상부 접속 구조체(60, 70)는 상부 절연 구조체(59) 상에 순차적으로 적층되는 확산방지 원자층 적층 패턴(도 3의 210)과 상부 씨드 패턴(도 3의 220)과 상부 접속 패턴(도 3의 230, 240)을 가질 수 있다. 또한, 본 발명의 제1 실시예의 다른 변형으로써, 상기 상부 접속 구조체(60, 70)는, 상부 절연 구조체(59)를 따라 위치되는 확산방지 원자층 적층 패턴(도 3의 210), 그리고 확산방지 원자층 적층 패턴(210)을 덮으면서 하부 접속 구조체(30)와 상부 절연 구조체(59)를 따라 위치되는 상부 씨드 패턴(도면에 미도시), 그리고 상부 씨드 패턴 상에 위치되는 상부 접속 패턴을 가질 수도 있다.
따라서, 본 발명의 제1 실시예의 변형들에서, 상기 확산방지 원자층 적층 패턴(210)은 상부 접속 구조체(60, 70)에서 하부 접속 구조체(30)의 표면에 부재(不在)되며 상부 절연 구조체(59)를 따라 존재(存在)한다. 또한, 본 발명의 제1 실시예의 변형들에서, 상기 상부 씨드 패턴은 하부 접속 구조체(30)와 상부 접속 패턴 사이에 존재하거나 존재하지 않을 수 있다. 또한, 본 발명의 제1 실시예의 변형들에서, 상기 상부 접속 패턴은 하부 접속 구조체(30)와 직접적으로 접촉하거나 하부 접속 구조체(30)와 접촉하지 않을 수 있다.
도 11에서 볼 때, 상기 상부 접속 구조체(60, 70)는 하부 접속 구조체(30)에 접속시 하부 접속 구조체(30)에 대해 미스 얼라인을 발생시켜도 하부 접속 구조체(30) 상에 위치되는 단락방지 원자층 적층 패턴(49)에 기대어 이웃하는 하부 접속 구조체(30)에 전기적으로 단락되지 않아 단락방지 원자층 적층 패턴(49)을 바탕으로 정렬 마진을 확충할 수 있고 하부 절연 구조체(20)에서 하부 접속 구조체(30)의 피치를 늘려 디자인 룰을 확충시킬 수 있다.
도 12를 참조하면, 본 발명의 제2 실시예에 따라서, 상기 반도체 배선 장치(260)의 제조방법은, 도 4 내지 도 11에서 반도체 배선 장치(80)의 제조방법과 유사하다. 그러나, 상기 반도체 배선 장치(260)의 제조방법은, 하부 절연 구조체(도 3의 100) 상에 단락방지 원자층 적층 패턴(도 1의 49)을 형성하지 않는다. 또한, 상기 반도체 배선 장치(260)의 제조방법에서 상부 접속 구조체(250)의 구조는 도 4 내지 도 11의 반도체 배선 장치(80)에서 상부 접속 구조체(60, 70)의 구조와 다르다. 따라서, 상기 상부 접속 구조체(250)는 반도체 기판 상(90)에서 상부 절연 구조체(200)에 형성된다.
좀 더 상세하게는, 상기 상부 접속 구조체(250)를 형성하는 것은, 하부 접속 구조체(100) 상에서, 상부 절연 구조체(200)에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치(도면에 미도시)를 포함하는 반도체 기판(90)을, 반도체 원자층 증착 장비의 챔버에 투입시킨 후, 반도체 원자층 증착 장비를 사용하여 비아 홀과 제2 트랜치의 외부에서 상부 절연 구조체(200) 상에 그리고 비아 홀과 제2 트랜치의 측벽에서 상부 절연 구조체(200) 상에 위치되는 예비 확산방지 원자층 적층 패턴(도면에 미도시)을 형성하는 것을 포함한다.
또한, 상기 상부 접속 구조체(250)를 형성하는 것은, 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상부 절연 구조체(200) 상에, 예를 들면 예비 확산방지 원자층 적층 패턴 상에 상부 씨드 막(도면에 미도시)을 형성하고, 반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 비아 홀과 제2 트랜치를 채울 때까지 상부 씨드 막 및 하부 접속 구조체 상에 상부 접속 막을 순차적으로 형성하고, 반도체 연마 장비를 사용하여 상부 절연 구조체(200)가 노출될 때까지 예비 확산방지 원자층 적층 패턴과 함께 상부 씨드 막과 상부 접속 막의 식각을 통해 확산방지 원자층 적층 패턴(210) 상에 순차적으로 적층되는 상부 씨드 패턴(220)과 상부 접속 패턴(230, 240)을 형성하는 것을 포함한다.
상기 예비 확산방지 원자층 적층 패턴을 형성하는 것은, 하부 접속 구조체(140) 상에서, 상부 절연 구조체(200)에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치를 포함하는 반도체 기판(90)을, 반도체 원자층 증착 장비의 챔버에 투입시킨 후, 반도체 원자층 증착 장비를 사용하여 챔버에 전구체 가스(도 4의 42)를 주입시켜 비아 홀과 제2 트랜치의 외부에서 상부 절연 구조체(200)에, 그리고 비아 홀과 제2 트랜치의 측벽에서 상부 절연 구조체(200)에, 그리고 비아 홀과 제2 트랜지의 내부에서 하부 접속 구조체(140)에 일부 전구체 가스(42)의 화학 흡착을 통해 전구체 층을 형성시키는 도 5의 제1 단계를 수행하고, 반도체 원자층 증착 장비를 사용하여 챔버에 제1 불활성 가스(도면에 미도시)를 주입시켜 비아 홀과 제2 트랜치의 외부와 측벽에서 상부 절연 구조체(200)에, 그리고 비아 홀과 제2 트랜치의 내부에서 하부 접속 구조체(140)에 화학 흡착되지 않은 나머지 전구체 가스(42)를 챔버로부터 퍼지(도 4의 P1)시키는 도 5의 제2 단계를 수행하는 것을 포함한다.
또한, 상기 예비 확산방지 원자층 적층 패턴을 형성하는 것은, 반도체 원자층 증착 장비를 사용하여 챔버에 반응체 가스(도 4의 42)의 주입 동안 일부 반응체 가스(42)를 바탕으로 전구체 층 상에 반응체 층을 형성시켜 전구체 층에 반응체 층의 화학 표면 반응을 통해 원자층을 형성하는 도 5의 제3 단계를 수행하고, 원자층 증착 장비를 사용하여 챔버에 제2 불활성 가스(도면에 미도시)를 주입시켜 전구체 층에 화학 표면 반응되지 않은 나머지 반응체 가스(42)를 챔버로부터 퍼지(도 4의 P2)시키는 도 5의 제4 단계를 수행하고, 반도체 원자층 증착 장비를 사용하여 챔버에 식각 가스(47)를 주입시켜 원자층의 식각을 통해 비아 홀과 제2 트랜치의 내부에서 하부 접속 구조체(140)로부터 원자층을 제거시키는 도 5의 제5 단계를 수행하고, 반도체 원자층 증착 장비를 사용하여 챔버에 제3 불활성 가스(도면에 미도시)를 주입시켜 챔버로부터 식각 가스를 퍼지(도 4의 P3)시키는 도 5의 제6 단계를 수행하고, 반도체 원자층 증착 장비를 사용하여, 비아 홀과 제2 트랜치의 외부와 측벽에서 상부 절연 구조체(200) 상에 원자층을 목적하는 두께까지 적층시키기 위해, 도 5의 제1 단계 내지 상기 제6 단계를 반복적으로 수행하는 것을 더 포함한다.
상기 하부 접속 구조체(140) 상에 위치되는 원자층은, 반도체 기판(90) 상에 식각을 수행하기 전, 하부 접속 구조체(140)의 구성 원자의 확산을 통해 하부 접속 구조체(140)로부터 구성 원자를 공급받아 해리되어 상부 절연 구조체(200) 상에 위치되는 원자층보다 더 약한 강도 및 더 높은 화학적 반응성을 갖는다. 상기 확산방지 원자층 적층 패턴(210)은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함하여 상부 절연 구조체(200)를 향해 상부 접속 막으로부터 구성 원자의 침투를 막아준다. 상기 식각 가스(47)의 종류와 역할은 도 4 내지 도 11에서 충분히 설명되었다. 따라서, 상기 하부 접속 구조체(140)가 하부 절연 구조체(100)에 하나의 라인 형상 또는 플러그 형상으로 배열되는 때, 상기 확산방지 원자층 적층 패턴(210)은 반도체 원자층 증착 장비를 사용하여 상부 접속 구조체(200)에서 하부 접속 구조체(140)의 표면에 부재(不在)되며 상부 절연 구조체(200)를 따라 존재(存在)한다. 한편, 상기 하부 절연 구조체(100)는 상부 절연 구조체(200)와 동일한 물질 또는 다른 물질로 이루어져 확산방지 원자층 적층 패턴(210)에 대해 식각 선택비를 갖는다.
도 12에서 볼 때, 상기 상부 접속 구조체(250)가 도 1 내지 도 11의 상부 접속 구조체(60, 70)와 유사한 구조를 가지나, 상기 상부 접속 구조체(250)의 상부 접속 패턴(230, 240)은 하부 접속 구조체(140)의 하부 접속 패턴(130)과 직접적으로 접촉한다. 그러나, 상기 상부 접속 구조체(60, 70)의 상부 접속 패턴은 확산방지 원자층 적층 막으로 둘러싸여 하부 접속 구조체(30)의 하부 접속 패턴으로부터 이격한다.
본 발명의 제2 실시예의 변형에 따라서, 상기 상부 접속 구조체(250)는, 상부 절연 구조체(200)를 따라 위치되는 확산방지 원자층 적층 패턴(210), 그리고 확산방지 원자층 적층 패턴(210)을 덮으면서 하부 접속 구조체(140)와 상부 절연 구조체(200)를 따라 위치되는 상부 씨드 패턴(도면에 미도시), 그리고 상부 씨드 패턴 상에 위치되는 상부 접속 패턴(도면에 미도시)을 가질 수 있다. 따라서, 본 발명의 제2 실시예의 변형에서, 상기 상부 씨드 패턴은 하부 접속 구조체(140)를 덮어 하부 접속 구조체(140)와 상부 접속 패턴 사이에 위치된다. 또한, 본 발명의 제2 실시예의 변형에서, 상기 상부 접속 패턴은 하부 접속 구조체(140)와 접촉하지 않는다.
10; 반도체 기판, 20; 하부 절연 구조체
30; 하부 접속 구조체, 49; 단락방지 원자층 적층 패턴
59; 상부 절연 구조체. 60, 70; 상부 접속 구조체
60; 반도체 배선 장치

Claims (14)

  1. 반도체 기판 상에 하부 절연 구조체를 형성하고,
    상기 하부 절연 구조체를 관통하면서 상기 반도체 기판과 접촉하는 하부 접속 구조체를 형성하고,
    상기 하부 절연 구조체와 상기 하부 접속 구조체를 덮는 상부 절연 구조체를 형성하고,
    상기 상부 절연 구조체를 관통하면서 상기 하부 접속 구조체와 접촉하는 상부 접속 구조체를 형성하는 것을 포함하고,
    상기 하부 접속 구조체가 상기 하부 절연 구조체에 복수의 라인 형상으로 형성되는 때,
    반도체 원자층 증착 장비를 사용하여 상기 하부 절연 구조체 상에서 상기 하부 접속 구조체의 길이 방향에 직각되게 상기 하부 접속 구조체의 측부마다 상기 하부 절연 구조체와 상기 상부 절연 구조체 사이에 위치되어 상기 상부 절연 구조체와 함께 상기 상부 접속 구조체를 한정하는 단락방지 원자층 적층 패턴, 및
    상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 존재하고 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 막, 또는 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 부재(不在)되며 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 패턴을 형성하거나,
    상기 하부 접속 구조체가 상기 하부 절연 구조체에 하나의 라인 형상 또는 플러그 형상으로 배열되는 때,
    반도체 원자층 증착 장비를 사용하여 상기 상부 접속 구조체에서 상기 하부 접속 구조체의 표면에 부재(不在)되며 상기 상부 절연 구조체를 따라 존재(存在)하는 확산방지 원자층 적층 패턴을 형성하는 반도체 배선 장치의 제조방법.
  2. 제1 항에 있어서,
    상기 하부 절연 구조체 또는 상기 상부 절연 구조체는,
    아로마틱 폴리머(aromatic polymer), 비정질 카본(amorphous C), 알루미늄 나이트라이드(AlN), 알루미늄 옥사이드(Al2O3), 비피에스지(BPSG; borophosphosilicate glass), 가돌리늄 옥사이드(Gd2O3), 갈륨 나이트라이드(GaN), 하프늄 옥사이드(HfO2), 인듐 옥사이드(In2O3), 마그네슘 옥사이드(MgO), 몰리브덴 나이트라이드(MoN), 피에스지(PSG; phos-pho silicate glass), 폴리이미드(polyimide), 스칸듐 옥사이드(Sc2O3), 실리콘(Si), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 카본도핑 실리콘 옥사이드 (SiOC), 불소도핑 실리콘 옥사이드(SiOF), 수소도핑 실리콘 옥사이드(SiO:H), 실리콘 옥사이드 나이트라이드(SiON), 탄탈 옥사이드(Ta2O5), 티타늄 옥사이드(TiO2), 텅스텐 옥사이드(WO3), 이트륨 옥사이드(Y2O3) 및 지르코늄 옥사이드(ZrO2) 중 적어도 하나를 포함하고,
    상기 하부 절연 구조체는 상기 상부 절연 구조체와 동일한 물질로 이루어져 상기 단락방지 원자층 적층 패턴 또는 상기 확산방지 원자층 적층 패턴에 대해 식각 선택비를 가지는 반도체 배선 장치의 제조방법.
  3. 제1 항에 있어서,
    상기 하부 접속 구조체가 상기 하부 절연 구조체에 상기 복수의 라인 형상으로 형성되는 때,
    상기 하부 접속 구조체를 형성하는 것은,
    반도체 포토 장비를 사용하여 상기 하부 절연 구조체 상에 복수의 포토레지스트 패턴을 형성하고,
    반도체 식각 장비에서 상기 복수의 포토레지스트 패턴을 식각 마스크로 사용하여 상기 하부 절연 구조체의 식각을 통해 상기 하부 절연 구조체를 지나 상기 반도체 기판을 노출시키는 복수의 제1 트랜치를 형성하고,
    상기 반도체 식각 장비에서 상기 반도체 기판으로부터 상기 복수의 포토레지스트 패턴을 제거하고,
    반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 복수의 제1 트랜치 주변에 그리고 개별 제1 트랜치의 측벽 상에 그리고 상기 개별 제1 트랜치의 내부에서 반도체 기판 상에 순차적으로 적층되는 하부 확산방지 막과 하부 씨드 막을 형성하고,
    반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 개별 제1 트랜치를 채울 때까지 상기 하부 씨드 막 상에 하부 접속 막을 형성하고,
    반도체 연마 장비를 사용하여 상기 식각된 하부 절연 구조체가 노출될 때까지 상기 하부 접속 막과 상기 하부 씨드 막과 상기 하부 확산방지 막의 식각을 통해 하부 접속 패턴과 하부 씨드 패턴과 하부 확산방지 패턴을 형성하는 것을 포함하는 반도체 배선 장치의 제조방법.
  4. 제1 항에 있어서,
    상기 하부 접속 구조체가 상기 하부 절연 구조체에 상기 하나의 라인 형상 또는 상기 플러그 형상으로 배열되는 때,
    상기 하부 접속 구조체를 형성하는 것은,
    반도체 포토 장비를 사용하여 상기 하부 절연 구조체 상에 제1 개구부 또는 상기 제1 개구부보다 더 작은 크기의 제2 개구부를 한정하는 포토레지스트 막을 형성하고,
    반도체 식각 장비에서 상기 포토레지스트 막을 식각 마스크로 사용하여 상기 하부 절연 구조체의 식각을 통해 상기 하부 절연 구조체를 지나 상기 반도체 기판을 노출시키는 제1 트랜치 또는 개구홀을 형성하고,
    상기 반도체 식각 장비를 사용하여 상기 반도체 기판으로부터 상기 포토레지스트 막을 제거하고,
    반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 제1 트랜치 또는 상기 개구홀 주변에 그리고 상기 제1 트랜치 또는 상기 개구홀의 측벽 상에 그리고 상기 제1 트랜치 또는 상기 개구홀의 내부에서 반도체 기판 상에 순차적으로 적층되는 하부 확산방지 막과 하부 씨드 막을 형성하고,
    반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 제1 트랜치 또는 상기 개구홀을 채울 때까지 상기 하부 씨드 막 상에 하부 접속 막을 형성하고,
    반도체 연마 장비를 사용하여 상기 식각된 하부 절연 구조체가 노출될 때까지 상기 하부 접속 막과 상기 하부 씨드 막과 상기 하부 확산방지 막의 식각을 통해 하부 접속 패턴과 하부 씨드 패턴과 하부 확산방지 패턴을 형성하는 것을 포함하는 반도체 배선 장치의 제조방법.
  5. 제3 항 또는 제4 항에 있어서,
    상기 하부 확산방지 막은 망간 나이트라이드(MnN), 몰리브덴 설파이드 (MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하여 상기 식각된 하부 절연 구조체 및 상기 반도체 기판을 향해 상기 하부 접속 막으로부터 구성 원자의 침투를 막아주고,
    상기 하부 씨드 막은 상기 하부 접속 막과 동일한 물질로 이루어지며 상기 하부 접속 막의 형성을 도와주는 씨드(seed) 역할을 하고,
    상기 하부 접속 막은,
    카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나로 이루어지는 반도체 배선 장치의 제조방법.
  6. 제1 항에 있어서,
    상기 단락방지 원자층 적층 패턴을 형성하는 것은,
    상기 반도체 원자층 증착 장비의 챔버에 상기 하부 절연 구조체와 상기 하부 접속 구조체를 포함하는 반도체 기판을 투입시킨 후,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 전구체 가스를 주입시켜 상기 하부 절연 구조체와 상기 하부 접속 구조체에 일부 전구체 가스의 화학 흡착을 통해 전구체 층을 형성시키는 제1 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제1 불활성 가스를 주입시켜 상기 하부 절연 구조체와 상기 하부 접속 구조체에 화학 흡착되지 않은 나머지 전구체 가스를 상기 챔버로부터 퍼지시키는 제2 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 반응체 가스의 주입 동안 일부 반응체 가스를 바탕으로 상기 전구체 층 상에 반응체 층을 형성시켜 상기 전구체 층에 상기 반응체 층의 화학 표면 반응을 통해 원자층을 형성하는 제3 단계를 수행하고,
    상기 원자층 증착 장비를 사용하여 상기 챔버에 제2 불활성 가스를 주입시켜 상기 전구체 층에 화학 표면 반응되지 않은 나머지 반응체 가스를 상기 챔버로부터 퍼지시키는 제4 단계를 수행하고,
    상기 원자층 증착 장비를 사용하여 상기 챔버에 식각 가스를 주입시켜 상기 하부 절연 구조체와 상기 하부 접속 구조체 상에서 상기 원자층의 식각을 통해 상기 하부 접속 구조체로부터 원자층을 제거시키는 제5 단계를 수행하고,
    상기 원자층 증착 장비를 사용하여 상기 챔버에 제3 불활성 가스를 주입시켜 상기 챔버로부터 상기 식각 가스를 퍼지시키는 제6 단계를 수행하고,
    상기 원자층 증착 장비를 사용하여, 상기 하부 절연 구조체 상에 상기 원자층을 목적하는 두께까지 적층시키기 위해, 상기 제1 단계 내지 상기 제6 단계를 반복적으로 수행하는 것을 포함하는 반도체 배선 장치의 제조방법.
  7. 제6 항에 있어서,
    상기 하부 접속 구조체 상에 위치되는 상기 원자층은,
    상기 반도체 기판 상에 식각을 수행하기 전,
    상기 하부 접속 구조체의 구성 원자의 확산을 통해 상기 하부 접속 구조체로부터 상기 구성 원자를 공급받아 해리되어 상기 하부 절연 구조체 상에 위치되는 원자층보다 더 약한 강도 및 더 높은 화학적 반응성을 가지는 반도체 배선 장치의 제조방법.
  8. 제6 항에 있어서,
    상기 단락방지 원자층 적층 패턴은,
    알루미늄 옥사이드(Al-2O3), 코발트 옥사이드(CoOx), 가돌리늄 옥사이드(Gd2O3), 게르마늄 옥사이드(GeOx), 하프늄 옥사이드(HfO2), 니켈 옥사이드(NiO), 스칸듐 옥사이드(Sc2O3), 실리콘 옥사이드(SiO2), 틴 옥사이드(SnO), 탄탈륨 옥사이드(TaOx), 바나듐 옥사이드(VO2), 징크 옥사이드(ZnO) 또는 지르코늄 옥사이드 (ZrO2) 를 포함하는 금속 산화물;
    알루미늄 나이트라이드(AlN), 코발트 나이트라이드(CoN), 카파 나이트라이드(CuN), 몰리브덴 나이트라이드(MoN), 실리콘 나이트라이드(SiN), 실리콘 옥사이드 나이트라이드(SiON), 틴 나이트라이드(SnN), 탄탈 나이트라이드(TaN), 탄탈-실리콘-나이트라이드(Ta-Si-N), 티타늄-알루미늄-나이트라이드(Ti-Al-N) 또는 티타늄 나이트라이드(Ti-N)를 포함하는 금속 질화물; 및
    카드뮴 설파이드(CdS), 몰리브덴 설파이드(MoS2), 틴 설파이드(SnS), 텅스텐 설파이드(WS2) 또는 징크 설파이드(ZnS) 를 포함하는 금속 황화물, 중 하나를 포함하는 반도체 배선 장치의 제조방법.
  9. 제1 항에 있어서,
    상기 상부 접속 구조체를 형성하는 것은,
    상기 하부 접속 구조체 상에서, 상기 상부 절연 구조체에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치를 포함하는 반도체 기판을, 상기 반도체 원자층 증착 장비의 챔버에 투입시킨 후,
    반도체 원자층 증착 장비를 사용하여, 상기 비아 홀과 상기 제2 트랜치의 외부에서 상부 절연 구조체 상에 그리고 상기 비아 홀과 상기 제2 트랜치의 측벽에서 상부 절연 구조체 상에 그리고 상기 비아 홀과 상기 제2 트랜치의 내부에서 하부 접속 구조체 상에 위치되는 예비 확산방지 적층 막, 또는 상기 비아 홀과 상기 제2 트랜치의 상기 외부에서 상기 상부 절연 구조체 상에 그리고 상기 비아 홀과 상기 제2 트랜치의 상기 측벽에서 상기 상부 절연 구조체 상에 위치되는 예비 확산방지 원자층 적층 패턴을 형성하고,
    반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 비아 홀과 상기 제2 트랜치의 상기 외부 및 상기 내부에서 상기 하부 접속 구조체 및 상기 상부 절연 구조체 중 적어도 하나 상에 상부 씨드 막을 형성하고,
    반도체 도금 장비 또는 반도체 물리 기상 증착 장비 또는 반도체 화학 기상 증착 장비를 사용하여 상기 비아 홀과 상기 제2 트랜치를 채울 때까지 상기 상부 씨드 막 및 상기 하부 접속 구조체 상에 상부 접속 막을 순차적으로 형성하고,
    반도체 연마 장비를 사용하여 상기 상부 절연 구조체가 노출될 때까지 상기 예비 확산방지 적층 막 또는 상기 예비 확산방지 원자층 적층 패턴과 함께 상기 상부 씨드 막과 상기 상부 접속 막의 식각을 통해 확산방지 적층 막 또는 확산방지 원자층 적층 패턴 상에 순차적으로 적층되는 상부 씨드 패턴과 상부 접속 패턴을 형성하는 것을 포함하는 반도체 배선 장치의 제조방법.
  10. 제9 항에 있어서,
    상기 예비 확산방지 원자층 적층 패턴을 형성하는 것은,
    상기 하부 접속 구조체 상에서, 상기 상부 절연 구조체에 의해 순차적으로 한정되는 비아 홀과 제2 트랜치를 포함하는 반도체 기판을, 상기 반도체 원자층 증착 장비의 챔버에 투입시킨 후,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 전구체 가스를 주입시켜 상기 비아 홀과 상기 제2 트랜치의 외부에서 상부 절연 구조체에, 그리고 상기 비아 홀과 상기 제2 트랜치의 측벽에서 상부 절연 구조체에, 그리고 상기 비아 홀과 상기 제2 트랜치의 내부에서 하부 접속 구조체에 일부 전구체 가스의 화학 흡착을 통해 전구체 층을 형성시키는 제1 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제1 불활성 가스를 주입시켜 상기 비아 홀과 상기 제2 트랜치의 상기 외부와 상기 측벽에서 상기 상부 절연 구조체에, 그리고 상기 비아 홀과 상기 제2 트랜치의 상기 내부에서 상기 하부 접속 구조체에 화학 흡착되지 않은 나머지 전구체 가스를 상기 챔버로부터 퍼지시키는 제2 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 반응체 가스의 주입 동안 일부 반응체 가스를 바탕으로 상기 전구체 층 상에 반응체 층을 형성시켜 상기 전구체 층에 상기 반응체 층의 화학 표면 반응을 통해 원자층을 형성하는 제3 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제2 불활성 가스를 주입시켜 상기 전구체 층에 화학 표면 반응되지 않은 나머지 반응체 가스를 상기 챔버로부터 퍼지시키는 제4 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 식각 가스를 주입시켜 상기 원자층의 식각을 통해 상기 비아 홀과 상기 제2 트랜치의 상기 내부에서 상기 하부 접속 구조체로부터 원자층을 제거시키는 제5 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여 상기 챔버에 제3 불활성 가스를 주입시켜 상기 챔버로부터 상기 식각 가스를 퍼지시키는 제6 단계를 수행하고,
    상기 반도체 원자층 증착 장비를 사용하여, 상기 비아 홀과 상기 제2 트랜치의 상기 외부와 상기 측벽에서 상기 상부 절연 구조체 상에 상기 원자층을 목적하는 두께까지 적층시키기 위해, 상기 제1 단계 내지 상기 제6 단계를 반복적으로 수행하는 것을 포함하는 반도체 배선 장치의 제조방법.
  11. 제9 항에 있어서,
    상기 확산방지 적층 막 또는 확산방지 원자층 적층 패턴은 망간 나이트라이드(MnN), 몰리브덴 설파이드(MoS2), 루테늄-망간(Ru-Mn), 탄탈륨 나이트라이드(TaN), 탄탈륨 실리콘 나이트라이드(Ta-Si-N), 타이타늄 나이트라이드(TiN), 타이타늄 실리콘 나이트라이드(Ti-Si-N), 바나듐 나이트라이드(VN), 텅스텐 카본(WC) 또는 텅스텐 나이트라이드(WN)를 포함하여 상기 상부 절연 구조체를 향해 상기 상부 접속 막으로부터 구성 원자의 침투를 막아주고,
    상기 상부 씨드 막은 상기 상부 접속 막과 동일한 물질로 이루어지며 상기 상부 접속 막의 형성을 도와주는 씨드(seed) 역할을 하고,
    상기 상부 접속 막은,
    카본나노튜브(CNT), 코발트(Co), 코발트 나이트라이드(CoN), 코발트 실리콘(CoSiX), 카파(Cu), 카파 나이트라이드(CuN), 카파 옥사이드(CuOX), 카파 설파이드(CuS), 그래핀(graphene), 망간(Mn), 니켈(Ni), 니켈 실리콘(NiSiX), 루테늄(Ru), 루테늄 옥사이드(RuO2), 텅스텐(W) 및 텅스텐 나이트라이드(WN) 중 적어도 하나를 포함하는 반도체 배선 장치의 제조방법.
  12. 제10 항에 있어서,
    상기 하부 접속 구조체 상에 위치되는 상기 원자층은,
    상기 반도체 기판 상에 식각을 수행하기 전,
    상기 하부 접속 구조체의 구성 원자의 확산을 통해 상기 하부 접속 구조체로부터 상기 구성 원자를 공급받아 해리되어 상기 상부 절연 구조체 상에 위치되는 원자층보다 더 약한 강도 및 더 높은 화학적 반응성을 가지는 반도체 배선 장치의 제조방법.
  13. 제6 항 또는 제10 항에 있어서,
    상기 식각 가스는,
    메탄(CH4), 에탄(C2H6), 프로판(C3H8) 또는 부탄(C4H10)을 포함하는 알케인(Alkane, 분자식 CNH2N+2)계열 가스;
    메틸알코올(CH3OH), 에틸알코올(C2H5OH), 프로필알코올(C3H7OH) 또는 부틸알코올(C4H9OH)을 포함하는 알코올(acohol, 분자식 ROH(단, R=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스;
    아민(amine, 분자식 RNH2(단, R=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스;
    알킬아민(alkylamine, 분자식 HNR1R2(단, R1(=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)), R2(=메틸(methyl), 에틸(ethyl), 프로필(propyl) 또는 부틸(butyl)))계열 가스;
    베타-디케톤(beta-diketone, 분자식 Hacac(단, acac=acetylacetonate(아세틸아세토네이트), 또는 분자식 Hhfac(단, hfac=1, 1, 1, 5, 5, 5-hexafluoroacetylacetonate(헥사플루오로아세틸아세토네이트), 또는 분자식 Htmhd(단, tmhd=2, 2, 6, 6-tetramethyl(테트라메틸)-heptane(헵탄)-3, 5-dionate(디오네이트)))계열 가스;
    아미노알코올(aminoalcohol, 분자식 dmampH(단, 1-dimethylamino(디메틸아미노)-2-methyl(메틸)-2-propanol(프로판올)), 또는 분자식 dmambH(단, dimethylamino(디메틸아미노)-2-methyl(메틸)-2-butanol(부탄올)))계열 가스;
    사이클로펜타디엔(cyclopentadiene, 분자식 CpH) 계열 가스; 및
    염화수소(HCl), 플루오르화수소(HF), 브롬화수소(HBr) 또는 요오드화수소(HI)를 포함하는 할로겐화 수소(분자식 HX(단, X=halide))계열 가스, 중 적어도 하나를 포함하는 반도체 배선 장치의 제조방법.
  14. 제13 항에 있어서,
    상기 식각 가스는,
    상기 원자층의 금속과 유기금속화합물 또는 무기화합물 또는 착화합물을 형성하여 상기 유기금속화합물 또는 상기 무기화합물 또는 상기 착화합물에서 상기 금속 주변에 리간드(ligand)를 이루는 분자 또는 원자를 제공하며 상기 유기금속화합물 또는 상기 무기화합물 또는 상기 착화합물에 휘발성을 부여하는 반도체 배선 장치의 제조방법.
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* Cited by examiner, † Cited by third party
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140008121A (ko) * 2012-07-10 2014-01-21 에스케이하이닉스 주식회사 금속 배선을 포함하는 반도체 소자 및 그 형성방법
KR20180045104A (ko) 2016-10-24 2018-05-04 삼성전자주식회사 원자층 식각 방법 및 이를 포함하는 반도체 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140008121A (ko) * 2012-07-10 2014-01-21 에스케이하이닉스 주식회사 금속 배선을 포함하는 반도체 소자 및 그 형성방법
KR20180045104A (ko) 2016-10-24 2018-05-04 삼성전자주식회사 원자층 식각 방법 및 이를 포함하는 반도체 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024177396A1 (ko) * 2023-02-23 2024-08-29 솔브레인 주식회사 박막 형성 방법, 이로부터 제조된 반도체 기판 및 반도체 소자

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