KR100541156B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 초저유전율의 다공질 산화막을 이용한 금속 배선 형성시 노출되는 다공질 산화막의 기공을 단원자층 산화막을 이용하여 매립함으로서, 기공으로 인해 발생하는 금속배선의 형성의 어려움, 금속배선의 확산으로 인한 문제 및 금속 배선간의 누설 전류 현상을 방지할 수 있고, 듀얼 다마신 공정에서 발생하는 비아 펜스(Fence)현상과 비아 하부의 식각 방지막에서 발생하는 비아 언더컷(Undercut)현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
다공질 산화막, 금속배선, 단원자층 산화막

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor}
도 1은 초저유전율의 다공질 산화막을 이용하여 종래의 금속 배선을 형성하기위해 씨드막을 증착한 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 3c는 본 발명에 따른 듀얼 다마신 구조의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 반도체 기판 12, 112 : 다공질 산화막
14, 222 : 트렌치 16 : 씨드막
111, 212, 216 : 식각 방지막 114 : 금속 배선용 홀
116, 224 : 단원자층 산화막 120, 226 : 금속배선
210 : 반도체 구조물 214, 218 : 층간 절연막
220 : 비아홀
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히, 초저유전율의 산화막을 이용하여 금속 배선을 형성하는 방법에 관한 것이다.
차세대 고집적 반도체 소자에서의 금속 배선간의 RC 딜레이(RC Delay) 및 크로스 토크(Crosstalk)방지를 위해 초저유전율의 다공질 산화막을 적용한 구리배선 집적공정은 필수적이다.
이러한 초저유전율의 산화막은 스핀 코팅(Spin Coating) 방법 또는 화학 기상 증착(Chemical Vater Deposition; CVD)법을 이용하여 형성한다. 스핀 코팅방법에 있어서는 알려져 있는 고분자 물질을 블록 코폴리머(Block Copolymer) 형태로 코팅을 하게 된다. 또한, 스핀 코팅 방법에서는 H2O 또는 CO2를 약 300℃ 온도에서 어닐(Anneal)을 실시하여 제거한다. 한편, CVD 방법에 있어서는 Si와 O, 그리고 C 소스를 각각 필요로 하게 된다. 이러한 소스를 반응기에 주입시켜서 플라즈마를 써서 반응을 일으키게 되면 SiCOH막이 형성된다. CVD 방법에 있어서는 약 400℃ 온도에서 어닐을 실시하여 CxHy를 제거한다. 상술한 바와 같이 제거된 H2O, CO2 및 CxHy는 초저유전율의 다공질 산화막의 나노 기공이 된다. 이러한 기공으로 인해 금속배선 형성시 많은 문제점이 나타나게 된다.
도 1은 초저유전율의 다공질 산화막을 이용하여 종래의 금속 배선을 형성하기위해 씨드막을 증착한 단면도이다.
도 1을 참조하면, 반도체 기판(10)상에 초저유전율의 다공질 산화막(12)을 형성한 다음 이를 패터닝 하여 금속배선용 트렌치(14)를 형성한다. 패터닝 공정을 통해 초저유전율의 다공질 산화막(12)을 식각하게 되면, 금속 배선용 트렌치(14) 측벽에는 다공질(기공)이 잘라져 반원 또는 호 모양의 형상이 발생한다. 이때 트렌치(14) 측벽에 베리어 금속막 또는 씨드막(Seed layer; 16)을 증착하게 되면 도면에서 보는 바와 같이 베리어 금속막 또는 씨드막(16)이 증착되지 않는 면이 발생(도 1의 A 참조)하게 된다. 이로인해 연속적이고 균일한 구리 도금이 힘들게 되는 문제점이 발생한다. 또한, 금속 도금 방법을 이용하여 구리 배선을 형성하였을 경우, 구리 원소의 확산을 유발 시켜 초저유전율의 다공질 산화막을 오염시키는 등의 소자 신뢰성에 악영향을 끼치는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 초저유전율의 다공질 산화막내에 금속 배선 패선 패턴 형성후, 패터닝된 초저유전율의 다공질 산화막 측벽에 층덮힘 특성이 우수한 단원자층 산화막을 증착하여 초저유전율의 다공질 산화막의 기공을 매립할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명에 따른 반도체 구조물 상부에 상기 초저유전율을 갖는 다공질 산화막을 증착하는 단계와, 상기 다공질 산화막을 패터닝 하여 금속배선용 홀을 형성하는 단계와, 상기 금속배선용 홀 측벽에 상기 다공질 산화막의 표면에 형성된 기공들을 매립하기위해 스페이서 형태의 단원자층 산화막을 형성하는 단계 및 전체 구조 상부에 베리어 금속층 및 씨드층을 단차를 따라 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
또한, 반도체 구조물 상부에 제 1 식각 방지막, 제 1 다공질 산화막, 제 2 식각 방지막 및 제 2 다공질 산화막을 순차적으로 증착하는 단계와, 상기 제 2 다공질 산화막, 상기 제 2 식각 방지막 및 제 1 다공질 산화막을 패터닝 하여 비아홀을 형성하는 단계와, 상기 제 2 다공질 산화막 및 상기 제 2 식각 방지막을 패터닝 하여 상기 비아홀 보다 개구부가 넓은 트렌치를 형성하는 단계와, 상기 비아홀 및 상기 트렌치 측벽에 상기 다공질 산화막의 표면에 형성된 기공들을 매립하기위해 스페이서 형태의 단원자층 산화막을 형성하는 단계 및 상기 비아홀 및 상기 트렌치를 금속으로 매립하여 듀얼 다마신 패턴의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제 공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 트랜지스터나 커패시터와 같은 반도체 소자(미도시)를 포함하는 여러 요소(반도체 구조물)가 형성된 반도체 기판(110) 상에 반도체 기판(110)을 보호하기 위한 식각 방지막(111)을 형성한다. 식각 방지막(111) 상에 초저유전율의 다공질 산화막(112)을 형성한다. 초저유전율의 다공질 산화막(112)을 패터닝 하여 금속 배선용 홀(114)을 형성한다.
구체적으로, 초저유전율의 다공질 산화막(112)은 스핀 코팅(Spin Coating) 방법 또는 화학 기상 증착(Chemical Vater Deposition; CVD)법을 이용하여 형성한다. 스핀 코팅방법에 있어서는 알려져 있는 고분자 물질을 블록 코폴리머(Block Copolymer) 형태로 코팅을 한 다음, H2O 또는 CO2를 약 300℃ 온도에서 어닐(Anneal)을 실시하여 제거한다. 한편, CVD 방법에 있어서는 Si와 O, 그리고 C 소스를 반응기에 주입시켜서 플라즈마를 이용하여 반응을 일으키게 되면 SiCOH막이 형성된다. CVD 방법에 있어서는 약 400℃ 온도에서 어닐을 실시하여 CxHy를 제거한다. 상술한 바와 같이 제거된 H2O, CO2 및 CxHy는 초저유전율의 다공질 산화막(112)의 나노 크기의 기공이 된다. 상술한 공정에 의해 형성된 초저유전율의 다공질 산화막(112)은 유전율이 2.5 이하인 산화막을 지칭한다.
다공질 산화막(112) 상에 감광막을 도포한 다음, 금속 배선을 형성하기 위한 노광과 현상 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 초저유전율의 다공질 산화막(112)을 식각하여 금속 배선용 홀(114)을 형성한다. 상술한 금속배선용 홀(114)은 비아 홀과 트렌치로 이루어진 듀얼 다마신 패턴으로 형성되거나, 반도체 소자에서 금속배선을 형성할 수 있는 다양한 트렌치 또는 콘택홀 등을 포함한다.
도 2b를 참조하면, 금속 배선용 홀(114)을 포함하는 전체 구조상에 그 단차를 따라 단원자층 산화막(116)을 형성한다. 식각 공정을 실시하여 금속 배선용 홀(114) 측벽에 폴리머 형태의 단원자층 산화막(116)을 형성한다. 이로써, 금속 배선용 홀(114) 측벽에 노출된 다공질 산화막(112)의 기공을 단원자층 산화막(116)으로 매립할 수 있다.
구체적으로, 층덮임 특성이 우수한 단원자층 증착법(Atomic Layer Deposition; ALD)으로 초저유전율의 다공질 산화막(112) 표면의 기공을 충분히 매립할 수 있는 두께의 단원자층 산화막(116)을 증착한다. 이때, 단원자층 산화막(116)은 저온에서 휘발성 특성이 우수하고 쉽게 분해 가능한 중성 리간드인 VTMOS(Vinyltrimethoxysilane; (OCH3)3SiCHCH2), ATMS(Allyltrimethylsilane; (CH3)3SiCHCH2) 및 VTMS(Vinyltrimethylsilane; (CH3)3SiCH2CHCH2)등을 사용하여 증착한다. 중성 리간드의 환원 기체로 산소(O2) 또는 오존(O3)을 사용한다.
예를 들어, VTMS((CH3)3SiCHCH2) 중성리간드를 사용하여 단원자층 산화막(116)을 증착할 경우에는 25 내지 400℃의 증착온도, 0.01 내지 10torr의 반응기 압력과 2 내지 1000sccm의 수송 기체로 Ar가스를 주입한 조건하에서, 2 내지 1000sccm의 반응 기체인 O2 가스를 주입하여 10 내지 500Å 두께의 단원자층 산화막(116)을 형성한다. 단원자층 산화막(116)은 우수한 층덮힘 특성으로 인해 다공질 산화막 표면에 형성된 기공을 충분히 매립할 수 있다.
단원자층 산화막(116)을 이방성하게 건식식각을 실시하여 금속 배선용 홀(114) 측벽에 스페이서 형태의 단원자층 산화막(116)을 형성한다. 또는 금속 배선용 홀(114) 하부에 노출된 식각 방지막 식각시 사용되는 식각 화합물을 이용하여 식각 방지막(111)과 함께 금속 배선용 홀(114) 측벽을 제외한 영역의 단원자층 산화막(116)을 식각하여 금속 배선용 홀(114) 측벽에 스페이서 형태의 단원자층 산화막(116)을 형성한다. 이로 인해 종래의 다공질 산화막 표면에 형성된 기공에 의해 발생하던 많은 문제를 단원자층 산화막(116)으로 인해 미연에 방지할 수 있다.
도 2c를 참조하면, 측벽에 스페이서 형태의 단원자층 산화막(116)이 형성된 금속 배선용 홀(114) 내부를 금속으로 매립함으로써, 금속 배선(120)을 형성한다. 금속 확산을 방지하기 위한 금속 베리어막(미도시)을 전체 구조의 단차를 따라 형성하고, 그 상부에 씨드층(미도시)을 증착하여 금속 도금법을 이용하여 금속배선(120)을 형성한다. 이때 금속 베리어막을 형성하지 않고, 금속 배선을 형성할 수 있다. 금속배선용 홀(114) 측벽에 형성된 스페이서 형태의 단원자층 산화막(116)에 의해 균일한 금속 도금이 이루어져, 균일한 금속배선이 형성될 수 있고, 구리를 이용한 금속배선(120) 형성시 구리 확산을 방지할 수 있다. 또한, 다공질 산화막(112)의 기공에 의한 금속배선(120)간의 누설 전류를 방지할 수 있다.
본 발명의 적용은 이에 한정되지 않고, 다양한 형태(구조)의 금속배선 형성에 적용할 수 있다. 이하, 듀얼 다마신 구조의 금속배선 형성 방법을 예를 들어 설명하기로 한다.
도 3a 내지 3c는 본 발명에 따른 듀얼 다마신 구조의 금속 배선 형성 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 접합부 또는 하부 금속배선이 형성된 반도체 구조물(210) 상에 제 1 식각 방지막(212), 제 1 층간 절연막(214), 제 2 식각 방지막(216) 및 제 2 층간 절연막(218)을 순차적으로 형성한다.
구체적으로, 제 1 식각 방지막(212)은 하부의 반도체 구조물(210)을 보호하고, 제 1 층간 절연막(214)과의 높은 식각 선택비를 갖는 물질막으로 형성한다. 제 1 및 제 2 층간 절연막(214 및 218)은 2.5 이하의 유전상수를 갖는 초저유전율의 다공질 산화막을 이용하여 형성한다. 제 2 식각 방지막(218)은 트렌치(222) 형성을 위한 식각 방지막으로 제 1 및 제 2 층간 절연막(214 및 218)과의 높은 식각 선택비를 갖는 물질막으로 형성한다. 제 1 및 제 2 식각 방지막(212 및 216)은 SiN막 또는 SiC막을 사용한다.
도 3b를 참조하면, 제 2 층간 절연막(218), 제 2 식각 방지막(216) 및 제 1 층간 절연막(214)을 패터닝하여 비아홀(220)을 형성한다. 제 2 층간 절연막(222)과 제 2 식각 방지막(216)을 패터닝 하여 비아홀(220) 상부에 비아홀(220) 보다 넓은 개구부를 갖는 트렌치(222)를 형성한다.
구체적으로, 전체 구조 상부에 감광막을 도포한 후, 비아홀용 마스크를 이용한 사진 식각공정을 실시하여 제 1 감광막 패턴(미도시)을 형성한다. 상기 제 1 감광막 패턴을 식각마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(218), 제 2 식각 방지막(216) 및 제 1 층간 절연막(214)을 식각하여 비아홀(220)을 형성한다. 상술한 방법에 의해 형성된 비아홀(220)을 다양한 형태의 캐핑막(미도시) 즉, 반사 방지막, 감광막 및 SOG 계열의 절연막을 이용하여 매립한 다음, 전체 구조 상부에 감광막을 도포한다. 트렌치용 마스크를 이용한 사진 식각공정을 실시하여 제 2 감광막 패턴(미도시)을 형성한다. 상기 제 2 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 층간 절연막(218), 제 2 식각 방지막(216) 및 상기 캐핑막의 일부를 제거하여 트렌치(222)를 형성한다. 비아홀(220) 내부에 잔류하는 상기 캐핑막을 제거한다. 상술한 패터닝 공정에 의해 비아홀(220)의 측벽에 제 1 층간 절연막(214)에 의한 기공이 형성되고, 또한 트렌치(222) 측벽에도 제 2 층간 절연막(218)에 의한 기공이 형성된다.
도 3c를 참조하면, 비아홀(220)과 트렌치(222) 측벽의 기공을 매립하기 위해 비아홀(220)과 트렌치(222) 측벽에 스페이서 형태의 단원자층 산화막(224)을 형성한다. 측벽에 스페이서 형태의 산화막이 형성된 비아홀(220)과 트렌치(222) 내부를 금속으로 매립함으로써 듀얼 다마신 구조의 금속배선(226)을 형성한다.
구체적으로, 전체 구조 상부에 그 단차를 따라 스텝 커버리지 특성이 우수한 단원자층 산화막을 형성한다. 산화막은 층덮힘 특성이 우수한 단원자층 증착법(Atomic Layer Deposition; ALD)으로 초저유전율의 다공질 산화막 표면의 기공을 충분히 매립할 수 있는 두께의 단원자층 산화막을 증착한다. 이때, 단원자층 산화막은 저온에서 휘발성 특성이 우수하고 쉽게 분해 가능한 중성 리간드인 VTMOS(Vinyltrimethoxysilane; (OCH3)3SiCHCH2), ATMS(Allyltrimethylsilane; (CH3)3SiCHCH2) 및 VTMS(Vinyltrimethylsilane; (CH3)3SiCH2CHCH2)등을 사용하여 증착한다.
예를 들어, VTMS((CH3)3SiCHCH2) 중성리간드를 사용하여 단원자층 산화막을 증착할 경우에는 25 내지 400℃의 증착온도, 0.01 내지 10torr의 반응기 압력과 2 내지 1000sccm의 수송 기체로 Ar가스를 주입한 조건하에서, 2 내지 1000sccm의 반응 기체인 O2 가스를 주입하여 10 내지 500Å 두께의 단원자층 산화막을 형성한다. 단원자층 산화막은 우수한 층덮힘 특성으로 인해 다공질 산화막 표면에 형성된 기공을 충분히 매립할 수 있다.
식각 공정을 실시하여 비아홀(220)과 트렌치(222) 측벽을 제외한 영역에 형성된 산화막을 제거한다. 이때 다양한 형태의 식각공정을 실시하여 비아홀(220)과 트렌치(222) 측벽에 스페이서 형태의 산화막(224)을 형성할 수 있다. 예를 들어, 비아홀(220) 하부에 노출된 제 1 반사 방지막(212) 식각시, 비아홀(220)과 트렌치(222) 측벽을 제외한 영역에 형성된 산화막을 제거하여 하부의 접합부 또는 하부 금속배선 노출과 함께 비아홀(220)과 트렌치(222) 측벽에 스페이서 형태의 산화막(224)을 형성한다. 또한, 상술한 식각을 분리하여 실시할 수 있다. 전면식각을 실시하여 비아홀(220)과 트렌치(222) 측벽에 스페이서 형태의 산화막(224)을 형성한 다음, 식각공정을 한번더 실시하여 비아홀(220) 하부의 제 1 식각 방지막(212)을 식각할 수도 있다.
전체 구조상에 그 단차를 따라 구리의 확산을 방지하기 위한 확산 방지막(미도시)과 씨드층(미도시)을 증착한다. 금속 도금법을 이용하여 구리막을 형성한다. 열처리 공정과 평탄화 공정을 실시하여 듀얼 다마신 구조의 금속 배선(226)을 형성한다. 이에 한정되지 않고, 반도체 소자에서 사용하는 다양한 형태의 구리 배선 형성 방법을 사용하여 비아홀(220)과 트렌치(222) 내부를 매립하여 듀얼 다마신 구조의 금속 배선(226)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 초저유전율의 다공질 산화막을 이용한 금속 배선 형성시 노출되는 다공질 산화막의 기공을 단원자층 산화막을 이용하여 매립함으로서, 기공으로 인해 발생하는 금속배선의 형성의 어려움, 금속배선의 확산으로 인한 문제 및 금속 배선간의 누설 전류 현상을 방지할 수 있다.
또한, 듀얼 다마신 공정에서 발생하는 비아 펜스(Fence)현상과 비아 하부의 식각 방지막에서 발생하는 비아 언더컷(Undercut)현상을 방지할 수 있다.

Claims (5)

  1. 반도체 구조물 상부에 상기 초저유전율을 갖는 다공질 산화막을 증착하는 단계;
    상기 다공질 산화막을 패터닝 하여 금속배선용 홀을 형성하는 단계;
    상기 금속배선용 홀 측벽에 상기 다공질 산화막의 표면에 형성된 기공들을 매립하기위해 중성 리간드를 사용하는 단원자층 증착법을 이용하여 스페이서 형태의 단원자층 산화막을 형성하는 단계; 및
    전체 구조 상부에 베리어 금속층 및 씨드층을 단차를 따라 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 반도체 구조물 상부에 제 1 식각 방지막, 제 1 다공질 산화막, 제 2 식각 방지막 및 제 2 다공질 산화막을 순차적으로 증착하는 단계;
    상기 제 2 다공질 산화막, 상기 제 2 식각 방지막 및 제 1 다공질 산화막을 패터닝 하여 비아홀을 형성하는 단계;
    상기 제 2 다공질 산화막 및 상기 제 2 식각 방지막을 패터닝 하여 상기 비아홀 보다 개구부가 넓은 트렌치를 형성하는 단계;
    상기 비아홀 및 상기 트렌치 측벽에 상기 다공질 산화막의 표면에 형성된 기공들을 매립하기위해 중성 리간드를 사용하는 단원자층 증착법을 이용하여 스페이서 형태의 단원자층 산화막을 형성하는 단계; 및
    상기 비아홀 및 상기 트렌치를 금속으로 매립하여 듀얼 다마신 패턴의 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 중성 리간드는 VTMOS(Vinyltrimethoxysilane; (OCH3)3SiCHCH2), ATMS(Allyltrimethylsilane; (CH3)3SiCHCH2) 및 VTMS(Vinyltrimethylsilane; (CH3)3SiCH2CHCH2)등을 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 중성 리간드 환원 기체로 산소(O2)가스 또는 오존(O3)가스를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 단원자층 산화막을 VTMS((CH3)3SiCHCH2) 중성리간드를 사용하여 증착할 경우, 25 내지 400℃의 증착온도, 0.01 내지 10torr의 반응기 압력과 2 내지 1000sccm의 Ar가스와 2 내지 1000sccm의 O2 가스를 주입하여 10 내지 500Å 두께의 단원자층 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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