KR20230172821A - 반도체 소자 - Google Patents

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KR20230172821A
KR20230172821A KR1020220073469A KR20220073469A KR20230172821A KR 20230172821 A KR20230172821 A KR 20230172821A KR 1020220073469 A KR1020220073469 A KR 1020220073469A KR 20220073469 A KR20220073469 A KR 20220073469A KR 20230172821 A KR20230172821 A KR 20230172821A
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electrode
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electrodes
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이동건
강준구
남다연
박주원
윤성준
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삼성전자주식회사
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Abstract

반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서 서로 이격된 제1 전극들; 상기 제1 전극들을 덮는 제2 전극; 및 상기 제1 전극들과 상기 제2 전극 사이의 유전체 층을 포함한다. 상기 제1 전극들의 각각은 제1 원소, 제2 원소 및 N (nitrogen)을 포함하고, 상기 제1 원소의 질화물의 강성은 상기 제2 원소의 질화물의 강성 보다 높고, 상기 제1 전극들의 각각은 상기 제1 전극의 측면에서 멀어지는 수평 방향으로 갈수록 상기 제1 원소의 농도가 높아지고 상기 제2 원소의 농도가 낮아지는 영역을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자를 구성하는 요소들의 크기를 축소하고 성능을 개선하기 위한 연구가 진행되고 있다. 예를 들어, 디램(DRAM) 등과 같은 메모리 소자에서, 크기가 축소된 구성요소들(elements)을 신뢰성 있고 안정적으로 형성하기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 고집적화할 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는 상기 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서 서로 이격된 제1 전극들; 상기 제1 전극들을 덮는 제2 전극; 및 상기 제1 전극들과 상기 제2 전극 사이의 유전체 층을 포함한다. 상기 제1 전극들의 각각은 제1 원소, 제2 원소 및 N (nitrogen)을 포함하고, 상기 제1 원소의 질화물의 강성은 상기 제2 원소의 질화물의 강성 보다 높고, 상기 제1 전극들의 각각은 상기 제1 전극의 측면에서 멀어지는 수평 방향으로 갈수록 상기 제1 원소의 농도가 높아지고 상기 제2 원소의 농도가 낮아지는 영역을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 제1 전극; 상기 제1 전극을 덮는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 유전체 층을 포함한다. 상기 제1 전극은 적어도 Ti (Titanium) 원소, Nb (Niobium) 원소 및 N (Nitrogen) 원소를 포함하는 제1 영역을 포함하고, 상기 제1 전극의 상기 제1 영역 내에서 상기 Nb 원소의 농도는 상기 제1 전극의 측면으로부터 멀어지는 수평 방향으로 갈수록 증가한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상의 제1 전극; 상기 제1 전극을 덮는 제2 전극; 및 상기 제1 전극과 상기 제2 전극 사이의 유전체 층을 포함한다. 상기 제1 전극은 적어도 3개의 원소를 포함하는 제1 영역을 포함하고, 상기 제1 전극의 상기 제1 영역은 상기 제1 전극의 측면으로부터 멀어지는 수평 방향으로 차례로 배치된 제1 서브 영역 및 제2 서브 영역을 포함하고, 상기 제1 서브 영역은 상기 수평 방향으로 교대로 적층되는 제1 층들 및 제2 층들을 포함하고, 상기 제2 서브 영역은 상기 수평 방향으로 교대로 적층되는 제3 층들 및 제4 층들을 포함하고, 상기 제1 층들 및 상기 제3 층들은 서로 동일한 제1 물질을 포함하고, 상기 제2 층들 및 상기 제4 층들은 서로 동일한 제2 물질을 포함하고, 상기 제2 층들 각각의 두께는 상기 제4 층들 각각의 두께 보다 작다.
실시 예들에 따르면, 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 유전체 층을 포함하는 반도체 소자를 제공할 수 있다. 상기 제1 전극, 상기 유전체 층 및 상기 제2 전극은 디램과 같은 반도체 소자에서 정보를 저장할 수 있는 커패시터를 구성할 수 있다. 상기 제1 전극은 제1 원소, 제2 원소 및 N (nitrogen)을 포함할 수 있고, 상기 제1 원소의 질화물의 강성은 상기 제2 원소의 질화물의 강성 보다 높을 수 있고, 상기 제1 전극은 상기 제1 전극의 측면에서 멀어지는 수평 방향으로 갈수록 상기 제1 원소의 농도가 높아지고 상기 제2 원소의 농도가 낮아지는 영역을 포함할 수 있다. 여기서, 상기 제1 원소의 질화물은 상기 제1 전극의 변형을 최소화할 수 있는 강성을 지닌 물질일 수 있고, 상기 제2 원소의 질화물은 커패시터의 커패시턴스(capacitance)를 증가시킬 수 있는 물질일 수 있다. 따라서, 변형을 최소화하면서 커패시턴스를 증가시킬 수 있는 제1 전극을 포함하는 커패시터를 제공할 수 있으므로, 반도체 소자의 집적도를 증가시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1, 도 2, 도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 도면들이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자에서, 제2 원소의 농도 변화의 일 예를 개념적으로 나타낸 그래프이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 소자에서, 제2 원소의 농도 변화의 다른 예를 개념적으로 나타낸 그래프이다.
도 4c는 본 발명의 일 실시예에 따른 반도체 소자에서, 제2 원소의 농도 변화의 또 다른 예를 개념적으로 나타낸 그래프이다.
도 4d는 본 발명의 일 실시예에 따른 반도체 소자에서, 제2 원소의 농도 변화의 또 다른 예를 개념적으로 나타낸 그래프이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 예시적인 예를 개념적으로 나타낸 부분 확대도이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도이다.
도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도이다.
도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도들이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제1 전극의 변형 예를 개념적으로 나타낸 부분 확대도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 도면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 예시적인 예를 개념적으로 나타낸 단면도들이다.
이하에서, "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다. "제1", "제2" 및 "제3"등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 도면들이다. 도 1 및 도 2에서, 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개념적으로 나타낸 탑 뷰이고, 도 2는 도 1의 I-I'선, 및 II-II'선을 따라 취해진 영역들을 개념적으로 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 반도체 소자(1)는 하부 구조물(LS) 및 상기 하부 구조물(LS) 상의 상부 구조물(US)을 포함할 수 있다.
상기 하부 구조물(LS)은 기판(5), 상기 기판(5) 상에 배치되는 활성 영역들(7a) 상기 활성 영역들(7a)을 한정하는 소자분리 영역(7s)을 포함할 수 있다.
상기 기판(5)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(5)은 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 예를 들어, 상기 기판(5)은 실리콘 물질, 예를 들어 단결정 실리콘 물질을 포함할 수 있다. 상기 기판(5)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
상기 소자분리 영역(7s)은 트렌치 소자분리 층일 수 있다. 상기 소자분리 영역(7s)은 상기 기판(5) 상에 배치될 수 있고, 상기 활성 영역들(7a)의 측면들을 한정할 수 있다. 상기 소자분리 영역(7s)은 실리콘 산화물 및/또는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 활성 영역들(7a) 상기 기판(5)으로부터 수직 방향(Z)으로 돌출되는 모양일 수 있다.
상기 하부 구조물(LS)은 상기 활성 영역들(7a)을 가로지르며 상기 소자분리 영역(7s)으로 연장되는 게이트 트렌치들(12), 상기 게이트 트렌치들(12) 내에 배치되는 게이트 구조물들(15), 및 상기 게이트 구조물들(15)의 측면들과 인접하는 상기 활성 영역들(7a) 내에 배치되는 제1 불순물 영역들(9a) 및 제2 불순물 영역들(9b)을 포함할 수 있다.
상기 게이트 구조물들(15)의 각각은 제1 방향(D1)으로 연장되는 라인 모양 수 있다. 각각의 상기 활성 영역들(7a)은 상기 제1 방향(D1)에 대하여 사선 방향으로 연장되는 바 모양일 수 있다. 상기 활성 영역들(7a) 중 하나의 셀 활성 영역은 상기 게이트 구조물들(15) 중 서로 인접한 한 쌍의 셀 게이트 구조물들과 교차할 수 있다.
상기 활성 영역들(7a) 중 하나의 활성 영역(7a) 내에 한 쌍의 상기 제2 불순물 영역들(9b), 및 상기 한 쌍의 불순물 영역들(9b) 사이의 하나의 상기 제1 불순물 영역(9a)이 배치될 수 있다. 상기 활성 영역들(7a) 중 하나의 활성 영역(7a) 내에서, 상기 제1 및 제2 불순물 영역들(9a, 9b)은 한 쌍의 상기 셀 게이트 구조물들(15)에 의해 서로 이격될 수 있다.
실시 예들에서, 상기 제1 불순물 영역(9a)은 제1 소스/드레인 영역으로 지칭될 수 있고, 상기 제2 불순물 영역(9b)은 제2 소스/드레인 영역으로 지칭될 수 있다.
상기 게이트 구조물들(15)의 각각은 상기 게이트 트렌치(12)의 내벽을 콘포멀하게 덮는 게이트 유전체 층(17a), 상기 게이트 유전체 층(17a) 상에 배치되고 상기 게이트 트렌치(12)를 부분적으로 채우는 게이트 전극(17b), 및 상기 게이트 전극(17b) 상에 배치되고 상기 게이트 트렌치(12)의 나머지 부분을 채우는 게이트 캐핑 층(17c)을 포함할 수 있다.
상기 게이트 유전체 층(17a), 상기 게이트 전극(17b), 상기 제1 불순물 영역(9a) 및 상기 제2 불순물 영역(9b)은 셀 트랜지스터를 구성할 수 있다.
상기 게이트 유전체 층(17a)은 실리콘 산화물 및 고유전체(high-k dielectric) 중 적어도 하나를 포함할 수 있다. 상기 고유전체는 금속 산화물 또는 금속 산화질화물을 포함할 수 있다. 상기 게이트 전극(17b)은 DRAM 등과 같은 메모리 반도체 소자의 워드라인일 수 있다. 상기 게이트 전극(17b)은 도우프트 폴리실리콘, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 상기 게이트 캐핑 층(17c)은 절연성 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
상기 하부 구조물(LS)은 상기 활성 영역들(7a), 상기 소자분리 영역(7s), 및 상기 게이트 구조물들(15) 상에 배치되는 버퍼 절연 층(20)을 더 포함할 수 있다.
상기 하부 구조물(LS)은 비트라인 구조물들(23) 및 콘택 구조물들(42) 더 포함할 수 있다. 상기 비트라인 구조물들(23)의 각각은 차례로 적층된 비트라인(25) 및 비트라인 캐핑 패턴(27)을 포함할 수 있다. 상기 비트라인(25)은 상기 제1 방향(D1)과 수직한 제2 방향(D2)으로 연장되는 라인 모양일 수 있다. 상기 비트라인(25)은 도전성 물질로 형성될 수 있다. 상기 비트라인(25)은 차례로 적층된 제1 비트라인 층(25a), 제2 비트라인 층(25b) 및 제3 비트라인 층(25c)을 포함할 수 있다. 예를 들어, 상기 제1 비트라인 층(25a)은 도우프트 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있고, 상기 제2 및 제3 비트라인 층들(25b, 25c)은 서로 다른 도전성 물질, 예를 들어 Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 그래핀(graphene), 및 탄소 나노튜브(carbon nanotube) 중 서로 다른 도전성 물질을 포함할 수 있다.
상기 비트라인 캐핑 패턴(27)은 차례로 적층된 제1 비트라인 캐핑 층(27a), 제2 비트라인 캐핑 층(27b) 및 제3 비트라인 캐핑 층(27c)을 포함할 수 있다. 상기 비트라인 캐핑 패턴(27)은 절연성 물질로 형성될 수 있다. 상기 제1 내지 제3 비트라인 캐핑 층들(27a, 27b, 27c)의 각각은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질로 형성될 수 있다.
상기 비트라인들(25)의 각각은 상기 제1 비트라인 층(25a)으로부터 하부로 연장되어 상기 제1 불순물 영역(9a)과 전기적으로 연결되는 비트라인 콘택 부분(25d)을 더 포함할 수 있다. 상기 비트라인(25)은 상기 버퍼 절연 층(20) 상에 형성될 수 있으며, 상기 비트라인(25)의 상기 비트라인 콘택 부분(25d)은 상기 버퍼 절연 층(20)을 관통하며 상기 제1 불순물 영역(9a)과 접촉할 수 있다.
상기 콘택 구조물들(42)의 각각은 상기 버퍼 절연 층(20)을 관통하며 상기 제2 불순물 영역(9b)과 접촉하는 하부 콘택 플러그(43), 상기 하부 콘택 플러그(43) 상의 상부 콘택 플러그(49), 상기 하부 콘택 플러그(43)와 상기 상부 콘택 플러그(49) 사이의 금속-반도체 화합물 층(46)을 포함할 수 있다. 상기 하부 콘택 플러그(43)는 도우프트 실리콘, 예를 들어 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다. 상기 상부 콘택 플러그(49)는 플러그 부분(49P) 및 상기 플러그 부분(49P) 상에 배치되고 인접하는 상기 비트라인 캐핑 패턴(27)의 일부와 수직하게 중첩하는 패드 부분(49L)을 포함할 수 있다.
상기 하부 구조물(LS)은 상기 비트라인 구조물(23)의 측면들과 접촉하고 절연성 물질로 형성될 수 있는 비트라인 스페이서(29)를 더 포함할 수 있다.
상기 하부 구조물(LS)은 서로 인접하고 평행한 한 쌍의 상기 비트라인 구조물들(23) 사이에서, 상기 콘택 구조물들(42)과 접촉하는 절연성 펜스(40)를 더 포함할 수 있다. 예를 들어, 서로 인접하고 평행한 한 쌍의 상기 비트라인 구조물들(23) 사이에서, 상기 콘택 구조물들(42)는 복수개가 배치될 수 있고, 상기 콘택 구조물들(42) 사이에 상기 절연성 펜스(40)가 배치될 수 있다. 상기 절연성 펜스(40)는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 구조물(LS)은 상기 콘택 구조물들(42)의 상기 패드 부분들(49L) 사이를 관통하며 아래로 연장되고 상기 비트라인들(BL)과 이격되는 절연성 패턴(63)을 더 포함할 수 있다. 상기 절연성 패턴(63)은 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 하부 구조물(L)은 상기 콘택 구조물들(42) 및 상기 절연성 패턴들(63)을 덮는 식각 정지 층(67)을 포함할 수 있다. 상기 식각 정지 층(67)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 식각 정지 층(67)은 SiBN 물질 및 SiCN 물질 중 적어도 하나를 포함할 수 있다.
상기 상부 구조물(US)은 커패시터(CAP), 및 개구부(72o)를 갖는 적어도 하나의 서포터 층(72)을 더 포함할 수 있다.
상기 커패시터(CAP)는 디램 소자에서 정보를 저장하는 메모리 셀의 커패시터일 수 있다. 상기 커패시터(CAP)는 정보 저장 구조물로 지칭될 수도 있다.
상기 커패시터(CAP)는 제1 전극들(80), 상기 제1 전극들(80) 상의 제2 전극(90), 및 상기 제1 전극들(80)과 상기 제2 전극(90) 사이의 유전체 층(85)을 포함할 수 있다.
상기 제1 전극들(80)의 각각은 적어도 3가지의 서로 다른 원소들을 포함하는 도전성 물질을 포함할 수 있다. 상기 유전체 층(85)은 고유전체, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 상기 제2 전극(90)은 도전성 물질을 포함할 수 있다. 상기 제2 전극(90)의 상기 도전성 물질은 도우트프 실리콘-저마늄, 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도전성 금속 산화물 또는 이들의 조합을 포함할 수 있지만, 실시예는 이들 물질에 한정되지 않고, 상기 제2 전극(90)은 다른 도전성 물질을 포함할 수 있다.
상기 제1 전극들(80)은 상기 패드 부분들(49L)과 접촉하면서 전기적으로 연결되고, 상기 식각 정지 층(67)을 관통하고, 상부로 연장될 수 있다.
상기 제1 전극들(80)의 각각은 기둥 모양일 수 있지만, 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 제1 전극들(80)의 각각은 실린더 모양일 수도 있다.
상기 적어도 하나의 서포터 층(72)은 서로 다른 레벨에 배치되는 하부 서포터 층(72a) 및 상부 서포터 층(72b)을 포함할 수 있다. 상기 하부 서포터 층(72a)은 상부 서포터 층(72b)은 상기 제1 전극들(80)의 상부 영역들과 접촉하며 상기 제1 전극들(80)의 쓰러짐을 방지할 수 있고, 상기 하부 서포터 층(72a)은 상기 상부 서포터 층(72b) 보다 낮은 레벨에서 상기 제1 전극들(80)과 접촉하며 상기 제1 전극들(80)의 휨 등의 변형을 방지할 수 있다. 상기 적어도 하나의 서포터 층(72)은 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
상기 커패시터(CAP)에서, 상기 유전체 층(85)은 상기 제1 전극들(80) 및 상기 제1 전극들(80)과 접촉하는 상기 적어도 하나의 서포터 층(72)의 표면들을 따라 배치될 수 있다.
실시 예에 따르면, 상기 제1 전극(80)은 상기 제1 원소, 상기 제2 원소 및 상기 제3 원소를 포함할 수 있고, 상기 제1 원소의 질화물의 강성은 상기 제2 원소의 질화물의 강성 보다 높을 수 있고, 상기 제1 전극(80)은 상기 제1 전극(80)의 측면(S1, S2)에서 멀어지는 수평 방향으로 갈수록 상기 제1 원소의 농도가 높아지고 상기 제2 원소의 농도가 낮아지는 영역을 포함할 수 있다. 여기서, 상기 제1 원소의 질화물은 상기 제1 전극의 변형을 최소화할 수 있는 강성을 지닌 물질일 수 있고, 상기 제2 원소의 질화물은 커패시터의 커패시턴스(capacitance)를 증가시킬 수 있는 물질일 수 있다. 예를 들어, 상기 제1 원소는 Ti 일 수 있고, 상기 제2 원소는 Nb일 수 있고, 상기 제3 원소는 N 일 수 있고, 상기 제1 원소의 상기 질화물은 TiN 일 수 있고, 상기 제2 원소의 상기 질화물은 NbN 일 수 있다. 따라서, 변형을 최소화하면서 커패시턴스를 증가시킬 수 있는 상기 제1 전극(80)을 포함하는 상기 커패시터(CAP_를 제공할 수 있으므로, 상기 반도체 소자(1)의 집적도를 증가시킬 수 있다.
이하에서, 본 발명의 일 실시예에 따른 반도체 소자의 일 예에 대하여, 도 3a 및 도 3b를 참조하여 상기 제1 전극들(80) 중 하나의 제1 전극(80)을 중심으로 설명하기로 한다. 도 3a는 도 2의 'A'로 표시된 영역을 확대한 부분 확대도이고, 도 3b는 도 3a의 'B'로 표시된 영역을 확대한 부분 확대도이다.
도 1 및 도 2와 함께, 도 3a 및 도 3b를 참조하면, 상기 제1 전극(80)은 제1 물질 영역(80a) 및 제2 물질 영역(80b)을 포함할 수 있다.
상기 제2 물질 영역(80b)은 하부 부분(80b_L) 및 상기 하부 부분(80b_L)의 엣지 영역으로부터 상기 제1 물질 영역(80a)을 둘러싸며 상부로 연장되는 상부 부분(80b_U)을 포함할 수 있다. 탑 뷰에서, 상기 제2 물질 영역(80b)의 상기 상부 부분(80b_U)은 상기 제1 물질 영역(890a)을 둘러싸는 링 모양일 수 있다. 상기 제2 물질 영역(80b)에서, 상기 하부 부분(80b_L)은 상기 패드 부분(49L)과 접촉할 수 있다.
상기 제1 전극(80)은 적어도 제1 원소, 제2 원소 및 제3 원소를 포함할 수 있다.
상기 제1 원소의 질화물의 강성은 상기 제2 원소의 질화물의 강성 보다 높을 수 있다. 예를 들어, 상기 제1 원소는 Ti (Titanium) 원소이고, 상기 제2 원소는 Nb (Niobium) 원소이고, 상기 제3 원소는 N (Nitrogen) 원소일 수 있다. 상기 제1 원소의 질화물은 TiN 물질일 수 있고, 상기 제2 원소의 질화물은 NbN 물질일 수 있다.
상기 제1 전극(80)에서, 상기 제1 물질 영역(80a)은 상기 제1 원소, 제2 원소 및 상기 제3 원소를 포함하는 영역으로 정의할 수 있고, 상기 제2 물질 영역(80b)은 상기 제1 원소 및 상기 제3 원소를 포함하고 상기 제2 원소를 포함하지 않고 상기 제1 원소 및 제3 원소를 포함하는 영역으로 정의할 수 있다. 상기 제1 물질 영역(80a)은 제1 영역으로 지칭할 수 있고, 상기 제2 물질 영역(80b)은 제2 영역을 지칭할 수 있다.
상기 제1 물질 영역(80a)은 상기 커패시터(CAP)의 정전 용량을 증가시킬 수 있는 물질을 포함하는 영역, 예를 들어 Nb를 포함하는 영역일 수 있고, 상기 제2 물질 영역(80b)은 상기 제1 전극들(80)의 쓰러짐 또는 변형 등을 방지 또는 최소화하기 위해서 상기 제1 물질 영역(80a) 보다 높은 강성을 갖는 물질을 포함하는 영역, 예를 들어 TiN 물질을 포함하는 영역일 수 있다.
상기 제1 전극(80)의 상기 제1 물질 영역(80a)에서 상기 제2 원소, 예를 들어 Nb 원소의 농도는 상기 제1 전극(80)의 측면에 가까운 부분에서 상기 제1 전극(80)의 수직 중심 축(Cz)을 향할수록 증가할 수 있다. 이와 반대로, 상기 제1 물질 영역(80a)에서 상기 제1 원소, 예를 들어 Ti 원소의 농도는 상기 제1 전극(80)의 측면에 가까운 부분에서 상기 제1 전극(80)의 상기 수직 중심 축(Cz)을 향할수록 감소할 수 있다.
실시 예들에서, 상기 제1 전극(80)의 측면은 상기 하부 구조물(LS)의 상부면과 평행한 수평 방향에서, 서로 대향하는 제1 측(S1) 및 제2 측(S2)을 가질 수 있다.
실시 예들에서, 상기 하부 구조물(LS)의 상부면과 평행하고 상기 제1 전극(80)의 측면으로부터 상기 제1 전극(80)의 수직 중심 축(Cz)을 향하는 방향을 수평 방향(X)으로 정의할 수 있다. 예를 들어, 상기 수평 방향(X)은 상기 제1 전극(80)의 상기 제1 측(S1)에서 상기 제1 전극(80)의 상기 수직 중심 축(Cx)을 향하는 방향, 및 상기 제1 전극(80)의 상기 제2 측(S2)에서 상기 제1 전극(80)의 상기 수직 중심 축(Cx)을 향하는 방향일 수 있다.
이하에서, 상기 제1 물질 영역(80a) 내의 상기 제2 원소의 농도 변화의 다양한 예들에 대하여, 도 4a 내지 도 4d를 각각 참조하여 설명하기로 한다.
일 예에서, 도 4a를 참조하면, 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소, 예를 들어 Nb 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2)으로부터 멀어지는 수평 방향으로 갈수록 증가할 수 있다. 즉, 상기 제1 전극(80)의 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소의 농도는 상기 제1 전극(80)의 측면으로부터 멀어지는 방향으로 갈수록 증가할 수 있다.
상기 제1 물질 영역(80a) 내에서, 상기 제2 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2) 사이의 중앙 영역에서 가장 높을 수 있다. 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2)으로부터 멀어지는 방향으로 갈수록 점차적으로 증가할 수 있다.
다른 예에서, 도 4b를 참조하면, 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소, 예를 들어 Nb 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2)으로부터 멀어지는 수평 방향으로 갈수록 계단 형태로 단계적으로 증가할 수 있다. 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2) 사이의 중앙 영역에서 가장 높을 수 있다.
또 다른 예에서, 도 4c를 참조하면, 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소, 예를 들어 Nb 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2)으로부터 멀어지는 방향으로 갈수록 점차적으로 증가할 수 있고, 상기 제1 측(S1) 및 상기 제2 측(S2) 사이의 중앙 영역에서 낮아질 수 있다.
또 다른 예에서, 도 4d를 참조하면, 상기 제1 물질 영역(80a) 내에서, 상기 제2 원소, 예를 들어 Nb 원소의 농도는 상기 제1 측(S1) 및 상기 제2 측(S2)으로부터 멀어지는 방향으로 갈수록 계단 모양으로 단계적으로 증가할 수 있고, 상기 제1 측(S1) 및 상기 제2 측(S2) 사이의 중앙 영역에서 낮아질 수 있다.
이하에서, 상술한 실시예의 구성요소들의 다양한 변형 예들을 설명하기로 한다. 이하에서 설명하는 상술한 실시예의 구성요소들의 다양한 변형 예들은 변형되는 구성요소 또는 대체되는 구성요소를 중심으로 설명하기로 한다. 또한, 이하에서 설명하는 변형 또는 대체될 수 있는 구성요소들은 이하의 도면들을 참조하여 설명하지만, 변형 또는 대체될 수 있는 구성요소들은 서로 조합되거나, 또는 앞에서 설명한 구성요소들과 조합되어 본 발명의 실시예에 따른 반도체 소자를 구성할 수 있다.
도 5a 및 도 5b는 도 3a 및 도 3b에서의 상기 제1 물질 영역(80a)의 다양한 예들을 설명하기 위한 도면들로써, 도 3b와 같은 부분 확대도에 대응하는 부분 확대도들일 수 있다.
일 예에서, 도 5a를 참조하면, 상기 제1 전극(80)의 상기 제1 물질 영역(80a)은 상기 제1 전극(80)의 측면(S1, S2)에서 상기 제1 전극(80)의 수직 중심 축(Cz)을 향하는 상기 수평 방향(X)으로 차례로 배치되는 제1 서브 영역(80a_Sa) 및 제2 서브 영역(80a_Sb)을 포함할 수 있다. 상기 제1 물질 영역(80a)은 제3 서브 영역(80a_Sc)을 더 포함할 수 있다. 상기 제3 서브 영역(80a_Sc)은 상기 제2 서브 영역(80a_Sb) 보다 상기 제1 전극(80)의 측면(S1, S2)으로부터 멀리 떨어진 위치에 배치될 수 있다. 상기 제3 서브 영역(80a_Sc)은 상기 제1 전극(80)의 가운데 영역에 배치될 수 있다.
상기 제1 서브 영역(80a_Sa)은 상기 수평 방향(X)으로 교대로 적층된 제1 층들(78a1) 및 제2 층들(78b1)을 포함할 수 있다. 상기 제2 서브 영역(80a_Sb)은 상기 수평 방향(X)으로 교대로 적층된 제3 층들(78a2) 및 제4 층들(78b2)을 포함할 수 있다. 상기 제3 서브 영역(80a_Sc)은 상기 수평 방향(X)으로 교대로 적층된 제5 층들(78a3) 및 제6 층들(78b3)을 포함할 수 있다.
상기 제1 층들(78a1)은 제1 NbN 층들일 수 있고, 상기 제2 층들(78b1)은 제1 TiN 층들일 수 있고, 상기 제3 층들(78a2)은 제2 NbN 층들일 수 있고, 상기 제4 층들(78b1)은 제2 TiN 층들일 수 있고, 상기 제5 층들(78a3)은 제3 NbN 층들일 수 있고, 상기 제6 층들(78b1)은 제3 TiN 층들일 수 있다. 이하에서, 보다 쉬운 이해를 위해서, TiN 및 NbN을 직접 인용하여 설명하기로 한다. 따라서, 상기 제1 서브 영역(80a_Sa)은 상기 수평 방향(X)으로 교대로 적층된 상기 제1 NbN 층들(78a1) 및 상기 제1 TiN 층들(78b1)을 포함할 수 있고, 상기 제2 서브 영역(80a_Sb)은 상기 수평 방향(X)으로 교대로 적층된 상기 제2 NbN 층들(78a2) 및 상기 제2 TiN 층들(78b2)을 포함할 수 있고, 상기 제3 서브 영역(80a_Sc)은 상기 수평 방향(X)으로 교대로 적층된 상기 제3 NbN 층들(78a3) 및 상기 제3 TiN 층들(78b3)을 포함할 수 있다.
상기 제1 NbN 층들(78a1)은 서로 동일한 두께를 가질 수 있다. 상기 제1 TiN 층들(78b1)은 서로 동일한 두께를 가질 수 있다. 상기 제2 NbN 층들(78a2)은 서로 동일한 두께를 가질 수 있다. 상기 제2 TiN 층들(78b2)은 서로 동일한 두께를 가질 수 있다. 상기 제3 NbN 층들(78a3)은 서로 동일한 두께를 가질 수 있다. 상기 제3 TiN 층들(78b3)은 서로 동일한 두께를 가질 수 있다.
상기 제1 TiN 층들(78b1) 각각의 두께는 상기 제1 NbN 층들(78a1) 각각의 두께 보다 클 수 있다. 상기 제3 TiN 층들(78b3) 각각의 두께는 상기 제3 NbN 층들(78a3) 각각의 두께 보다 작을 수 있다.
상기 제2 NbN 층들(78a2) 각각의 두께는 상기 제1 NbN 층들(78a1) 각각의 두께 보다 클 수 있고, 상기 제3 NbN 층들(78a3) 각각의 두께는 상기 제2 NbN 층들(78a2) 각각의 두께 보다 클 수 있다.
실시 예에서, 상기 제1 내지 제3 TiN 층들(78b1, 78b2, 78b3)은 서로 동일한 두께를 가질 수 있고, 상기 제1 NbN 층들(78a1)은 제1 두께, 상기 제2 NbN 층들(78a2)은 상기 제1 두께 보다 큰 제2 두께, 및 상기 제3 NbN 층들(78a3)은 상기 제2 두께 보다 큰 제3 두께를 가질 수 있다. 따라서, 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 함량 비는 상기 제1 서브 영역(80_Sa) 내에서의 Nb 원소의 함량 비 보다 높을 수 있고, 상기 제3 서브 영역(80_Sc) 내에서의 Nb 원소의 함량 비는 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 함량 비 보다 높을 수 있다. 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 농도는 상기 제1 서브 영역(80_Sa) 내에서의 Nb 원소의 농도 보다 높을 수 있고, 상기 제3 서브 영역(80_Sc) 내에서의 Nb 원소의 농도는 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 농도 보다 높을 수 있다.
다른 예에서, 도 5b를 참조하면, 상기 제1 전극(80)의 상기 제1 물질 영역(80a)은 상기 제1 전극(80)의 측면(S1, S2)에서 상기 제1 전극(80)의 수직 중심 축(Cz)을 향하는 방향으로 차례로 배치되는 제1 서브 영역(80a_Sa), 제2 서브 영역(80a_Sb), 제3 서브 영역(80a_Sc), 제4 서브 영역(80a_Sd) 및 제5 서브 영역(80a_Se)을 포함할 수 있다. 상기 제5 서브 영역(80a_Se)은 상기 제1 전극(80)의 가운데 영역에 배치될 수 있다.
상기 제1 내지 제3 서브 영역들(80a_Sa, 80a_Sb, 80a_Sc)은 도 5a에 설명한 상기 제1 내지 제3 서브 영역들(80a_Sa, 80a_Sb, 80a_Sc)과 실질적으로 동일할 수 있다.
상기 제4 서브 영역(80a_Sd)은 상기 수평 방향(X)으로 교대로 적층된 제4 TiN 층들(78b4) 및 제4 NbN 층들(78a4)을 포함할 수 있다. 상기 제5 서브 영역(80a_Se)은 상기 수평 방향(X)으로 교대로 적층된 제5 TiN 층들(78b5) 및 제5 NbN 층들(78a5)을 포함할 수 있다. 상기 제4 TiN 층들(78b4)은 서로 동일한 두께를 가질 수 있다. 상기 제4 NbN 층들(78a4)은 서로 동일한 두께를 가질 수 있다. 상기 제5 TiN 층들(78b5)은 서로 동일한 두께를 가질 수 있다. 상기 제5 NbN 층들(78a5)은 서로 동일한 두께를 가질 수 있다.
상기 제4 NbN 층들(78a4) 각각의 두께는 상기 제3 NbN 층들(78a3) 각각의 두께 보다 작을 수 있다. 상기 제5 NbN 층들(78a5) 각각의 두께는 상기 제4 NbN 층들(78a4) 각각의 두께 보다 작을 수 있다. 따라서, 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 함량 비는 상기 제1 서브 영역(80_Sa) 내에서의 Nb 원소의 함량 비 보다 높을 수 있고, 상기 제3 서브 영역(80_Sc) 내에서의 Nb 원소의 함량 비는 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 함량 비 보다 높을 수 있고, 상기 제4 서브 영역(80_Sd) 내에서의 Nb 원소의 함량 비는 상기 제3 서브 영역(80_Sc) 내에서의 Nb 원소의 함량 비 보다 낮을 수 있고, 상기 제5 서브 영역(80_Se) 내에서의 Nb 원소의 함량 비는 상기 제4 서브 영역(80_Sd) 내에서의 Nb 원소의 함량 비 보다 낮을 수 있다. 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 농도는 상기 제1 서브 영역(80_Sa) 내에서의 Nb 원소의 농도 보다 높을 수 있고, 상기 제3 서브 영역(80_Sc) 내에서의 Nb 원소의 농도는 상기 제2 서브 영역(80_Sb) 내에서의 Nb 원소의 농도 보다 높을 수 있고, 상기 제4 서브 영역(80_Sd) 내에서의 Nb 원소의 농도는 상기 제3 서브 영역(80_Sc) 내에서의 Nb 원소의 농도 보다 낮을 수 있고, 상기 제5 서브 영역(80_Se) 내에서의 Nb 원소의 농도는 상기 제4 서브 영역(80_Sd) 내에서의 Nb 원소의 농도 보다 낮을 수 있다.
도 3a 내지 도 5b에서 상술한 실시예들에서, 상기 제1 물질 영역(80a)의 폭은 상기 제1 물질 영역(80a)의 어느 한 측에 위치한 상기 제2 물질 영역(80b)의 폭과 동일할 수 있지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 상기 제1 물질 영역(80a)의 폭은 상기 제1 물질 영역(80a)의 어느 한 측에 위치한 상기 제2 물질 영역(80b)의 폭과 다를 수 있으며, 이와 같이 상기 제1 물질 영역(80a)의 폭이 상기 제2 물질 영역(80b)의 폭과 다른 예들에 대하여, 도 6a 및 도 6b를 각각 참조하여 설명하기로 한다. 도 6a 및 도 6b는 도 3a 내지 도 5b에서 상술한 실시예들에서, 상기 제1 물질 영역(80a) 및 상기 제2 물질 영역(80b)의 폭들에 대하여 설명하기 위한 개념적인 도면들로써, 도 3b와 같은 부분 확대도에 대응하는 부분 확대도들일 수 있다.
일 예에서, 도 6a를 참조하면, 상기 제1 물질 영역(80a)의 폭은 상기 제1 물질 영역(80a)의 어느 한 측에 위치한 상기 제2 물질 영역(80b)의 폭 보다 클 수 있다.
다른 예에서, 도 6b를 참조하면, 상기 제1 물질 영역(80a)의 폭은 상기 제1 물질 영역(80a)의 어느 한 측에 위치한 상기 제2 물질 영역(80b)의 폭 보다 작을 수 있다.
앞의 도 1 내지 도 6b를 참조한 실시예들에서, 상기 제1 전극(80)은 상기 제1 물질 영역(80a) 및 상기 제2 물질 영역(80b)을 포함할 수 있다. 그렇지만, 본 발명의 실시예는 이에 한정되지 않고, 상기 제1 전극(80)에서, 상기 제2 물질 영역(80b)은 생략될 수 있다. 이와 같이, 상기 제1 전극(80)에서 상기 제2 물질 영역(80b)이 생략되고, 상기 제1 전극(80)이 상기 제1 물질 영역(80a)으로 구성되는 다양한 예들에 대하여, 도 7a 및 도 7b를 각각 참조하여 설명하기로 한다.
도 7a를 참조하면, 상기 제1 전극(80)은 도 5a에서 설명한 것과 같은 상기 제1 물질 영역(80a) 또는 도 5b에서 설명한 것과 같은 상기 제1 물질 영역(80a)을 포함할 수 있다. 예를 들어, 상기 제1 물질 영역(80)은 도 5a에서 설명한 것과 같은 상기 수평 방향(X)으로 차례로 배치되는 상기 제1 서브 영역(80a_Sa), 상기 제2 서브 영역(80a_Sb) 및 상기 제3 서브 영역(80a_Sc)을 포함할 수 있다. 도 5a에서 설명한 것과 같이, 상기 제1 서브 영역(80a_Sa)은 상기 수평 방향(X)으로 교대로 적층된 상기 제1 NbN 층들(78a1) 및 상기 제1 TiN 층들(78b1)을 포함할 수 있다.
상기 제1 서브 영역(80a_Sa) 내의 상기 제1 NbN 층들(78a1) 및 상기 제1 TiN 층들(78b1) 중에서, 하나의 상기 제1 NbN 층(78a1)은 상기 유전체 층(85)과 접촉할 수 있다. 그렇지만, 본 발명의 실시예는 이에 한정되지 않는다. 예를 들어, 도 7b에서와 같이, 상기 제1 서브 영역(80a_Sa) 내의 상기 제1 NbN 층들(78a1) 및 상기 제1 TiN 층들(78b1) 중에서, 하나의 상기 제1 TiN 층(78b1)은 상기 유전체 층(85)과 접촉할 수 있다.
앞의 도 1 내지 도 6b를 참조한 실시예들에서 설명한 상기 제1 물질 영역(80a) 및 상기 제2 물질 영역(80b)을 포함하는 상기 제1 전극(80)의 변형 예에 대하여, 도 8a 및 도 8b를 참조하여 설명하기로 한다. 도 8a는 도 2의 'A'로 표시된 영역의 변형 예를 나타낸 부분 확대도이고, 도 8b는 도 8a의 'Ba'로 표시된 영역을 확대한 부분 확대도이다.
도 8a 및 도 8b를 참조하면, 도 3a 및 도 3b에서 설명한 상기 제1 전극(80)은 도 8a 및 도 8b에서와 같은 제1 물질 영역(180a) 및 제2 물질 영역(180b)을 포함하는 제1 전극(180)으로 변형될 수 있다.
상기 제1 전극(180)에서, 상기 제1 물질 영역(180a)은 상기 제2 물질 영역(180b) 아래의 하부 부분(180a_L) 및 상기 하부 부분(180a_L)의 가장자리 영역으로부터 상부로 연장되고 상기 제2 물질 영역(180b)의 측면을 덮는 상부 부분(180a_U)을 포함할 수 있다. 상기 제1 전극(180)은 제1 원소, 제2 원소 및 제3 원소를 포함할 수 있다. 상기 제1 원소는 Ti (Titanium) 원소이고, 상기 제2 원소는 Nb (Niobium) 원소이고, 상기 제3 원소는 N (Nitrogen) 원소일 수 있다.
상기 제2 물질 영역(180b)은 앞에서 상술한 상기 제2 물질 영역(도 3b의 80b)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제2 물질 영역(180b)은 상기 제1 원소 및 상기 제3 원소를 포함하는 물질, 예를 들어 TiN을 포함할 수 있다.
상기 제1 물질 영역(180a)은 상기 제1 원소, 상기 제2 원소 및 상기 제3 원소를 포함할 수 있고, 상기 제1 전극(180)의 측면으로부터의 거리에 따라 상기 제2 원소의 농도가 달라지는 물질을 포함할 수 있다. 예를 들어, 상기 제1 물질 영역(180a) 내에서, 상기 제2 원소의 농도는 상기 제1 전극(180)의 측면으로부터 멀어질수록 감소할 수 있다.
상기 제1 전극(180)의 상기 제1 물질 영역(180a)은 상기 제1 전극(180)의 측면(S1, S2)에서 상기 제1 전극(180)의 수직 중심 축(Cz)을 향하는 수평 방향(X)으로 차례로 배치되는 제1 서브 영역(180a_Sa), 제2 서브 영역(180a_Sb) 및 제3 서브 영역(180a_Sc)을 포함할 수 있다.
상기 제1 서브 영역(180a_Sa)은 상기 수평 방향(X)으로 교대로 적층된 제1 NbN 층들(178a1) 및 제1 TiN 층들(178b1)을 포함할 수 있다. 상기 제2 서브 영역(180a_Sb)은 상기 수평 방향(X)으로 교대로 적층된 제2 NbN 층들(178a2) 및 제2 TiN 층들(178b2)을 포함할 수 있다. 상기 제3 서브 영역(180a_Sc)은 상기 수평 방향(X)으로 교대로 적층된 제3 NbN 층들(178a3) 및 제3 TiN 층들(178b3)을 포함할 수 있다.
상기 제1 NbN 층들(178a1)은 서로 동일한 두께를 가질 수 있다. 상기 제1 TiN 층들(178b1)은 서로 동일한 두께를 가질 수 있다. 상기 제2 NbN 층들(178a2)은 서로 동일한 두께를 가질 수 있다. 상기 제2 TiN 층들(178b2)은 서로 동일한 두께를 가질 수 있다. 상기 제3 NbN 층들(178a3)은 서로 동일한 두께를 가질 수 있다. 상기 제3 TiN 층들(178b3)은 서로 동일한 두께를 가질 수 있다.
상기 제1 TiN 층들(178b1) 각각의 두께는 상기 제1 NbN 층들(178a1) 각각의 두께 보다 클 수 있다. 상기 제3 TiN 층들(178b3) 각각의 두께는 상기 제3 NbN 층들(178a3) 각각의 두께 보다 작을 수 있다. 상기 제2 NbN 층들(78a2) 각각의 두께는 상기 제1 NbN 층들(78a1) 각각의 두께 보다 클 수 있고, 상기 제3 NbN 층들(78a3) 각각의 두께는 상기 제2 NbN 층들(78a2) 각각의 두께 보다 클 수 있다.
일 예에서, 상기 제1 NbN 층들(178a1) 및 상기 제1 TiN 층들(178b1) 중에서, 하나의 제1 TiN 층(178b1)은 상기 유전체 층(85)과 접촉할 수 있다.
다른 예에서, 상기 제1 NbN 층들(178a1) 및 상기 제1 TiN 층들(178b1) 중에서, 하나의 제1 NbN 층(178a1)은 상기 유전체 층(85)과 접촉할 수 있다.
앞의 도 1 내지 도 6b를 참조한 실시예들에서 설명한 상기 제1 물질 영역(80a) 및 상기 제2 물질 영역(80b)을 포함하는 상기 제1 전극(80)의 변형 예에 대하여, 도 9를 참조하여 설명하기로 한다. 도 9는 도 2의 'A'로 표시된 영역의 변형 예를 나타낸 부분 확대도이다.
도 9를 참조하면, 도 3a 및 도 3b에서 설명한 상기 제1 전극(80)은 도 9에서와 같은 제1 물질 영역(280a), 제2 물질 영역(280b) 및 제3 물질 영역(280c)을 포함하는 제1 전극(280)으로 변형될 수 있다.
상기 제1 전극(280)에서, 상기 제1 물질 영역(280a)은 상기 제3 물질 영역(280c) 아래의 하부 부분(280a_L) 및 상기 하부 부분(280a_L)의 가장자리 영역으로부터 상부로 연장되고 상기 제3 물질 영역(280c)의 측면을 덮는 상부 부분(280a_U)을 포함할 수 있고, 상기 제2 물질 영역(280b)은 상기 제1 물질 영역(280a) 아래의 하부 부분(280b_L) 및 상기 하부 부분(280b_L)의 가장자리 영역으로부터 상부로 연장되고 상기 제1 물질 영역(280a)의 외측면을 덮는 상부 부분(280b_U)을 포함할 수 있다.
상기 제1 전극(280)은 제1 원소, 제2 원소 및 제3 원소를 포함할 수 있다. 상기 제1 원소는 Ti (Titanium) 원소이고, 상기 제2 원소는 Nb (Niobium) 원소이고, 상기 제3 원소는 N (Nitrogen) 원소일 수 있다.
상기 제2 물질 영역(280b)은 앞에서 상술한 상기 제2 물질 영역(도 3b의 80b)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제2 물질 영역(280b)은 상기 제1 원소 및 상기 제3 원소를 포함하는 물질, 예를 들어 TiN을 포함할 수 있다.
상기 제3 물질 영역(280c)은 앞에서 상술한 상기 제2 물질 영역(도 3b의 80b)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 제3 물질 영역(280c)은 상기 제1 원소 및 상기 제3 원소를 포함하는 물질, 예를 들어 TiN을 포함할 수 있다. 상기 제2 물질 영역(280b) 및 상기 제3 물질 영역(280c)은 서로 동일한 물질을 포함할 수 있다.
상기 제1 물질 영역(280a)은 도 1 내지 도 6b에서 설명한 상기 제1 물질 영역들(80a) 중 어느 하나와 실질적으로 동일할 수 있다. 예를 들어, 상기 제1 물질 영역(280a)은 상기 제1 원소, 상기 제2 원소 및 상기 제3 원소를 포함할 수 있고, 상기 제1 물질 영역(280a) 내에서, 상기 제2 원소의 농도는 상기 제1 전극(280)의 측면으로부터 멀어질수록 감소할 수 있다.
다음으로, 도 10 및 도 11을 참조하여, 도 1 및 도 2에서 설명한 상기 하부 구조물(LS)의 변형 예를 설명하기로 한다. 도 10 및 도 11에서, 도 10은 변형 예에서의 반도체 소자(300)를 개략적으로 나타낸 평면도이고, 도 11은 도 10의 III-III'선 및 IV-IV'선을 따라 취해진 영역을 나타낸 단면도이다.
도 10 및 도 11을 참조하면, 일 실시예에 따른 반도체 소자(300)는 도 1 및 도 2에서 설명한 상기 하부 구조물(LS)이 변형된 하부 구조물(LS')을 포함할 수 있다.
상기 하부 구조물(LS')은 기판(305), 상기 기판(305) 상에 배치되는 복수의 제1 도전성 라인들(320), 채널 영역들(330c), 하부 소스/드레인 영역들(330s), 상부 소스/드레인 영역들(330d), 셀 게이트 전극들(340), 및 셀 게이트 유전체들(350)을 포함할 수 있다. 상기 기판(305)은 반도체 기판일 수 있다.
상기 채널 영역들(330c), 상기 하부 소스/드레인 영역들(330s), 상기 상부 소스/드레인 영역들(330d) 및 상기 셀 게이트 전극들(340)은 수직 채널 트랜지스터들을 구성할 수 있다. 여기서, 상기 수직 채널 트랜지스터들은 셀 트랜지스터들로 지칭될 수도 있다. 상기 수직 채널 트랜지스터는, 상기 채널 영역들(330c) 각각의 채널 길이가 기판(305)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
상기 하부 구조물(LS')은 상기 기판(305) 상에 배치되는 하부 절연층(312)을 더 포함할 수 있다. 상기 하부 절연층(312) 상에서, 복수의 제1 도전성 라인들(320)은 제2 수평 방향으로 서로 이격되고 제1 수평 방향으로 연장될 수 있다.
상기 하부 구조물(LS')은 상기 하부 절연층(312) 상에서, 복수의 제1 도전성 라인(320) 사이의 공간을 채우는 복수의 제1 하부 절연 패턴들(322)을 더 포함할 수 있다. 상기 복수의 제1 하부 절연 패턴들(322)은 제1 수평 방향으로 연장될 수 있고, 상기 복수의 제1 하부 절연 패턴들(322)의 상면은 상기 복수의 제1 도전성 라인들(320)의 상면과 동일 레벨에 배치될 수 있다. 상기 복수의 제1 도전성 라인들(320)은 상기 반도체 소자(300)의 비트 라인으로 기능할 수 있다.
예시적인 예에서, 상기 복수의 제1 도전성 라인들(320)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 복수의 제1 도전성 라인들(320)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 복수의 제1 도전성 라인들(320)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 예에서, 상기 복수의 제1 도전성 라인들(320)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
상기 채널 영역들(330c)은 상기 복수의 제1 도전성 라인들(320) 상에서 제2 수평 방향 및 제1 수평 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다.
상기 하부 소스/드레인 영역들(330s), 상기 채널 영역들(330c) 및 상기 상부 소스/드레인 영역들(330d)은 차례로 적층될 수 있다.
예시적인 예에서, 어느 하나의 채널 영역(330c)과 상기 어느 하나의 채널 영역(330c)의 아래/위에 배치되는 하부 및 상부 소스/드레인 영역들(330s, 330d)은 수평 방향에 따른 제1 폭과 수직 방향에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 예에서, 상기 채널 영역들(330c)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 상기 채널 영역들(330c)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 상기 채널 영역들(330c)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 상기 채널 영역들(330c)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널 영역(330c)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 상기 채널 영역들(330c)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다.
예시적인 예에서, 상기 채널 영역들(330c)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
예시적인 예에서, 상기 채널 영역들(330c)은 실리콘 등과 같은 반도체 물질을 포함할 수 있다.
이하에서, 하나의 채널 영역(330c) 및 하나의 셀 게이트 전극(340)을 중심으로 설명하지만, 상기 채널 층(330c) 및 상기 셀 게이트 전극340)은 복수개로 이해될 수 있다.
상기 셀 게이트 전극(340)은 상기 채널 영역(330c)의 양 측벽 상에서 제2 수평 방향(X)으로 연장될 수 있다. 상기 셀 게이트 전극(340)은 상기 채널 영역(330c)의 제1 측벽과 마주보는 제1 서브 게이트 전극(340P1)과, 상기 채널 영역(330c)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(340P2)을 포함할 수 있다. 제1 서브 게이트 전극(340P1)과 제2 서브 게이트 전극(340P2) 사이에 하나의 채널 영역(330c)이 배치됨에 따라 상기 반도체 소자(300)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(340P2)이 생략되고 채널 영역(330c)의 제1 측벽과 마주보는 제1 서브 게이트 전극(340P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
상기 셀 게이트 전극(340)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 셀 게이트 전극(340)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 셀 게이트 유전체(350)은 상기 채널 영역(330c)의 측벽을 둘러싸며, 상기 채널 영역(330c)과 상기 셀 게이트 전극(340) 사이에 개재될 수 있다. 예를 들어, 채널 영역(330c)의 전체 측벽이 상기 셀 게이트 유전체(350)에 의해 둘러싸일 수 있고, 상기 셀 게이트 전극(340)의 측벽 일부분이 상기 셀 게이트 유전체(350)과 접촉할 수 있다. 다른 실시예들에서, 상기 셀 게이트 유전체(350)은 셀 게이트 전극(340)의 연장 방향, 즉 제2 수평 방향(X)으로 연장되고, 상기 채널 영역(330c)의 측벽들 중 셀 게이트 전극(340)과 마주보는 두 측벽들만이 상기 셀 게이트 유전체(350)와 접촉할 수도 있다.
예시적인 예에서, 상기 셀 게이트 유전체(350)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 셀 게이트 유전체(350)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 하부 구조물(LS')은 상기 복수의 제1 하부 절연 패턴들(322) 상에 배치되는 복수의 제2 하부 절연 패턴들(332)을 더 포함할 수 있다. 상기 제2 하부 절연 패턴들(332)은 제1 수평 방향을 따라 연장될 수 있고, 상기 복수의 제2 하부 절연 패턴들(332) 중 인접한 2개의 제2 하부 절연 패턴들(332) 사이에 채널 영역(330c)이 배치될 수 있다.
상기 하부 구조물(LS')은 인접한 2개의 제2 하부 절연 패턴들(332) 사이에서, 2개의 인접한 채널 영역들(330c) 사이의 공간에 배치되는 제1 매립층(334) 및 제2 매립층(336)을 더 포함할 수 있다. 상기 제1 매립층(334)은 2개의 인접한 채널 영역(330c) 사이의 공간의 바닥부에 배치되고, 상기 제2 매립층(336)은 제1 매립층(334) 상에서 2개의 인접한 채널 영역(330c) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 상기 제2 매립층(336)의 상면은 채널 영역(330c)의 상면과 동일한 레벨에 배치되며, 상기 제2 매립층(336)은 셀 게이트 전극(340)의 상면을 덮을 수 있다. 이와는 달리, 상기 복수의 제2 하부 절연 패턴들(332)이 복수의 제1 하부 절연 패턴들(322)과 연속적인 물질층으로 형성되거나, 상기 제2 매립층(336)이 상기 제1 매립층(334)과 연속적인 물질층으로 형성될 수도 있다.
상기 하부 구조물(LS')은 상기 제2 소스/드레인 영역들(330d) 상에서 상기 제2 소스/드레인 영역들(330d)과 전기적으로 연결되는 콘택 구조물들(360c) 및 상기 콘택 구조물들(360c) 사이의 절연성 분리 패턴들(360c)을 더 포함할 수 있다. 상기 콘택 구조물들(360c)의 각각은 배리어 층(359a) 및 상기 배리어층(359a) 상의 금속층(359b)을 포함할 수 있다. 상기 하부 구조물(LS')은 상기 콘택 구조물들(360c) 및 상기 절연성 분리 패턴들(360c)을 덮는 식각 정지 층(367c)을 더 포함할 수 있다.
상기 반도체 소자(300)는 상기 하부 구조물(LS') 상의 상부 구조물(US')을 더 포함할 수 있다.
상기 상부 구조물(US')은 커패시터(CAP), 및 적어도 하나의 서포터 층(372)을 더 포함할 수 있다. 상기 커패시터(CAP)는 디램 소자에서 정보를 저장하는 메모리 셀의 커패시터일 수 있다. 상기 커패시터(CAP)는 정보 저장 구조물로 지칭될 수도 있다. 상기 커패시터(CAP)는 제1 전극들(380), 상기 제1 전극들(380) 상의 제2 전극(390), 및 상기 제1 전극들(380)과 상기 제2 전극(390) 사이의 유전체 층(385)을 포함할 수 있다. 상기 유전체 층(385) 및 상기 제2 전극(390)은 앞에서 상술한 상기 유전체 층(도 도 2, 도 3a 및 도 3b의 85) 및 상기 제2 전극(도 2, 도 3a 및 도 3b의 90)과 실질적으로 동일할 수 있다. 상기 제1 전극들(380)은 상기 식각 정지 층(367c)을 관통하면서 상기 콘택 구조물들(360c)과 접촉하면서 전기적으로 연결되고, 상기 식각 정지 층(367c)을 관통하고, 상부로 연장될 수 있다. 상기 제1 전극들(380)의 각각은 기둥 모양일 수 있지만, 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 제1 전극들(380)의 각각은 실린더 모양일 수도 있다.
상기 제1 전극들(380)은 도 1 내지 도 9에서 설명한 다양한 제1 전극들(80, 180) 중 어느 하나와 동일할 수 있다.
상기 적어도 하나의 서포터 층(372)은 서로 다른 레벨에 배치되는 하부 서포터 층(372a) 및 상부 서포터 층(372b)을 포함할 수 있다. 상기 하부 서포터 층(372a)은 상부 서포터 층(372b)은 상기 제1 전극들(380)의 상부 영역들과 접촉하며 상기 제1 전극들(380)의 쓰러짐을 방지할 수 있고, 상기 하부 서포터 층(372a)은 상기 상부 서포터 층(372b) 보다 낮은 레벨에서 상기 제1 전극들(380)과 접촉하며 상기 제1 전극들(380)의 휨 등의 변형을 방지할 수 있다. 상기 적어도 하나의 서포터 층(372)은 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다. 상기 커패시터(CAP)에서, 상기 유전체 층(385)은 상기 제1 전극들(380) 및 상기 제1 전극들(380)과 접촉하는 상기 적어도 하나의 서포터 층(372)의 표면들을 따라 배치될 수 있다.
도 1과 같은 탑 뷰에서, 상기 적어도 하나의 서포터 층(72)의 상기 개구부(72o)는 4개의 상기 제1 전극들(80) 각각의 측면의 일부를 노출시키는 모양일 수 있지만, 실시예는 이에 한정되지 않는다. 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개념적으로 나타낸 탑 뷰이다.
변형 예에서, 도 12를 참조하면, 도 1에서와 같은 상기 적어도 하나의 서포터 층(72)의 상기 개구부(72o)는 도 12에서와 같이, 3개의 제1 전극들(80) 각각의 측면의 일부를 노출시키는 개구부(72o')로 변형될 수 있다.
다음으로, 도 13 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예시적인 예를 설명하기로 한다.
도 13을 참조하면, 하부 구조물(LS)을 형성할 수 있다. 상기 하부 구조물(LS)은 도 1 및 도 2를 참조하여 설명한 것과 같은 상기 하부 구조물(LS) 또는 도 10 및 도 11에서 설명한 것과 같은 상기 하부 구조물(LS')일 수 있다. 예를 들어, 도 1 및 도 2에서 설명한 것과 같은 상기 트랜지스터들(TR), 상기 비트라인들(25) 및 상기 콘택 구조물들(42)을 포함할 수 있다.
상기 하부 구조물(LS) 상에 차례로 적층된 하부 몰드 층(68a), 하부 서포터 층(72a), 상부 몰드 층(68b) 및 상부 서포터 층(72b)을 포함할 수 있다. 상기 하부 몰드 층(68a) 및 상기 상부 몰드 층(68b)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다.
식각 공정을 진행하여, 상기 상부 서포터 층(72b), 상기 상부 몰드 층(68b), 상기 하부 서포터 층(72a), 상기 하부 몰드 층(68a) 및 상기 식각 정지 층(67)을 관통하며 상기 콘택 구조물들(42)의 상기 패드 부분들(49L)을 노출시키는 개구부들(73)을 형성할 수 있다.
도 14를 참조하면, 상기 개구부들(73) 내에 제1 전극들(80)을 형성할 수 있다. 상기 제1 전극들(80)은 도 1 내지 도 11에서 설명한 상기 제1 전극들(80, 180, 280, 380) 중 어느 하나로 형성될 수 있다. 예를 들어, 상기 제1 전극들(80)을 형성하는 것은 상기 개구부들(73)을 콘포멀하게 덮는 도 3a 및 도 3b에서 설명한 것과 같은 상기 제2 물질 영역(80b)의 물질 층을 형성하고, 상기 제2 물질 영역(80b)의 물질 층 상에 도 3a 및 도 3b에서 설명한 것과 같은 상기 제1 물질 영역(80a)의 물질 층을 형성하고, 에치백 및/또는 화학기계적 평탄화 공정을 진행하여 상기 제1 물질 영역(80a)의 물질 층 및 상기 제2 물질 영역(80b)의 물질 층을 평탄화하는 것을 포함할 수 있다.
도 15를 참조하면, 상기 상부 서포터 층(72b), 상기 상부 몰드 층(68b) 및 상기 하부 서포터 층(72b)을 관통하는 개구부들을 형성하고, 상기 개구부들에 의해 노출되는 상기 상부 몰드 층(68b) 및 상기 하부 몰드 층(68a)을 제거하여, 개구부(82)를 형성할 수 있다. 따라서, 상기 하부 구조물(LS) 상에 상기 서포터 구조물(72a, 72b)에 의해 지지되는 상기 제1 전극들(80)이 형성될 수 있다.
다시, 도 1 및 도 2를 참조하면, 상기 하부 구조물(LS) 상에서 상기 제1 전극들(80) 및 상기 서포터 구조물(72a, 72b)의 표면을 따라 콘포멀하게 형성되는 유전체 층(85)을 형성할 수 있다. 이어서, 상기 유전체 층(85) 상에서 상기 개구부(82)를 채우는 제2 전극(90)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 소자
LS: 하부 구조물
US: 상부 구조물
TR: 트랜지스터
25: 비트라인
42: 콘택 구조물
CAP: 커패시터
80: 제1 전극
85: 유전체 층
90: 제2 전극
80a: 제1 영역(제1 물질 영역)
80b: 제2 영역(제2 물질 영역)
72: 서포터 층

Claims (10)

  1. 하부 구조물;
    상기 하부 구조물 상에서 서로 이격된 제1 전극들;
    상기 제1 전극들을 덮는 제2 전극; 및
    상기 제1 전극들과 상기 제2 전극 사이의 유전체 층을 포함하되,
    상기 제1 전극들의 각각은 제1 원소, 제2 원소 및 N (nitrogen)을 포함하고,
    상기 제1 원소의 질화물의 강성은 상기 제2 원소의 질화물의 강성 보다 높고,
    상기 제1 전극들의 각각은 상기 제1 전극의 측면에서 멀어지는 수평 방향으로 갈수록 상기 제1 원소의 농도가 높아지고 상기 제2 원소의 농도가 낮아지는 영역을 포함하고,
    상기 수평 방향은 상기 하부 구조물의 상부면과 평행한 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 원소는 Ti이고, 상기 제2 원소는 Nb이고, 상기 제1 원소의 상기 질화물은 TiN이고, 상기 제2 원소의 상기 질화물은 NbN인 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 전극들의 각각은,
    상기 제1 원소, 상기 제2 원소 및 상기 N (nitrogen)을 포함하는 제1 영역; 및
    상기 제2 원소를 포함하지 않고 상기 제1 원소의 질화물을 포함하는 제2 영역을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제1 전극들의 각각은 제3 영역을 더 포함하되,
    각각의 상기 제1 전극들 내에서, 상기 제2 영역은 상기 제1 영역과 상기 제3 영역 사이에 배치되고,
    상기 제3 영역은 상기 제2 원소를 포함하지 않고 상기 제1 원소의 질화물을 포함하는 반도체 소자.
  5. 하부 구조물;
    상기 하부 구조물 상의 제1 전극;
    상기 제1 전극을 덮는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이의 유전체 층을 포함하되,
    상기 제1 전극은 적어도 Ti (Titanium) 원소, Nb (Niobium) 원소 및 N (Nitrogen) 원소를 포함하는 제1 영역을 포함하고,
    상기 제1 전극의 상기 제1 영역 내에서 상기 Nb 원소의 농도는 상기 제1 전극의 측면으로부터 멀어지는 수평 방향으로 갈수록 증가하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제1 전극은 제1 영역과 상기 제1 전극의 상기 측면 사이의 제2 영역을 더 포함하되,
    상기 제2 영역은 상기 Nb 원소를 포함하지 않고, 상기 Ti 원소 및 상기 N 원소를 포함하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 제1 영역은,
    상기 수평 방향으로 제1 TiN 층들 및 제1 NbN 층들이 교대로 적층된 제1 서브 영역; 및
    상기 수평 방향으로 제2 TiN 층들 및 제2 NbN 층들이 교대로 적층된 제2 서브 영역을 포함하고,
    상기 제1 TiN 층들의 각각은 제1 두께를 갖고,
    상기 제1 NbN 층들의 각각은 상기 제1 두께 보다 작은 제2 두께를 갖고,
    상기 제2 NbN 층들의 각각은 상기 제2 두께 보다 큰 제3 두께를 갖는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제1 영역은 상기 수평 방향으로 제3 TiN 층들 및 제3 NbN 층들이 교대로 적층된 제3 서브 영역을 더 포함하고,
    상기 제3 NbN 층들은 상기 제2 두께 보다 큰 제4 두께를 갖는 반도체 소자.
  9. 하부 구조물;
    상기 하부 구조물 상의 제1 전극;
    상기 제1 전극을 덮는 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이의 유전체 층을 포함하되,
    상기 제1 전극은 적어도 3개의 원소를 포함하는 제1 영역을 포함하고,
    상기 제1 전극의 상기 제1 영역은 상기 제1 전극의 측면으로부터 멀어지는 수평 방향으로 차례로 배치된 제1 서브 영역 및 제2 서브 영역을 포함하고,
    상기 제1 서브 영역은 상기 수평 방향으로 교대로 적층되는 제1 층들 및 제2 층들을 포함하고,
    상기 제2 서브 영역은 상기 수평 방향으로 교대로 적층되는 제3 층들 및 제4 층들을 포함하고,
    상기 제1 층들 및 상기 제3 층들은 서로 동일한 제1 물질을 포함하고,
    상기 제2 층들 및 상기 제4 층들은 서로 동일한 제2 물질을 포함하고,
    상기 제2 층들 각각의 두께는 상기 제4 층들 각각의 두께 보다 작은 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제1 전극의 상기 제1 영역은 제3 서브 영역을 더 포함하고,
    상기 제2 서브 영역은 상기 제1 서브 영역과 상기 제3 서브 영역을 더 포함하고,
    상기 제3 서브 영역은 상기 수평 방향으로 교대로 적층되는 제5 층들 및 제6 층들을 포함하고,
    상기 제5 층들은 상기 제1 물질을 포함하고,
    상기 제6 층들은 상기 제2 물질을 포함하고,
    상기 제6 층들 각각의 두께는 상기 제4 층들 각각의 두께 보다 큰 반도체 소자.
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