KR20200125562A - 반도체 장치 및 상기 반도체 장치의 제작 방법 - Google Patents

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KR20200125562A
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다츠야 혼다
다카츠구 오마타
유스케 노나카
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

전기적 특성이 안정된 산화물 반도체막을 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공한다. 또한, 결정성이 높은 산화물 반도체막을 사용함으로써, 이동도가 향상된 반도체 장치를 제공한다.
표면 거칠기가 저감된 절연막 위에 접하여, 결정성을 가진 산화물 반도체막을 형성함으로써, 전기적 특성이 안정된 산화물 반도체막을 형성할 수 있다. 이것에 의해, 반도체 장치에 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 이동도가 향상된 반도체 장치를 제공할 수 있다.

Description

반도체 장치 및 상기 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
산화물 반도체막을 사용하는 반도체 장치 및 상기 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근, 절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터로 대표되는 반도체 장치를 구성하는 기술이 주목받고 있다. 그러한 반도체 장치는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 그러한 트랜지스터로 대표되는 반도체 장치에 적용 가능한 반도체 박막으로서는, 실리콘계 반도체 재료가 널리 알려져 있다.
또한, 실리콘계 반도체 재료 대신 비정질의 산화물 반도체 재료를 사용하여 트랜지스터를 제작하고, 전자 디바이스 등에 응용하는 기술이 주목받고 있다. 예를 들면, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/㎤ 미만인 인듐(In), 갈륨(Ga), 및 아연(Zn)을 함유하는 비정질의 산화물 반도체 재료를 사용하여 트랜지스터를 제작하는 기술이 개시되어 있다(특허문헌 1 참조.).
일본 공개특허공보 제2006-165529호
그러나, 비정질 산화물 반도체에서는 막 중에 산소 결손이나 댕글링 본드(원자 미결합수) 등의 결함이 생기기 쉽다. 이러한 결함에 의해, 비정질 산화물 반도체막의 전기 전도도 또는 캐리어 밀도는 변화되기 쉽다. 또한 이러한 결함은 캐리어 이동도를 현저하게 저하시킨다. 따라서, 비정질 산화물 반도체막을 사용한 트랜지스터에 있어서는 전기적 특성의 변동 또는 전기 특성의 편차가 현저해져 반도체 장치의 신뢰성은 낮다.
또한, 비정질 산화물 반도체막은 결정성을 갖지 않거나 또는 결정성이 낮기 때문에, 상기 비정질 산화물 반도체막을 사용한 트랜지스터의 이동도는 낮다.
이러한 문제를 감안하여, 전기적 특성이 안정된 산화물 반도체막을 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또한, 결정성이 높은 산화물 반도체막을 사용함으로써, 이동도가 향상된 반도체 장치를 제공하는 것을 과제의 하나로 한다.
표면 거칠기가 저감된 절연막 위에 접하여, 결정성을 갖는 산화물 반도체막을 형성함으로써, 결정성이 높고 전기적 특성이 안정된 산화물 반도체막을 형성할 수 있다. 보다 구체적으로는, 예를 들면 이하의 구성으로 할 수 있다.
개시하는 발명의 일 형태는, 절연막 위에 접하여 형성된, 결정성을 갖는 산화물 반도체막을 가지며, 절연막 표면의 평균 면 거칠기는 0.1nm 이상 0.5nm 미만이며, 결정성을 갖는 산화물 반도체막은 c축이 절연막 표면에 개략 수직인 결정을 포함하는, 반도체 장치이다.
또한, 상기에 있어서, 절연막은 산소를 함유하는 것이 바람직하다. 또한, 절연막은 산화실리콘막 또는 산화질화실리콘막인 것이 바람직하다. 또한, 절연막은, 실리콘 기판 표면의 열산화에 의해 형성된 산화실리콘막인 것이 바람직하다.
또한, 개시하는 발명의 다른 일 형태는, 제 1 절연막과, 제 1 절연막 위에 접하여 형성된, 결정성을 갖는 산화물 반도체막과, 산화물 반도체막과 접하도록 형성된 소스 전극 및 드레인 전극과, 산화물 반도체막 위에 형성된 제 2 절연막과, 제 2 절연막 위에 형성된 게이트 전극을 가지며, 제 1 절연막의 표면의 평균 면 거칠기는 0.1nm 이상 0.5nm 미만이며, 결정성을 갖는 산화물 반도체막은 c축이 제 1 절연막 표면에 개략 수직인 결정을 포함하는, 반도체 장치이다.
또한, 상기에 있어서, 제 1 절연막은 산소를 함유하는 것이 바람직하다. 또한, 제 1 절연막은 산화실리콘막 또는 산화질화실리콘막인 것이 바람직하다. 제 1 절연막은 실리콘 기판 표면의 열산화에 의해 형성된 산화실리콘막인 것이 바람직하다.
또한, 개시하는 발명의 다른 일 형태는, 표면의 평균 면 거칠기가 0.1nm 이상 0.5nm 미만인 절연막을 형성하는 공정과, 가열하면서 절연막 위에 산화물 반도체막을 성막하고, 상기 산화물 반도체막 중에 c축이 절연막 표면에 개략 수직인 결정을 형성하는 공정을 포함하는, 반도체 장치의 제작 방법이다.
또한, 상기에 있어서, 산화실리콘막 또는 산화질화실리콘막을 성막하고, 상기 산화실리콘막 또는 상기 산화질화실리콘막의 표면에 CMP 처리를 행하여 절연막을 형성하는 것이 바람직하다. 또한, 실리콘 기판의 표면에 열산화를 행하여 산화실리콘막을 형성하여 상기 절연막으로 하는 것이 바람직하다. 또한, 산소 분위기하에서 산화물 반도체막을 성막하는 것이 바람직하다. 또한, 산화물 반도체막을 성막한 후, 상기 산화물 반도체막에 열처리를 행하는 것이 바람직하다.
또한, 본 명세서 등에 있어서, A면이 B면에 개략 평행이란 A면의 법선과 B면의 법선이 이루는 각도가 0°이상 20°이하인 상태를 가리키는 것으로 한다. 또한, 본 명세서 등에 있어서, C선이 B면에 개략 수직이란 C선과 B면의 법선이 이루는 각도가 0°이상 20°이하인 상태를 가리키는 것으로 한다.
또한, 본 명세서 등에 있어서, 평균 면 거칠기(Ra)란, JISB0601:2001(ISO4287:1997)에서 정의되어 있는 중심선 평균 거칠기(Ra)를, 측정면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 기준면에서 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
여기에서, 중심선 평균 거칠기(Ra)는, 거칠기 곡선으로부터 그 중심 방향으로 측정 길이 L의 부분을 추출하고, 이 추출부의 중심선의 방향을 X축, 세로 배율의 방향(X축에 수직한 방향)을 Y축으로 하고, 거칠기 곡선을 Y=F(X)로 나타낼 때, 다음 수학식 1로 주어진다.
Figure pat00001
그리고, 평균 면 거칠기(Ra)는, 측정 데이터가 나타내는 면인 측정면을 Z=F(X,Y)로 나타낼 때, 기준면에서 지정면까지의 편차의 절대값을 평균한 값으로 표현되며, 다음 수학식 2로 주어진다.
Figure pat00002
여기에서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(X1,Y1)(X1,Y2)(X2,Y1)(X2,Y2)로 나타내는 4점에 의해 둘러싸이는 장방형의 영역으로 하고, 지정면이 이상적으로 플랫이라고 했을 때의 면적을 S0으로 한다.
또한, 기준면이란, 지정면의 평균 높이에 있어서의, XY 평면과 평행한 면이다. 즉, 지정면의 높이의 평균값을 Z0으로 할 때, 기준면의 높이도 Z0으로 나타낸다.
표면 거칠기가 저감된 절연막 위에 접하여, 결정성을 갖는 산화물 반도체막을 형성함으로써, 막중의 결함 밀도가 낮고 전기적 특성이 안정된 산화물 반도체막을 형성할 수 있다. 이러한 산화물 반도체막을 반도체 장치에 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 결정성이 높은 산화물 반도체막을 형성할 수 있기 때문에, 상기 산화물 반도체막을 사용함으로써, 이동도가 향상된 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 제작 공정을 설명하는 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 제작 공정을 설명하는 단면도.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 제작 공정을 설명하는 단면도.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 제작 공정을 설명하는 단면도.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 단면도, 평면도 및 등가 회로도.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 등가 회로도.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 등가 회로도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 블록도.
도 10은 본 발명의 일 형태를 도시하는 블록도 및 등가 회로도.
도 11은 본 발명의 일 형태를 도시하는 전자 기기의 외관도.
도 12는 본 발명의 일 실시예에 따른 XRD 스펙트럼.
도 13은 본 발명의 일 실시예에 따른 XRD 스펙트럼.
도 14는 본 발명의 일 실시예에 따른 단면 TEM상.
도 15는 본 발명의 일 실시예에 따른 단면 TEM상.
도 16은 본 발명의 일 실시예에 따른 AFM 측정 데이터.
본 발명의 실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것이 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 다른 도면간에 공통적으로 사용하고, 그 반복되는 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층의 두께, 또는 영역은, 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 사용하는 제 1, 제 2, 제 3 등의 용어는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이며, 수적으로 한정하는 것이 아니다. 그래서, 예를 들면, 「제 1」을 「제 2」 또는 「제 3」 등과 적절히 치환하여 설명할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명에 따른 일 형태로서, 반도체 장치에 사용할 수 있는 산화물 반도체막과 그 제작 방법에 관해서, 도 1 내지 도 3을 사용하여 설명한다.
도 1a 내지 도 1c는, 반도체 장치에 사용할 수 있는 산화물 반도체막의 제작 공정을 도시하는 단면도이다. 본 실시형태에 있어서는, 도 1c에 도시하는 바와 같이, 기판(51) 위에 형성된, 표면 거칠기가 저감된 절연막(53) 위에 접하여, 결정성을 갖는 산화물 반도체막(55)을 형성한다.
산화물 반도체막(55)은 결정성을 갖는 영역을 포함하고 있으며, 상기 결정성을 갖는 영역은, a-b면이 절연막(53)의 표면에 개략 평행하며, c축이 절연막(53)의 표면에 개략 수직인 결정으로 이루어진다. 즉, 산화물 반도체막(55)은 c축 배향한 결정을 포함하고 있다. 산화물 반도체막(55)의 결정성을 갖는 영역은, 층상으로 배열된 원자가 절연막(53) 표면으로부터 산화물 반도체막(55) 표면을 향하여 적층한 구조이며, c축 방향에서 보면, 삼각형, 육각형, 정삼각형, 또는 정육각형으로 원자가 배열된 구조이다. 또한, 이와 같이 c축이 배향된 결정성을 갖는 영역을 포함하기 때문에, 산화물 반도체막(55)을, c축 배향을 가진 결정성 산화물 반도체(C Axis Aligned Crystalline Oxide Semiconductor; CAAC-OS)막이라고 부를 수도 있다.
또한, 산화물 반도체막(55)은 결정성을 갖는 영역을 복수 포함하고 있어도 좋고, 개개의 결정성을 갖는 영역에 있어서, 결정의 a축 또는 b축의 방향은 서로 상이해도 좋다. 단, a축 또는 b축의 방향이 상이한 영역끼리가 접하지 않도록 함으로써, 서로의 영역이 접하는 계면에 입계를 형성하지 않도록 하는 것이 바람직하다. 따라서, 결정성을 갖는 영역을 덮도록 비정질 구조의 영역을 갖는 것이 바람직하다. 즉, 상기 결정성을 갖는 영역을 포함하는 산화물 반도체막은 비단결정이며, 또한 막 전체가 비정질 상태가 되지 않는다.
산화물 반도체막(55)에는, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 3원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 2원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물 등이 사용된다. 이 중에서도, In-Ga-Zn-O계 금속 산화물은, 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상으로 에너지 갭이 넓은 것이 많고, 이들을 사용하여 트랜지스터를 제작함으로써, 오프 상태에서의 저항이 충분히 높고 오프 전류를 충분히 작게 하는 것이 가능하다.
In-Ga-Zn-O계 금속 산화물의 대표예로서는, InGaO3(ZnO)m(m>0)으로 표기되는 것이 있다. 여기에서, In-Ga-Zn-O계 금속 산화물로서, 예를 들면, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비를 갖는 금속 산화물, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 갖는 금속 산화물, In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성비를 갖는 금속 산화물, In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성비를 갖는 금속 산화물을 들 수 있다. 여기에서, m은 비자연수로 하면 보다 바람직하다. 또한, 상기의 조성은 결정 구조로부터 도출되는 것이며, 어디까지나 일례에 지나지 않는 것을 부기한다.
이와 같이, 산화물 반도체막(55)은 일정 이상의 결정성을 가지고 있으며, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 갖기 때문에, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등에 결합하는 수소나, 물, 하이드록실기 또는 수소화물 등의 수소를 함유하는 불순물이 저감되어 있다. 이러한 불순물은, 산화물 반도체막 중에서 캐리어의 공급원과 같이 기능하기 때문에, 상기 산화물 반도체막의 전기 전도도가 변동되는 원인이 될 수 있다. 따라서, 이러한 불순물이 저감되어 있는, 결정성을 갖는 산화물 반도체막은, 전기적 특성이 안정되어 있고, 가시광이나 자외광 등의 조사에 대해서도 보다 전기적으로 안정된 구조를 가진다. 이러한 결정성을 갖는 산화물 반도체막(55)을 트랜지스터 등의 반도체 장치에 사용함으로써, 안정된 전기적 특성을 갖는 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 결정성을 갖는 산화물 반도체막 중의 수소나, 물, 하이드록실기 또는 수소화물 등의 수소를 함유하는 불순물은 저감되어 있는 것이 바람직하며, 결정성을 갖는 산화물 반도체막 중의 수소의 농도는 1×1019atoms/㎤ 이하로 하는 것이 바람직하다. 댕글링 본드 등에 결합하는 수소나, 물, 하이드록실기 또는 수소화물 등의 수소를 함유하는 불순물은, 상기한 바와 같이 상기 산화물 반도체막의 전기 전도도가 변동되는 원인이 될 수 있다. 또한, 산화물 반도체막에 함유되는 수소는, 금속 원자와 결합하는 산소와 반응하여 물이 되는 동시에, 산소가 탈리된 격자(또는 산소가 탈리된 부분)에는 결함이 형성되어 버린다. 따라서, 이러한 불순물을 저감시킴으로써, 결정성을 갖는 산화물 반도체막의 전기적 특성을 안정시킬 수 있다.
또한, 결정성을 갖는 산화물 반도체막 중의 알칼리금속 등의 불순물은 저감되어 있는 것이 바람직하다. 예를 들면, 결정성을 갖는 산화물 반도체막에 있어서, 리튬의 농도가 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, 나트륨의 농도가 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하, 칼륨의 농도가 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 한다.
알칼리금속, 및 알칼리토금속은 결정성을 갖는 산화물 반도체에 있어서는 악성 불순물이며, 적은 편이 양호하다. 특히, 상기 산화물 반도체막을 트랜지스터에 사용하는 경우, 알칼리 금속 중 나트륨은 결정성을 갖는 산화물 반도체막에 접하는 절연막으로 확산되어 Na+가 된다. 또한, 결정성을 갖는 산화물 반도체막 내에 있어서, 금속과 산소의 결합을 분단하거나, 또는 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들면, 노멀리온화(임계값의 음으로의 시프트), 이동도의 저하 등)를 초래한다. 또한, 특성의 편차의 원인도 된다.
이러한 문제는, 특히 결정성을 갖는 산화물 반도체막 중의 수소의 농도가 충분히 낮은 경우에 있어서 현저해진다. 따라서, 결정성을 갖는 산화물 반도체막 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 알칼리금속의 농도를 상기의 값으로 하는 것이 강하게 요구된다. 따라서, 결정성을 갖는 산화물 반도체막 중의 불순물을 매우 저감시키고, 알칼리금속의 농도가 5×1016atoms/㎤ 이하, 수소의 농도가 5×1019atoms/㎤ 이하로 하는 것이 바람직하다.
또한, 결정성을 갖는 산화물 반도체막 중의 붕소, 질소, 인 등의 불순물은 저감되어 있는 것이 바람직하다. 예를 들면, 결정성을 갖는 산화물 반도체막에 있어서, 붕소의 농도를 바람직하게는 1×1019cm-3 이하, 보다 바람직하게는 1×1018cm-3 이하로 한다. 또는, 결정성을 갖는 산화물 반도체막에 있어서, 질소의 농도를 바람직하게는 1×1019cm-3 이하, 보다 바람직하게는 1×1018cm-3 이하로 한다. 또는, 결정성을 갖는 산화물 반도체막에 있어서, 인의 농도를 바람직하게는 1×1019cm-3 이하, 보다 바람직하게는 1×1018cm-3 이하로 한다. 또는, 결정성을 갖는 산화물 반도체막에 있어서, 붕소와 질소와 인을 합한 농도를 바람직하게는 5×1019cm-3 이하, 보다 바람직하게는 5×1018cm-3 이하로 한다.
이상과 같이, 산화물 반도체막 중의 불순물을 저감시키고, 산화물 반도체막을 고순도화함으로써, i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체막을 형성할 수 있고, 상기 산화물 반도체막을 사용한 트랜지스터의 오프 전류 특성을 매우 우수한 것으로 할 수 있다.
그리고, 산화물 반도체막(55)의 결정성을 향상시키기 위해서는, 산화물 반도체막(55)을 성막하는 절연막(53) 표면의 평탄성을 양호하게 할 필요가 있다. 예를 들면, 절연막(53)의 평균 면 거칠기(Ra)를, 0.1nm 이상 0.5nm 미만으로 하는 것이 바람직하다. 이것은, 산화물 반도체막(55)에 포함되는 결정이 절연막(53)의 표면에 개략 수직인 방향으로 성장하는 것에 유래한다.
그래서, 도 2를 사용하여 절연막(53)의 평탄성에 따라 산화물 반도체막(55)의 결정성이 어떻게 변화되는지 설명한다. 도 2a 내지 도 2c에 절연막(53)과 산화물 반도체막(55)의 확대도를 도시한다. 또한, 도 2a 내지 도 2c의 산화물 반도체막(55) 중의 화살표는 산화물 반도체막(55)에 포함되는 결정의 성장 방향을 나타낸다.
도 2a에 도시하는 바와 같이, 절연막(53)의 표면의 평탄성이 낮은 경우에는, 절연막(53) 표면의 요철의 경사면에 개략 수직하게 결정이 성장하게 된다. 따라서, 절연막(53) 표면의 요철의 경사면에 개략 평행한 층상으로 결정이 배열된다. 그러나, 절연막(53) 표면의 요철의 산 정상에 해당하는 영역(55a)에서는 결정의 성장 방향이 서로 상이하다. 그러므로, 절연막(53) 표면의 요철의 경사면에 개략 평행하게 층상으로 형성된 결정의 배열이 영역(55a)에서 분단되어 버리게 된다. 또한, 절연막(53) 표면의 요철의 골짜기 밑바닥에 해당하는 영역(55b)에서는, 영역(55b) 주위의 결정의 성장 방향이 서로 부딪치게 된다. 그래서, 절연막(53) 표면의 요철의 경사면에 개략 평행하게 층상으로 형성된 결정의 배열이 영역(55b)에서 분단되어 버리게 된다.
이와 같이, 산화물 반도체막의 층상으로 형성된 결정의 배열이 분단되면 결정립계가 발생한다. 그리고 결정립계에는 댕글링 본드(원자 미결합수)가 존재하여 산화물 반도체막의 밴드갭 중에 결함 준위를 형성한다. 이와 같이 결정립계의 댕글링 본드는 주로 캐리어의 트랩으로서 작용하여 캐리어의 이동도를 저하시키기 때문에, 산화물 반도체막의 저항을 크게 한다. 또한, 댕글링 본드가 수소 원자 등과 결합하면 산화물 반도체막의 밴드갭 중에 도너 준위가 형성된다. 이와 같이 댕글링 본드와 결합한 수소 원자는 도너로서 작용하여 산화물 반도체막의 저항을 작게 한다. 따라서, 상기 산화물 반도체막을 트랜지스터 등의 반도체 장치에 사용하면, 영역(55a)이나 영역(55b)에 상당하는 부분에서 전기 전도도가 변동되는 동시에, 상기 반도체 장치의 이동도가 저하되어 버린다.
그러나, 도 2b에 도시하는 바와 같이, 절연막(53)의 표면의 평탄성이 충분히 높은 경우에는, 도 2a에 도시하는 영역(55a) 및 영역(55b)에 상당하는 부분이 형성되지 않기 때문에, 절연막(53) 표면에 개략 평행하게 층상으로 형성된 결정의 배열을 연속적으로 형성할 수 있다. 이러한 산화물 반도체막(55)을 트랜지스터 등의 반도체 장치에 형성함으로써, 상기 반도체 장치의 전기적 안정성이 얻어지는 동시에, 이동도의 저하를 억제할 수 있다.
또한, 도 2c에 도시하는 바와 같이, 절연막(53)의 표면에 요철이 형성되어 있어도, 상기 요철이 충분히 완만한 경우에는, 도 2a에 도시하는 영역(55a) 및 영역(55b)에 상당하는 부분에 있어서, 절연막(53) 표면의 요철의 경사면에 개략 평행하게 층상으로 형성된 결정의 배열이 분단되지 않고 연속적으로 형성된다. 예를 들면, 이와 같이 절연막(53)을 형성하는 경우, 절연막(53)의 평균 면 거칠기를 0.5nm 미만으로 하는 것이 바람직하다. 또한, 절연막(53)의 표면에서는, 도 2c에 도시하는 바와 같이, 인접하는 요철에 있어서의 산 정상과 골짜기 밑바닥의 높이의 차이(d)를 1nm 이하로 하는 것이 바람직하며, 0.3nm 이하로 하는 것이 보다 바람직하다.
이상과 같이 표면 거칠기가 저감된 절연막(53) 위에 접하여 결정성을 갖는 산화물 반도체막(55)을 형성함으로써, 산화물 반도체막(55) 중의 입계 결함 밀도의 저하를 기대할 수 있다. 따라서, 산화물 반도체막(55)의 결정성을 더욱 향상시킬 수 있기 때문에, 산화물 반도체막(55)을 사용하는 반도체 장치의 전기적 안정성 및 이동도를 향상시킬 수 있다.
이하, 도 1a 내지 도 1c를 사용하여 산화물 반도체막(55)의 제작 공정에 관해서 설명한다.
우선, 결정성을 갖는 산화물 반도체막(55)을 성막하기 전에, 도 1a에 도시하는 바와 같이, 기판(51) 위에 절연막(53)을 형성한다.
기판(51)에 사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요해진다. 예를 들면, 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판 등을 사용할 수도 있다. 또한, 실리콘 등의 반도체 기판의 표면이나 금속 재료로 이루어지는 도전성 기판의 표면에 절연층을 형성한 것을 사용할 수도 있다.
절연막(53)은 스퍼터링법, CVD법 등에 의해 형성할 수 있고, 막 두께를 50nm 이상, 바람직하게는 200nm 이상 500nm 이하로 한다.
여기에서, 절연막(53)은 산소를 함유하는 것이 바람직하다. 나중의 공정에 있어서, 절연막(53) 위에 접하여 산화물 반도체막(55)이 형성되기 때문에, 절연막(53) 중에 산소를 함유시킴으로써, 나중의 공정에서 가열 처리 등을 행할 때에 산화물 반도체막(55)으로부터 절연막(53) 중으로 산소가 추출되는 것을 억제할 수 있다.
또한, 절연막(53)은 가열에 의해 산소의 일부가 방출되는 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의해 산소의 일부가 방출되는 산화물 절연막으로서는, 화학량론비를 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 사용하는 것이 바람직하다. 가열에 의해 산소의 일부가 방출되는 산화물 절연막을 절연막(53)에 사용함으로써, 나중의 공정에서 가열 처리를 행할 때에 산화물 반도체막(55)으로 산소를 확산시킬 수 있다. 가열에 의해 산소의 일부를 방출하는 산화물 절연막으로서는, 대표적으로는, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화하프늄, 산화이트륨 등을 사용할 수 있다. 이러한 산화물 절연막을 사용하여 산소를 확산시킴으로써, 나중에 형성되는 산화물 반도체막(55), 및 절연막(53)과 산화물 반도체막(55)의 계면에 있어서의 산소 결손을 저감시키는 것이 가능하다.
또한, 절연막(53)은 반드시 산소를 함유시키지 않아도 좋고, 질화실리콘, 질화알루미늄 등을 사용하여 질화물 절연막을 형성해도 좋다. 또한, 절연막(53)은 상기의 산화물 절연막과 질화물 절연막의 적층 구조로 해도 좋고, 그 경우에는 질화물 절연막 위에 산화물 절연막을 설치하는 것이 바람직하다. 절연막(53)으로서 질화물 절연막을 사용함으로써, 알칼리금속 등의 불순물을 함유하는 유리 기판을 기판(51)으로서 사용하는 경우, 알칼리금속 등의 불순물의 산화물 반도체막(55)으로의 침입을 방지할 수 있다. 리튬, 나트륨, 칼륨 등의 알칼리금속은, 산화물 반도체에 대해 악성 불순물이기 때문에 산화물 반도체막 중의 함유량을 적게 하는 것이 바람직하다. 질화물 절연막은, CVD법, 스퍼터링법 등으로 형성할 수 있다.
본 실시형태에서는, 절연막(53)으로서 스퍼터링법으로 형성된 막 두께 300nm의 산화실리콘막을 사용한다.
다음에, 도 1b에 도시하는 바와 같이, 절연막(53)을 평탄화하여 표면 거칠기를 저감시키고, 절연막(53)의 평균 면 거칠기를, 바람직하게는 0.1nm 이상 0.5nm 미만으로 한다. 절연막(53)의 평탄화는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 처리를 사용하여 행하는 것이 바람직하다. 여기에서, CMP 처리란, 피가공물의 표면을 기준으로 하고, 그것에 따라 표면을 화학적·기계적인 복합 작용에 의해, 평탄화하는 수법이다. 일반적으로 연마 스테이지 위에 연마천을 붙이고, 피가공물과 연마천 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 유동시켜 피가공물의 표면을, 슬러리와 피가공물 표면 사이에서의 화학 반응과, 연마천과 피가공물의 기계적 연마 작용에 의해, 연마하는 방법이다.
CMP 처리는 1회 행해도 좋고, 복수회 행해도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우에는, 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 상이한 연마를 조합함으로써, 절연막(53) 표면의 평탄성을 더욱 향상시킬 수 있다.
또한, 절연막(53)을 평탄화시키는 처리로서는, CMP 처리 이외에 드라이 에칭 처리 등을 적용하는 것도 가능하다. 에칭 가스로서는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스, 산소 등을 적절히 사용할 수 있다. 예를 들면, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다. 특히 절연막(53)으로서 질화실리콘이나 질화산화실리콘과 같은, 질소를 많이 함유하는 무기 절연 재료가 함유되는 경우, CMP 처리만으로는 질소를 많이 함유하는 무기 절연 재료의 제거가 곤란한 경우가 있기 때문에, 드라이 에칭 등을 병용하는 것이 바람직하다.
또한, 절연막(53)을 평탄화시키는 처리로서는, CMP 처리 이외에 플라즈마 처리 등을 적용하는 것도 가능하다. 플라즈마 처리는, 진공의 쳄버에 불활성 가스, 예를 들면 아르곤 가스를 도입하고, 피처리면을 음극으로 하는 전계를 가하여 행한다. 그 원리로서는 플라즈마 드라이 에칭법과 동등하지만, 불활성 가스를 사용함으로써 통상의 스퍼터링 성막 쳄버에서 처리 가능하여 간편한 방법이다. 즉, 이 플라즈마 처리는, 피처리면에 불활성 가스의 이온을 조사하여 스퍼터링 효과에 의해 표면의 미세한 요철을 평탄화하는 처리이다. 이것으로부터 본 명세서에서는, 이 플라즈마 처리를 「역스퍼터링」이라고도 한다.
이 역스퍼터링시, 플라즈마 중에는 전자와 아르곤의 양이온이 존재하고, 음극 방향으로 아르곤의 양이온이 가속된다. 가속된 아르곤의 양이온은 피처리면을 스퍼터링한다. 이 때, 상기 피처리면의 볼록부부터 우선적으로 스퍼터링된다. 피처리면으로부터 스퍼터링된 입자는, 피처리면의 다른 장소에 부착된다. 이 때, 상기 피처리면의 오목부에 우선적으로 부착된다. 이와 같이 볼록부를 깎고, 오목부를 메움으로써 피처리면의 평탄성이 향상된다.
또한, 성막후의 절연막(53)의 평탄성이 충분히 높은 경우, 도 1b에 도시하는 절연막(53)의 평탄화를 반드시 행하지 않아도 좋다.
본 실시형태에서는 절연막(53)에 CMP 처리를 가하여 평탄화를 행한다.
이와 같이 하여, 절연막(53)의 평균 면 거칠기를, 바람직하게는 0.1nm 이상 0.5nm 미만으로 함으로써, 절연막(53) 위에 형성하는 산화물 반도체막(55)의 결정성을 더욱 향상시키고, 산화물 반도체막(55)을 사용하는 반도체 장치의 전기적 안정성 및 이동도를 향상시킬 수 있다.
또한, 산화물 반도체막을 형성하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여 절연막(53)의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 한다)을 제거하는 것이 바람직하다. 또한, 상기 역스퍼터링 처리를 행함으로써 상기의 평탄화 처리를 행할 수도 있다. 또한, 아르곤 대신에, 질소, 헬륨, 산소 등의 가스를 사용해도 좋다.
다음에, 도 1c에 도시하는 바와 같이, 절연막(53) 위에 접하여 산화물 반도체막(55)을 형성한다. 산화물 반도체막(55)은, 기판(51)을 가열하면서, 스퍼터링법, 분자선 에피택시법, 원자층 퇴적법 또는 펄스레이저 증착법 등을 사용하여 형성할 수 있다. 산화물 반도체막(55)의 막 두께는, 막 두께 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 100nm 이하, 보다 바람직하게는 5nm 이상 30nm 이하로 한다.
산화물 반도체막(55)은, In, Ga, Zn 및 Sn으로부터 선택된 2종 이상을 함유하는 금속 산화물 재료를 사용하면 좋다. 예를 들면, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계의 재료나, 3원계 금속 산화물인 In-Ga-Zn-O계의 재료, In-Sn-Zn-O계의 재료, In-Al-Zn-O계의 재료, Sn-Ga-Zn-O계의 재료, Al-Ga-Zn-O계의 재료, Sn-Al-Zn-O계의 재료나, 2원계 금속 산화물인 In-Zn-O계의 재료, Sn-Zn-O계의 재료, Al-Zn-O계의 재료, Zn-Mg-O계의 재료, Sn-Mg-O계의 재료, In-Mg-O계의 재료, In-Ga-O계의 재료나, In-O계의 재료, Sn-O계의 재료, Zn-O계의 재료 등을 사용하면 좋다. 여기에서, 예를 들면, In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그 조성비는 특별히 상관없다. 또한, In과 Ga와 Zn 이외의 원소를 함유하고 있어도 좋다. 이 때, 산화물 반도체막의 화학량론비에 대해, 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체막(55)은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 금속 산화물 재료를 사용할 수 있다. 여기에서, M은, Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
스퍼터링법을 사용하여 산화물 반도체막(55)을 형성하는 경우, 타겟의 일례로서, In, Ga, 및 Zn을 함유하는 금속 산화물 타겟을, In2O3:Ga2O3:ZnO=1:1:1[mol수비]의 조성비로 할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 갖는 타겟, 또는 In2O3:Ga2O3:ZnO=1:1:4[mol수비]의 조성비를 갖는 타겟, In2O3:Ga2O3:ZnO=2:1:8[mol수비]의 조성비를 갖는 타겟을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타겟의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타겟은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
산화물 반도체막(55)을 형성할 때는, 기판(51)을 가열하면서 산화물 반도체막(55)을 형성하면 좋고, 기판(51)을 가열하는 온도로서는, 150℃ 이상 450℃ 이하로 하면 좋고, 바람직하게는 200℃ 이상 350℃ 이하로 한다. 또한, 산화물 반도체막(55)의 형성시에, 기판을 가열하는 온도를 높게 함으로써, 산화물 반도체막(55)의 결정성을 더욱 향상시킬 수 있기 때문에, 산화물 반도체막(55)을 사용하는 반도체 장치의 전기적 안정성 및 이동도를 향상시킬 수 있다.
스퍼터링법에 의해 산화물 반도체막(55)을 형성할 때, 스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용할 수 있다. 이 때, 희가스보다 산소 가스의 유량비를 많게 하고, 특히 산소 분위기로 하는 것이 바람직하며, 이러한 분위기 하에서 산화물 반도체막(55)을 형성함으로써 산화물 반도체막(55)의 결정성을 더욱 향상시킬 수 있기 때문에, 산화물 반도체막(55)을 사용하는 반도체 장치의 이동도를 향상시킬 수 있다. 또한, 스퍼터링 가스에는, 수소, 물, 하이드록실기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다.
스퍼터링법에 의해 산화물 반도체막(55)을 형성할 때, 가능한 한 산화물 반도체막(55)에 함유되는 수소 농도를 저감시키는 것이 바람직하다. 수소 농도를 저감시키기 위해서는, 스퍼터링 장치의 처리실 내에 공급하는 분위기 가스로서, 수소, 물, 하이드록실기 또는 수소화물 등의 불순물이 제거된 고순도 가스를 사용하는 것이 바람직하다. 또한, 상기 처리실의 배기는, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터링 이온 펌프를 조합하여 사용하면 좋다.
또한, 상기의 방법에서는 산화물 반도체막(55)을 1회의 성막 공정으로 형성하였지만, 2회의 성막 공정으로 나누어 산화물 반도체막(55)을 형성해도 좋다. 이하에 2회의 성막 공정으로 나누어 산화물 반도체막(55)을 형성하는 방법에 관해서 설명한다.
우선, 기판(51)의 온도를 200℃ 이상 400℃ 이하로 유지하면서, 절연막(53) 위에 접하여 1번째 층의 산화물 반도체막을 형성하고, 질소, 산소, 희가스, 또는 건조공기의 분위기 하에서, 550℃ 이상 기판 변형점 미만의 가열 처리를 행한다. 상기 가열 처리에 의해, 1번째 층의 산화물 반도체막의 표면을 포함하는 영역에 결정 영역(판자상 결정을 포함)이 형성된다. 또한, 1번째 층의 산화물 반도체막은 1nm 이상 10nm 이하로 형성하는 것이 바람직하다. 그리고, 2번째 층의 산화물 반도체막을 1번째 층의 산화물 반도체막보다도 두껍게 형성한다. 그 후, 다시 550℃ 이상 기판 변형점 미만의 가열 처리를 행하여, 표면을 포함하는 영역에, 결정 영역(판자상 결정을 포함)이 형성된 1번째 층의 산화물 반도체막을 결정 성장의 종으로 하여, 상방으로 결정 성장시키고 2번째 층의 산화물 반도체막의 전체를 결정화시킨다. 또한, 1번째 층의 산화물 반도체막 및 2번째 층의 산화물 반도체막의 성막 조건은 상기의 산화물 반도체막(55)과 같이 하면 좋다.
또한, 산화물 반도체막(55)을 형성한 후, 산화물 반도체막(55)에 열처리를 행하는 것이 바람직하다. 상기 열처리의 온도는, 250℃ 이상 700℃ 이하 또는 기판의 변형점 미만, 바람직하게는 450℃보다 크고 650℃ 이하 또는 기판의 변형점 미만으로 한다.
열처리는, 예를 들면, 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 산소 분위기 하, 650℃, 1시간의 조건으로 행할 수 있다. 이 동안, 산화물 반도체막(55)은 대기에 접촉시키지 않아 물이나 수소의 혼입이 생기지 않도록 한다.
열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도, 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들면, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논아크 램프, 카본아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
이러한 열처리에 의해, 산화물 반도체막(55) 중의, 과잉의 수소(물이나 하이드록실기를 포함)를 제거하여 산화물 반도체막(55)의 결정성을 향상시키고, 댕글링 본드를 저감시켜 밴드갭 중의 결함 준위를 저감시킬 수 있다. 마찬가지로 절연막 중의 과잉의 수소(물이나 하이드록실기를 포함)를 제거할 수도 있다. 이와 같이 열처리에 의해 불순물을 제거함으로써, i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체막(55)을 형성할 수 있다.
또한, 절연막(53)이 산소를 함유하고 있는 상태에서, 보다 바람직하게는 화학량론비를 충족시키는 산소보다도 많은 산소를 함유하고 있는 상태에서, 이러한 열처리를 행함으로써, 산소를 산화물 반도체막(55)에 공급할 수도 있다. 이와 같이 열처리로 산소를 산화물 반도체막(55)에 공급하는 경우, 산소 분위기 하에서 열처리를 행하는 것이 바람직하다. 이러한 열처리에 의해 산화물 반도체막(55)에 산소를 공급함으로써, 산화물 반도체막(55) 중의 산소 결손을 저감시킬 수 있다.
또한, 이러한 열처리는 1회에 한정하지 않고 복수회 행해도 좋다.
이상과 같은 방법으로 형성된, 산화물 반도체막(55)은 일정 이상의 결정성을 가지고 있으며, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 가지고 있으며, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등에 결합하는 수소나, 물, 하이드록실기 또는 수소화물 등의 수소를 함유하는 불순물이 저감되어 있다. 이러한 불순물은 산화물 반도체막 중에서 캐리어의 트랩이나, 또는 캐리어의 공급원과 같이 기능하기 때문에, 상기 산화물 반도체막의 전기 전도도가 변동되는 원인이 될 수 있다. 따라서, 이러한 불순물이 저감되어 있는, 결정성을 갖는 영역을 포함하는 산화물 반도체막은, 전기적 특성이 안정되어 있으며, 가시광이나 자외광 등의 조사에 대해서도 보다 전기적으로 안정된 구조를 가진다. 이러한 결정성을 갖는 산화물 반도체막(55)을 트랜지스터 등의 반도체 장치에 사용함으로써, 안정된 전기적 특성을 갖는, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한, 표면 거칠기가 저감된 절연막(53) 위에 접하여 결정성을 갖는 산화물 반도체막(55)을 형성함으로써, 산화물 반도체막(55)의 결정성을 더욱 향상시킬 수 있기 때문에, 산화물 반도체막(55)을 사용하는 반도체 장치의 이동도를 향상시킬 수 있다.
또한, 도 1a 내지 도 1c에 도시하는 산화물 반도체막(55)의 제작 공정에 있어서는, 절연막(53)의 표면을 평탄화하기 위해서 CMP 처리를 행했지만, 개시하는 발명은, 반드시 이것에 한정되는 것이 아니다. 예를 들면, 기판(51)에 실리콘 웨이퍼 기판을 사용하고, 표면을 열산화시킴으로써 충분한 평탄성을 갖는 산화실리콘막을 형성하고, 상기 산화실리콘막 위에 산화물 반도체막(55)을 형성해도 좋다. 이하, 도 3a 및 도 3b를 사용하여 상기 방법을 사용하여 산화물 반도체막(55)을 형성하는 방법을 설명한다.
우선, 도 3a에 도시하는 바와 같이, 기판(51)의 표면에 열산화를 행하여 기판(51)의 표면에 절연막(54)을 형성한다. 열산화 처리는, 건조 산소 분위기에서 행하는 드라이 산화로 해도 좋고, 수증기 분위기에서 행하는 웨트 산화로 해도 좋고, 또는 산화 분위기 중에 할로겐을 포함하는 가스를 첨가하여 열처리를 행해도 좋다. 할로겐을 함유하는 가스로서는, HCl, HF, NF3, HBr, Cl2, ClF, BCl3, F2, Br2 등으로부터 선택된 1종 또는 복수종 가스를 사용할 수 있다.
예를 들면, 산소에 대해 HCl을 0.5 내지 10체적%(바람직하게는 3체적%)의 비율로 함유하는 분위기 중에서, 700℃ 이상 1100℃ 이하의 온도로 열처리를 행한다. 예를 들면 950℃ 정도로 열처리를 행하면 좋다. 처리 시간은 0.1 내지 6시간, 바람직하게는 0.5 내지 1시간으로 하면 좋다. 형성되는 산화막의 막 두께는, 10nm 내지 1100nm(바람직하게는 50nm 내지 150nm), 예를 들면 100nm으로 할 수 있다.
이와 같이 하여 형성된 절연막(54)의 표면 거칠기는, 기판(51)의 표면 거칠기에 의존한다. 이로 인해, 도 1에 도시하는 절연막(53)과 같이, 절연막(54)의 평균 면 거칠기를 0.1nm 이상 0.5nm 미만으로 하기 위해서는, 기판(51)의 평균 면 거칠기도 0.1nm 이상 0.5nm 미만으로 하는 것이 바람직하다. 이와 같이 평탄성이 충분한 절연막(54)을 형성하기 위해서는, 기판(51)으로서 단결정 실리콘 기판 등의 평탄성이 충분히 높은 기판을 사용하는 것이 바람직하다.
그리고, 도 3b에 도시하는 바와 같이, 평탄성이 충분히 높은 절연막(54) 위에 접하여 산화물 반도체막(55)을 형성함으로써, 산화물 반도체막(55)의 결정성을 더욱 향상시키고, 산화물 반도체막(55)을 사용하는 반도체 장치의 이동도를 향상시킬 수 있다. 산화물 반도체막(55)의 형성은 도 1c에 도시하는 방법과 같은 방법으로 행할 수 있다.
이상과 같이, 표면 거칠기가 저감된 절연막 위에 접하여, 결정성을 갖는 산화물 반도체막을 형성함으로써, 전기적 특성이 안정된 산화물 반도체막을 형성할 수 있다. 이러한 산화물 반도체막을 반도체 장치에 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 결정성이 높은 산화물 반도체막을 형성할 수 있기 때문에, 상기 산화물 반도체막을 사용함으로써, 이동도가 향상된 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기의 실시형태에 나타내는 결정성을 갖는 산화물 반도체막을 사용한 반도체 장치의 일례로서, 상기 산화물 반도체막을 사용한 트랜지스터 및 상기 트랜지스터의 제작 방법에 관해서 도 4 및 도 5를 사용하여 설명한다. 도 4는 반도체 장치의 구성의 일 형태인, 톱 게이트 구조의 트랜지스터(120)의 제작 공정을 도시하는 단면도이다.
우선, 도 4a에 도시하는 바와 같이, 상기의 실시형태에서 나타낸 방법을 사용하여 기판(51) 위에 형성된 절연막(53) 위에 접하여 산화물 반도체막(55)을 형성한다. 그 후, 도 4b에 도시하는 바와 같이, 마스크를 사용하여 산화물 반도체막(55)을 선택적으로 에칭하여 산화물 반도체막(59)을 형성한다. 이후, 마스크는 제거한다.
산화물 반도체막(55)을 에칭하기 위한 마스크는, 포토리소그래피법, 잉크젯법, 인쇄법 등을 적절히 사용하여 제작할 수 있다. 또한, 산화물 반도체막(55)의 에칭은 웨트 에칭 또는 드라이 에칭을 적절히 사용할 수 있다.
다음에, 도 4c에 도시하는 바와 같이, 산화물 반도체막(59)에 접하는 소스 전극(61a) 및 드레인 전극(61b)을 형성한다.
소스 전극(61a) 및 드레인 전극(61b)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 망간, 지르코늄으로부터 선택된 금속 원소, 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 금속 원소를 단수 또는 복수 조합한 합금막, 또는 질화막을 사용해도 좋다. 또한, 소스 전극(61a) 및 드레인 전극(61b)은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, Cu-Mg-Al 합금막 위에 구리막을 적층하는 2층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다.
또한, 소스 전극(61a) 및 드레인 전극(61b)은, 인듐주석 산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 포함하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
소스 전극(61a) 및 드레인 전극(61b)은, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막 위에 마스크를 형성하여 도전막을 에칭하여 형성한다. 도전막 위에 형성하는 마스크는, 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 사용하여 형성할 수 있다. 또한, 소스 전극(61a) 및 드레인 전극(61b)은, 인쇄법 또는 잉크젯법에 의해 직접 형성할 수도 있다.
여기에서는, 산화물 반도체막(59) 및 절연막(53) 위에 도전막을 성막한 후, 도전막을 소정의 형상으로 에칭하여, 산화물 반도체막의 상면 및 측면과 접하는 소스 전극(61a) 및 드레인 전극(61b)을 형성한다. 또한, 이 때 산화물 반도체막(59)의 소스 전극(61a) 및 드레인 전극(61b)과 중첩되어 있지 않은 영역이 에칭되어 산화물 반도체막(59)이 오목상으로 형성되는 경우가 있다.
또한, 산화물 반도체막(55) 위에 도전막을 형성한 후, 다계조 포토마스크를 사용하여, 산화물 반도체막(55) 및 도전막의 에칭을 행하여 산화물 반도체막(59), 소스 전극(61a) 및 드레인 전극(61b)을 형성해도 좋다. 요철상의 마스크를 형성하고, 상기 마스크를 사용하여 산화물 반도체막(55) 및 도전막을 에칭한 후, 애싱에 의해 요철상의 마스크를 분리하고, 상기 분리된 마스크에 의해 도전막을 선택적으로 에칭함으로써, 산화물 반도체막(59), 소스 전극(61a) 및 드레인 전극(61b)을 형성할 수 있다. 상기 공정에 의해, 포토마스크수 및 포토리소그래피 공정수를 삭감할 수 있다.
다음에, 산화물 반도체막(59) 및 소스 전극(61a) 및 드레인 전극(61b) 위에 게이트 절연막(63)을 형성한다.
게이트 절연막(63)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 또는 산화갈륨을 단층으로 또는 적층하여 형성할 수 있다. 게이트 절연막(63)은 절연막(53)과 같이 산소를 함유하는 것이 바람직하다. 또한, 게이트 절연막(63)은 가열에 의해 산소의 일부가 방출되는 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의해 산소의 일부가 방출되는 산화물 절연막으로서는, 화학량론비를 충족시키는 산소보다도 많은 산소를 함유하는 산화물 절연막을 사용하는 것이 바람직하다. 산소를 함유하는 산화물 절연막으로서는, 산화실리콘, 산화질화실리콘, 산화알루미늄, 산화질화알루미늄, 또는 산화갈륨 등을 사용할 수 있다. 가열에 의해 산소의 일부가 방출되는 산화물 절연막을 사용함으로써, 나중의 공정에서 가열 처리를 행할 때에 산화물 반도체막(59)으로 산소를 확산시킬 수 있어 트랜지스터(120)의 특성을 양호하게 할 수 있다.
또한, 게이트 절연막(63)으로서, 하프늄실리케이트(HfSiOx), 질소가 첨가된 하프늄실리케이트(HfSixOyNz), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 게이트 누설을 저감시킬 수 있다. 또한, high-k 재료와, 산화실리콘, 산화질화실리콘, 질화실리콘, 질화산화실리콘, 산화알루미늄, 산화질화알루미늄, 및 산화갈륨 중 어느 하나 이상과의 적층 구조로 할 수 있다. 게이트 절연막(63)의 두께는, 1nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하로 하면 좋다. 게이트 절연막(63)의 두께를 5nm 이상으로 함으로써, 게이트 누설 전류를 저감시킬 수 있다.
또한, 게이트 절연막(63)을 형성하기 전에, 산화물 반도체막(59)의 표면을, 산소, 오존, 일산화이질소 등의 산화성 가스의 플라즈마에 노출시켜 산화물 반도체막(59)의 표면을 산화하여 산소 결손을 저감해도 좋다.
다음에, 게이트 절연막(63) 위에서 산화물 반도체막(59)과 중첩되도록 게이트 전극(65)을 형성한다.
게이트 전극(65)은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐, 망간, 지르코늄으로부터 선택된 금속 원소, 또는 상기한 금속 원소를 성분으로 하는 합금이나, 상기한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐으로부터 선택된 금속 원소를 단수 또는 복수 조합한 합금막, 또는 질화막을 사용해도 좋다. 또한, 게이트 전극(65)은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 적층하는 3층 구조 등이 있다.
또한, 게이트 전극(65)은 인듐주석산화물, 산화텅스텐을 함유하는 인듐 산화물, 산화텅스텐을 함유하는 인듐아연 산화물, 산화티타늄을 함유하는 인듐 산화물, 산화티타늄을 함유하는 인듐주석 산화물, 인듐아연 산화물, 산화규소를 첨가한 인듐주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, In-Ga-Zn-O계 금속 산화물을 타겟으로 하고, 질소를 함유하는 분위기 중에서 스퍼터링함으로써 얻어지는 화합물 도전체를 사용해도 좋다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(65) 위에 보호막으로서 절연막(69)을 형성해도 좋다(도 4d 참조). 또한, 게이트 절연막(63) 및 절연막(69)에 컨택트홀을 형성한 후, 소스 전극(61a) 및 드레인 전극(61b)에 접속하는 배선을 형성해도 좋다.
절연막(69)은 게이트 절연막(63)과 같은 절연막을 적절히 사용하여 형성할 수 있다. 또한, 절연막(69)으로서 스퍼터링법으로 얻어지는 질화실리콘막을 형성하면, 외부로부터의 수분이나 알칼리금속의 침입을 방지하는 것이 가능하여 산화물 반도체막(59)의 불순물의 함유량을 저감시킬 수 있다.
또한, 게이트 절연막(63)의 형성후, 또는 절연막(69)의 형성후, 가열 처리를 행해도 좋다. 상기 가열 처리에 의해, 산화물 반도체막(59)으로부터 수소를 방출 시키는 동시에, 절연막(53), 게이트 절연막(63) 또는 절연막(69)에 함유되는 산소의 일부를, 산화물 반도체막(59)과, 절연막(53)과 산화물 반도체막(59)의 계면 근방과, 게이트 절연막(63)과 산화물 반도체막(59)의 계면 근방으로 확산시킬 수 있다. 상기 공정에 의해, 산화물 반도체막(59) 중에 함유되는 산소 결손을 저감시킬 수 있는 동시에, 산화물 반도체막(59)과 절연막(53), 또는 산화물 반도체막(59)과 게이트 절연막(63)의 계면에 있어서의 결함을 저감시킬 수 있다. 이 결과, 수소 농도 및 산소 결손이 저감된 산화물 반도체막(59)을 형성할 수 있다. 이와 같이 열처리에 의해 불순물을 제거함으로써, i형(진성 반도체) 또는 i형에 매우 가까운 산화물 반도체막(59)을 형성할 수 있고, 트랜지스터(120)의 오프 전류 특성을 매우 우수한 것으로 할 수 있다.
이상의 공정에 의해, 결정성을 갖는 산화물 반도체막을 채널 영역에 갖는 트랜지스터(120)를 제작할 수 있다. 도 4d에 도시하는 바와 같이, 트랜지스터(120)는 기판(51) 위에 형성된 절연막(53)과, 절연막(53) 위에 접하여 형성된 산화물 반도체막(59)과, 산화물 반도체막(59)과 접하도록 형성된 소스 전극(61a) 및 드레인 전극(61b)과, 산화물 반도체막(59) 위에 형성된 게이트 절연막(63)과, 산화물 반도체막(59)과 중첩하여 게이트 절연막(63) 위에 형성된 게이트 전극(65)과, 게이트 전극(65) 위에 형성된 절연막(69)을 가진다.
트랜지스터(120)에 사용되고 있는 결정성을 갖는 산화물 반도체막은 일정 이상의 결정성을 가지고 있고, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 갖기 때문에, 산소 결손이나 댕글링 본드, 또는 댕글링 본드 등에 결합하는 수소 등의 불순물이 저감되어 있다. 따라서, 이들이 저감되어 있는, 결정성을 갖는 산화물 반도체막은, 전기적 특성이 안정되어 있으며, 가시광이나 자외광 등의 조사에 대해서도 전기적으로 안정된 구조를 가진다. 이러한 결정성을 갖는 산화물 반도체막을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖는, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
또한 트랜지스터(120)에서는, 표면 거칠기가 저감된 절연막(53) 위에 접하여 결정성을 갖는 산화물 반도체막(55)을 형성함으로써, 산화물 반도체막(55)의 결정성을 더욱 향상시킬 수 있기 때문에, 산화물 반도체막(55)을 사용하는 반도체 장치의 이동도를 향상시킬 수 있다.
또한, 본 실시형태에 따른 반도체 장치는, 도 4에 도시하는 트랜지스터(120)로 한정되는 것이 아니다. 예를 들면, 도 5a에 도시하는 트랜지스터(130)와 같은 구조로 해도 좋다. 트랜지스터(130)는 기판(51) 위에 형성된 절연막(53)과, 절연막(53) 위에 형성된 소스 전극(61a) 및 드레인 전극(61b)과, 소스 전극(61a) 및 드레인 전극(61b)의 상면 및 측면과 접하도록 형성된 산화물 반도체막(59)과, 산화물 반도체막(59) 위에 형성된 게이트 절연막(63)과, 산화물 반도체막(59)과 중첩하여 게이트 절연막(63) 위에 형성된 게이트 전극(65)과, 게이트 전극(65) 위에 형성된 절연막(69)을 가진다. 즉, 트랜지스터(130)는 산화물 반도체막(59)이 소스 전극(61a) 및 드레인 전극(61b)의 상면 및 측면과 접하도록 형성되어 있는 점에 있어서, 트랜지스터(120)와 상이하다.
또한, 도 5b에 도시하는 트랜지스터(140)와 같은 구조로 해도 좋다. 트랜지스터(140)는 기판(51) 위에 형성된 게이트 전극(65)과, 게이트 전극(65) 위에 형성된 절연막(53)과, 절연막(53) 위에 형성된 산화물 반도체막(59)과, 산화물 반도체막(59)의 상면 및 측면과 접하도록 형성된 소스 전극(61a) 및 드레인 전극(61b)과, 산화물 반도체막(59) 위에 형성된 절연막(69)을 가진다. 즉, 트랜지스터(140)는 게이트 전극(65)과 게이트 절연막으로서 기능하는 절연막(53)이 산화물 반도체막(59) 아래에 형성된, 보텀 게이트 구조인 점에 있어서, 트랜지스터(120)와 상이하다. 또한, 기판(51)과 게이트 전극(65) 사이에 하지 절연막을 형성해도 좋다.
또한, 도 5c에 도시하는 트랜지스터(150)와 같은 구조로 해도 좋다. 트랜지스터(150)는 기판(51) 위에 형성된 게이트 전극(65)과, 게이트 전극(65) 위에 형성된 절연막(53)과, 절연막(53) 위에 형성된 소스 전극(61a) 및 드레인 전극(61b)과, 소스 전극(61a) 및 드레인 전극(61b)의 상면 및 측면과 접하도록 형성된 산화물 반도체막(59)과, 산화물 반도체막(59) 위에 형성된 절연막(69)을 가진다. 즉, 트랜지스터(150)는 게이트 전극(65)과 게이트 절연막으로서 기능하는 절연막(53)이 산화물 반도체막(59) 아래에 형성된, 보텀 게이트 구조인 점에 있어서, 트랜지스터(130)와 상이하다. 또한, 기판(51)과 게이트 전극(65) 사이에 하지 절연막을 형성해도 좋다.
이상과 같이, 표면 거칠기가 저감된 절연막 위에 접하여, 결정성을 갖는 산화물 반도체막을 형성함으로써, 전기적 특성이 안정된 산화물 반도체막을 형성할 수 있다. 이러한 산화물 반도체막을 반도체 장치에 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 결정성이 높은 산화물 반도체막을 형성할 수 있기 때문에, 상기 산화물 반도체막을 사용함으로써, 이동도가 향상된 반도체 장치를 제공할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기의 실시형태에 나타내는 반도체 장치의 제작 방법을 사용하여 형성하는 반도체 장치의 일례로서, 기억 매체(메모리 소자)를 나타낸다. 본 실시형태에서는, 상기의 실시형태에 있어서 나타내는 반도체 장치의 제작 방법으로 형성한, 산화물 반도체를 사용한 트랜지스터와, 산화물 반도체 이외의 재료를 사용한 트랜지스터를 동일 기판 위에 형성한다.
도 6은 반도체 장치의 구성의 일례이다. 도 6a에는 반도체 장치의 단면을, 도 6b에는 반도체 장치의 평면을, 각각 도시한다. 여기에서, 도 6a는 도 6b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다. 또한, 도 6c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 6a 및 도 6b에 도시되는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(500)를 가지며, 상부에 상기의 실시형태에서 나타낸 트랜지스터(120)를 가진다. 또한, 트랜지스터(120)는 제 2 반도체 재료로서 산화물 반도체를 사용하고 있다. 본 실시형태에서는, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 한다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료 등을 사용해도 좋다. 이러한 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 오프 전류가 매우 작다고 하는 특징을 가지고 있으며, 그 특성에 의해 장시간의 전하 유지를 가능하게 한다.
또한, 본 실시형태에 있어서는, 트랜지스터(120)를 사용하여 기억 매체를 구성하는 예를 나타내지만, 트랜지스터(120) 대신에, 상기의 실시형태에서 나타낸 트랜지스터(130) 내지 트랜지스터(150) 등이 적용 가능한 것은, 말할 필요도 없다.
도 6에 있어서의 트랜지스터(500)는 반도체 재료(예를 들면, 실리콘 등)를 함유하는 기판(400)에 형성된 채널 형성 영역(416)과, 채널 형성 영역(416)을 사이에 개재하도록 형성된 불순물 영역(420)과, 불순물 영역(420)에 접하는 금속 화합물 영역(424)과, 채널 형성 영역(416) 위에 형성된 게이트 절연층(408)과, 게이트 절연층(408) 위에 형성된 게이트 전극(410)을 가진다.
반도체 재료를 함유하는 기판(400)은, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, 일반적으로 「SOI 기판」은, 절연 표면 위에 실리콘 반도체막이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 형성된 구성의 기판도 포함한다. 즉, 「SOI 기판」이 갖는 반도체막은, 실리콘 반도체막에 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체막이 형성된 구성의 것이 포함되는 것으로 한다.
기판(400) 위에는 트랜지스터(500)를 둘러싸도록 소자 분리 절연층(406)이 형성되어 있다. 또한, 고집적화를 실현하기 위해서는, 도 6a 및 도 6b에 도시하는 바와 같이 트랜지스터(500)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(500)의 특성을 중시하는 경우에는, 게이트 전극(410)의 측면에 사이드월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(420)을 형성해도 좋다.
트랜지스터(500)는 실리콘, 게르마늄, 실리콘 게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용하여 제작할 수 있다. 이러한 트랜지스터(500)는 고속 동작이 가능하다고 하는 특징을 가진다. 이로 인해, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다.
트랜지스터(500) 위에 게이트 전극(410)의 상면을 노출하여 절연막(53)이 형성되어 있고, 상기의 실시형태에서 나타내는 바와 같이, 절연막(53) 위에 접하여 산화물 반도체막(59)이 형성된다. 절연막(53)의 상세 및 제작 방법에 관해서는 상기의 실시형태의 기재를 참작할 수 있다. 따라서, 표면 거칠기가 저감된 절연막(53) 위에 접하여 결정성을 갖는 산화물 반도체막(59)을 형성함으로써, 산화물 반도체막(59)의 결정성을 더욱 향상시킬 수 있기 때문에, 산화물 반도체막(59)을 사용하는 트랜지스터(120)에 안정된 전기 특성을 부여하고, 또한 트랜지스터(120)의 이동도를 향상시킬 수 있다.
또한, 상기의 실시형태에 나타내는 바와 같이, CMP 처리 등을 사용하여 절연막(53)의 평탄화를 도모할 때에, 동시에 게이트 전극(410)의 상면을 노출시킬 수 있다.
또한, 트랜지스터(120)는 상기의 실시형태에서 나타내는 바와 같이, 산화물 반도체막(59), 소스 전극(61a), 드레인 전극(61b), 게이트 절연막(63) 및 게이트 전극(65a)을 포함하고, 상세한 것에 관해서는, 상기의 실시형태의 기재를 참작할 수 있다. 또한, 트랜지스터(120)로 대표되는 상부의 트랜지스터는, 상기의 실시형태에 기재된 방법으로 제작할 수 있다.
여기에서, 트랜지스터(120)에 사용되고 있는 결정성을 갖는 산화물 반도체막은 일정 이상의 결정성을 가지고 있으며, 전체가 비정질 구조인 산화물 반도체막과 비교하여 양호한 결정성을 갖기 때문에, 산소 결손으로 대표되는 결함이나, 댕글링 본드 등에 결합하는 수소 등의 불순물이 저감되어 있다. 따라서, 이들이 저감되어 있는, 결정성을 갖는 산화물 반도체막은, 전기적 특성이 안정되어 있으며, 가시광이나 자외광 등의 조사에 관해서도 전기적으로 안정된 구조를 가진다. 이러한 결정성을 갖는 산화물 반도체막을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 갖는, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
여기에서, 소스 전극(61a)은 게이트 전극(410)과 접하도록 형성되기 때문에, 트랜지스터(500)의 게이트 전극(410)과 트랜지스터(120)의 소스 전극(61a)이 접속된다.
또한, 게이트 전극(65a)과 동일한 층의 배선(65c)을, 게이트 절연막(63)을 개재하여 소스 전극(61a) 위에 형성함으로써, 용량 소자(520)를 형성할 수 있다. 또한, 용량이 불필요한 경우에는, 용량 소자(520)를 형성하지 않는 구성으로 하는 것도 가능하다.
또한, 게이트 절연막(63), 게이트 전극(65a) 및 배선(65c) 위에, 절연막(69) 및 절연층(152)이 형성된다. 절연막(69)의 상세한 것에 관해서는 상기의 실시형태의 기재를 참작할 수 있다. 절연층(152)은 스퍼터링법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화갈륨 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다.
또한, 절연층(152) 위에 배선(156)이 형성되어 있다. 배선(156)은 게이트 절연막(63), 절연막(69) 및 절연층(152)에 마련된 개구에 형성된 전극(154)을 통하여 드레인 전극(61b)과 전기적으로 접속되어 있다.
전극(154)은, 예를 들면, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 사용하여 도전막을 형성한 후, 에칭 처리나 CMP와 같은 방법을 사용하여, 상기 도전막의 일부를 제거함으로써 형성할 수 있다.
배선(156)은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 배선(156)은 소스 전극(61a) 및 드레인 전극(61b)과 같은 재료로 형성할 수 있다.
또한, 본 실시형태에 있어서 나타내는 반도체 장치에서는, 트랜지스터(500)와 트랜지스터(120)를 중첩시킴으로써, 집적도가 충분히 향상된 반도체 장치가 실현된다.
도 6c에는, 상기 반도체 장치를 메모리 소자로서 사용하는 경우의 회로도의 일례를 도시한다. 도 6c에 있어서, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽과, 트랜지스터(500)의 게이트 전극은 전기적으로 접속되어 있다. 또한, 제 1 배선(1st Line: 소스선이라고도 한다)과 트랜지스터(500)의 소스 전극은, 전기적으로 접속되고, 제 2 배선(2nd Line: 비트선이라고도 한다)과 트랜지스터(500)의 드레인 전극은, 전기적으로 접속되어 있다. 또한, 제 3 배선(3rd Line: 제 1 신호선이라고도 한다)과 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른쪽은, 전기적으로 접속되고, 제 4 배선(4th Line: 제 2 신호선이라고도 한다)과, 트랜지스터(120)의 게이트 전극은, 전기적으로 접속되어 있다. 그리고, 제 5 배선(5th Line: 워드선이라고도 한다)과, 용량 소자(520)의 전극의 다른쪽은 전기적으로 접속되어 있다.
산화물 반도체를 사용한 트랜지스터(120)는, 오프 전류가 매우 작다고 하는 특징을 가지고 있기 때문에, 트랜지스터(120)를 오프 상태로 함으로써, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽과, 트랜지스터(500)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드 FG)의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다. 그리고, 용량 소자(520)를 가짐으로써, 노드 FG에 주어진 전하의 유지가 용이해지고, 또한, 유지된 정보의 판독이 용이해진다.
반도체 장치에 정보를 기억시키는 경우(기록)는, 우선, 제 4 배선의 전위를, 트랜지스터(120)가 온 상태가 되는 전위로 하고, 트랜지스터(120)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위가 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 여기에서는, 상이한 2개의 전위 레벨을 주는 전하(이하, 로우(Low) 레벨 전하, 하이(High) 레벨 전하라고 한다) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를, 트랜지스터(120)가 오프 상태가 되는 전위로 하고, 트랜지스터(120)를 오프 상태로 함으로써, 노드 FG가 부유 상태가 되기 때문에, 노드 FG에는 소정의 전하가 유지된 상태 그대로가 된다. 이상과 같이, 노드 FG에 소정량의 전하를 축적 및 유지시킴으로써 메모리 셀에 정보를 기억시킬 수 있다.
트랜지스터(120)의 오프 전류는 매우 작기 때문에, 노드 FG에 공급된 전하는 장시간에 걸쳐 유지된다. 따라서, 리프레쉬 동작이 불필요해지거나, 또는, 리프레쉬 동작의 빈도를 매우 낮게 하는 것이 가능해져 소비 전력을 충분히 저감시킬 수 있다. 또한, 전력의 공급이 없는 경우라도, 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하다.
기억된 정보를 판독하는 경우(판독)는, 제 1 배선에 소정의 전위(정전위)를 준 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 주면, 노드 FG에 유지된 전하량에 따라, 트랜지스터(500)는 상이한 상태를 취한다. 일반적으로, 트랜지스터(500)를 n채널형으로 하면, 노드 FG에 High 레벨 전하가 유지되어 있는 경우의 트랜지스터(500)의 겉보기의 임계값(Vth_H)는, 노드 FG에 Low 레벨 전하가 유지되어 있는 경우의 트랜지스터(500)의 겉보기의 임계값(Vth_L)보다 낮아지기 때문이다. 여기에서, 겉보기의 임계값이란, 트랜지스터(500)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 중간의 전위 V0로 함으로써, 노드 FG에 유지된 전하를 판별할 수 있다. 예를 들면, 기록에 있어서, 하이 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(500)는 「온 상태」가 된다. 로우 레벨 전하가 주어져 있는 경우에는, 제 5 배선의 전위가 V0(<Vth_L)가 되어도, 트랜지스터(500)는 「오프 상태」그대로이다. 이로 인해, 제 5 배선의 전위를 제어하여 트랜지스터(500)의 온 상태 또는 오프 상태를 판독(제 2 배선의 전위를 판독)함으로써 기억된 정보를 판독할 수 있다.
또한, 기억시킨 정보를 재기록하는 경우에 있어서는, 상기의 기록에 의해 소정량의 전하를 유지한 노드 FG에, 새로운 전위를 공급함으로써, 노드 FG에 새로운 정보에 따른 전하를 유지시킨다. 구체적으로는, 제 4 배선의 전위를, 트랜지스터(120)가 온 상태가 되는 전위로 하고, 트랜지스터(120)를 온 상태로 한다. 이것에 의해, 제 3 배선의 전위(새로운 정보에 따른 전위)가, 노드 FG에 공급되고, 노드 FG에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(120)가 오프 상태가 되는 전위로 하고, 트랜지스터(120)를 오프 상태로 함으로써, 노드 FG에는, 새로운 정보에 따른 전하가 유지된 상태가 된다. 즉, 노드 FG에 제 1 기록에 의해 소정량의 전하가 유지된 상태에서, 제 1 기록과 같은 동작(제 2 기록)을 행함으로써, 기억시킨 정보를 덮어 쓰기 하는 것이 가능하다.
본 실시형태에서 나타내는 트랜지스터(120)는, 고순도화되고, 진성화된 산화물 반도체막(59)을 사용함으로써, 트랜지스터(120)의 오프 전류를 충분히 저감시킬 수 있다. 또한, 표면 거칠기가 저감된 절연막(53) 위에 접하여, 결정성을 갖는 산화물 반도체막(59)을 형성함으로써, 전기적 특성이 안정된 산화물 반도체막(59)을 형성할 수 있다. 이러한 산화물 반도체막(59)을 트랜지스터(120)에 사용함으로써, 안정된 전기적 특성이 부여된, 신뢰성이 높은 트랜지스터로 할 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지하는 것이 가능하여 신뢰성이 높은 반도체 장치가 얻어진다.
또한, 결정성이 높은 산화물 반도체막(59)을 형성할 수 있기 때문에, 상기 산화물 반도체막(59)을 사용함으로써, 이동도가 향상된 트랜지스터(120)로 할 수 있다. 이러한 트랜지스터를 사용함으로써, 반도체 장치의 고속화를 도모할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 개시하는 발명의 일 형태에 따른 반도체 장치의 응용 예에 관해서, 도 7을 사용하여 설명한다.
도 7a 및 도 7b는, 도 6a 내지 도 6c에 도시하는 반도체 장치(이하, 메모리 셀(550)이라고도 기재한다.)를 복수 사용하여 형성되는 반도체 장치의 회로도이다. 도 7a는 메모리 셀(550)이 직렬로 접속된, 소위 NAND형의 반도체 장치 회로도이며, 도 7b는, 메모리 셀(550)이 병렬로 접속된, 소위 NOR형의 반도체 장치의 회로도이다.
도 7a에 도시하는 반도체 장치는, 소스선(SL), 비트선(BL), 제 1 신호선(S1), 복수개의 제 2 신호선(S2), 복수개의 워드선(WL), 복수의 메모리 셀(550)을 가진다. 도 7a에서는, 소스선(SL) 및 비트선(BL)을 1개씩 갖는 구성으로 되어 있지만, 이것에 한정되지 않으며, 소스선(SL) 및 비트선(BL)을 복수개 갖는 구성으로 해도 좋다.
각 메모리 셀(550)에 있어서, 트랜지스터(500)의 게이트 전극과, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽은, 전기적으로 접속되어 있다. 또한, 제 1 신호선(S1)과 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른쪽은 전기적으로 접속되고, 제 2 신호선(S2)과 트랜지스터(120)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 워드선(WL)과 용량 소자(520)의 전극의 다른쪽은 전기적으로 접속되어 있다.
또한, 메모리 셀(550)이 갖는 트랜지스터(500)의 소스 전극은, 인접하는 메모리 셀(550)의 트랜지스터(500)의 드레인 전극과 전기적으로 접속되고, 메모리 셀(550)이 갖는 트랜지스터(500)의 드레인 전극은, 인접하는 메모리 셀(550)의 트랜지스터(500)의 소스 전극과 전기적으로 접속된다. 다만, 직렬로 접속된 복수의 메모리 셀 중, 일단에 형성된 메모리 셀(550)이 갖는 트랜지스터(500)의 드레인 전극은, 비트선과 전기적으로 접속된다. 또한, 직렬로 접속된 복수의 메모리 셀 중, 타단에 형성된 메모리 셀(550)이 갖는 트랜지스터(500)의 소스 전극은, 소스선과 전기적으로 접속된다.
도 7a에 도시하는 반도체 장치에서는, 행별로 기록 동작 및 판독 동작을 행한다. 기록 동작은 다음과 같이 행해진다. 기록을 행하는 행의 제 2 신호선(S2)에 트랜지스터(120)가 온 상태가 되는 전위를 주고, 기록을 행하는 행의 트랜지스터(120)를 온 상태로 한다. 이것에 의해, 지정한 행의 트랜지스터(500)의 게이트 전극에 제 1 신호선(S1)의 전위가 주어지고, 상기 게이트 전극에 소정의 전하가 주어진다. 이와 같이 하여, 지정한 행의 메모리 셀에 데이터를 기록할 수 있다.
또한, 판독 동작은 다음과 같이 행해진다. 우선, 판독을 행하는 행 이외의 워드선(WL)에, 트랜지스터(500)의 게이트 전극에 주어진 전하에 상관없이, 트랜지스터(500)가 온 상태가 되는 전위를 주고, 판독을 행하는 행 이외의 트랜지스터(500)를 온 상태로 한다. 이것에 의해, 판독을 행하는 행의 워드선(WL)에, 트랜지스터(500)의 게이트 전극이 갖는 전하에 의해, 트랜지스터(500)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 준다. 그리고, 소스선(SL)에 정전위를 주고, 비트선(BL)에 접속되어 있는 판독 회로(도시하지 않음)를 동작 상태로 한다. 여기에서, 소스선(SL)-비트선(BL) 사이의 복수의 트랜지스터(500)는, 판독을 행하는 행을 제외하고 온 상태로 되어 있기 때문에, 소스선(SL)-비트선(BL) 사이의 컨덕턴스는, 판독을 행하는 행의 트랜지스터(500)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 판독을 행하는 행의 트랜지스터(500)의 게이트 전극이 갖는 전하에 의해, 트랜지스터의 컨덕턴스는 상이하기 때문에, 그것에 따라, 비트선(BL)의 전위는 상이한 값을 취하게 된다. 비트선의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
도 7b에 도시하는 반도체 장치는, 소스선(SL), 비트선(BL), 제 1 신호선(S1), 제 2 신호선(S2), 및 워드선(WL)을 각각 복수개 가지며, 복수의 메모리 셀(550)을 가진다. 각 트랜지스터(500)의 게이트 전극과, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽은, 전기적으로 접속되어 있다. 또한, 소스선(SL)과 트랜지스터(500)의 소스 전극은, 전기적으로 접속되고, 비트선(BL)과 트랜지스터(500)의 드레인 전극은, 전기적으로 접속되어 있다. 또한, 제 1 신호선(S1)과 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른쪽은, 전기적으로 접속되고, 제 2 신호선(S2)과, 트랜지스터(120)의 게이트 전극은 전기적으로 접속되어 있다. 그리고, 워드선(WL)과, 용량 소자(520)의 전극의 다른쪽은 전기적으로 접속되어 있다.
도 7b에 도시하는 반도체 장치에서는, 행별로 기록 동작 및 판독 동작을 행한다. 기록 동작은, 상기의 도 7a에 도시하는 반도체 장치와 같은 방법으로 행해진다. 판독 동작은 다음과 같이 행해진다. 우선, 판독을 행하는 행 이외의 워드선(WL)에, 트랜지스터(500)의 게이트 전극에 주어진 전하에 상관없이, 트랜지스터(500)가 오프 상태가 되는 전위를 주고, 판독을 행하는 행 이외의 트랜지스터(500)를 오프 상태로 한다. 그리고, 판독을 행하는 행의 워드선(WL)에, 트랜지스터(500)의 게이트 전극이 갖는 전하에 의해, 트랜지스터(500)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 준다. 그리고, 소스선(SL)에 정전위를 주고, 비트선(BL)에 접속되어 있는 판독 회로(도시하지 않음)를 동작 상태로 한다. 여기에서, 소스선(SL)-비트선(BL) 사이의 컨덕턴스는, 판독을 행하는 행의 트랜지스터(500)의 상태(온 상태 또는 오프 상태)에 의해 결정된다. 즉, 판독을 행하는 행의 트랜지스터(500)의 게이트 전극이 갖는 전하에 의해, 비트선(BL)의 전위는 상이한 값을 취하게 된다. 비트선의 전위를 판독 회로에 의해 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
또한, 상기에 있어서는, 각 메모리 셀(550)에 유지시키는 정보량을 1비트로 했지만, 본 실시형태에 나타내는 기억 장치의 구성은 이것에 한정되지 않는다. 트랜지스터(500)의 게이트 전극에 주는 전위를 3 이상 준비하고, 각 메모리 셀(550)이 유지하는 정보량을 증가시켜도 좋다. 예를 들면, 트랜지스터(500)의 게이트 전극에 주는 전위를 4종류로 하는 경우에는, 각 메모리 셀에 2비트의 정보를 유지시킬 수 있다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는, 상기의 실시형태에 나타내는 트랜지스터를 사용한 반도체 장치의 예에 관해서, 도 8을 참조하여 설명한다.
도 8a에는, 소위 DRAM(Dynamic Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 8a에 도시하는 메모리 셀 어레이(1120)는 복수의 메모리 셀(1130)이 매트릭스상으로 배열된 구성을 가지고 있다. 또한, 메모리 셀 어레이(1120)는, m개의 제 1 배선, 및 n개의 제 2 배선을 가진다. 또한, 본 실시형태에 있어서는, 제 1 배선을 비트선(BL)이라고 부르고, 제 2 배선을 워드선(WL)이라고 부른다.
메모리 셀(1130)은 트랜지스터(1131)와, 용량 소자(1132)로 구성되어 있다. 트랜지스터(1131)의 게이트 전극은, 제 1 배선(워드선(WL))과 접속되어 있다. 또한, 트랜지스터(1131)의 소스 전극 또는 드레인 전극의 한쪽은, 제 2 배선(비트선(BL))과 접속되어 있고, 트랜지스터(1131)의 소스 전극 또는 드레인 전극의 다른쪽은, 용량 소자의 전극의 한쪽과 접속되어 있다. 또한, 용량 소자의 전극의 다른쪽은 용량선(CL)과 접속되고, 일정한 전위가 주어져 있다. 트랜지스터(1131)에는, 상기의 실시형태에 나타내는 트랜지스터(120), 트랜지스터(130), 트랜지스터(140) 또는 트랜지스터(150)가 적용된다.
상기의 실시형태에서 나타낸 트랜지스터는, 고순도화되고, 진성화된 산화물 반도체막을 사용하고 있어 상기 트랜지스터의 오프 전류를 충분히 저감시킬 수 있다. 또한, 표면 거칠기가 저감된 절연막 위에 접하여, 결정성을 갖는 산화물 반도체막을 형성함으로써, 전기적 특성이 안정된 산화물 반도체막을 형성할 수 있다. 이러한 산화물 반도체막을 트랜지스터에 사용함으로써, 안정된 전기적 특성이 부여된, 신뢰성이 높은 트랜지스터로 할 수 있다. 그리고, 이러한 트랜지스터를 사용함으로써, 소위 DRAM으로서 인식되고 있는 도 8a에 도시하는 반도체 장치를 실질적인 불휘발성 메모리로서 사용하는 것이 가능하게 된다.
도 8b에는, 소위 SRAM(Static Random Access Memory)에 상당하는 구성의 반도체 장치의 일례를 도시한다. 도 8b에 도시하는 메모리 셀 어레이(1140)는, 복수의 메모리 셀(1150)이 매트릭스상으로 배열된 구성으로 할 수 있다. 또한, 메모리 셀 어레이(1140)는, 제 1 배선(워드선(WL)), 제 2 배선(비트선(BL)) 및 제 3 배선(반전 비트선/BL)을 각각 복수개 가진다.
메모리 셀(1150)은, 제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 3 트랜지스터(1153), 제 4 트랜지스터(1154), 제 5 트랜지스터(1155), 및 제 6 트랜지스터(1156)를 가지고 있다. 제 1 트랜지스터(1151)와 제 2 트랜지스터(1152)는 선택 트랜지스터로서 기능한다. 또한, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154) 중, 한쪽은 n채널형 트랜지스터(여기에서는, 제 4 트랜지스터(1154))이며, 다른쪽은 p채널형 트랜지스터(여기에서는, 제 3 트랜지스터(1153))이다. 즉, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154)에 의해 CMOS 회로가 구성되어 있다. 마찬가지로, 제 5 트랜지스터(1155)와 제 6 트랜지스터(1156)에 의해 CMOS 회로가 구성되어 있다.
제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 4 트랜지스터(1154), 제 6 트랜지스터(1156)는, n채널형의 트랜지스터이며, 상기의 실시형태에 있어서 나타낸 트랜지스터를 적용할 수 있다. 제 3 트랜지스터(1153)와 제 5 트랜지스터(1155)는, p채널형의 트랜지스터이며, 산화물 반도체 이외의 재료(예를 들면, 단결정 실리콘 등)를 채널 형성 영역에 사용한다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 9a는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 9a에 도시하는 CPU는, 기판(1190) 위에, 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 가지고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM I/F(1189)는 별도의 칩에 형성해도 좋다. 물론, 도 9a에 도시하는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
Bus I/F(1198)를 통하여 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는, 디코드된 명령에 기초하여 각종 제어를 실시한다. 구체적으로 ALU 컨트롤러(1192)는, ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는, CPU의 프로그램 실행 중에, 외부의 입출력장치나, 주변 회로로부터의 끼어들기 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는, 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(1195)는, ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는, 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있으며, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 9a에 도시하는 CPU에서는, 레지스터(1196)에 기억 소자가 형성되어 있다. 레지스터(1196)의 기억 소자에는, 실시형태 3 내지 실시형태 5에 기재되어 있는 기억 소자를 사용할 수 있다.
도 9a에 도시하는 CPU에 있어서, 레지스터 컨트롤러(1197)는, ALU(1191)로부터의 지시에 따라, 레지스터(1196)에 있어서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 기억 소자에 있어서, 위상 반전 소자에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 위상 반전 소자에 의한 데이터의 유지가 선택되고 있는 경우, 레지스터(1196) 내의 기억 소자로의, 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 유지가 선택되고 있는 경우, 용량 소자로의 데이터의 재기록이 행해지고, 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 9b 또는 도 9c에 도시하는 바와 같이, 기억 소자군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어져 있는 노드간에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 9b 및 도 9c의 회로의 설명을 행한다.
도 9b 및 도 9c에서는, 기억 소자로의 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 도시한다.
도 9b에 도시하는 기억 장치는, 스위칭 소자(1141)와, 기억 소자(1142)를 복수 갖는 기억 소자군(1143)을 가지고 있다. 구체적으로, 각 기억 소자(1142)에는, 실시형태 3 내지 실시형태 5에 기재되어 있는 기억 소자를 사용할 수 있다. 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는, 스위칭 소자(1141)를 통하여, 하이 레벨의 전원 전위(VDD)가 공급되고 있다. 또한, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에는, 신호 IN의 전위와, 로우 레벨의 전원 전위(VSS)의 전위가 주어져 있다.
도 9b에서는, 스위칭 소자(1141)로서, 산화물 반도체를 채널 형성 영역에 갖는 트랜지스터를 사용하고 있으며, 상기 트랜지스터는, 그 게이트 전극에 주어지는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 9b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 나타내고 있지만, 특별히 한정되지 않으며, 트랜지스터를 복수 갖고 있어도 좋다. 스위칭 소자(1141)가, 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 도 9b에서는, 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각 기억 소자(1142)로의, 하이레벨의 전원 전위(VDD)의 공급이 제어되어 있지만, 스위칭 소자(1141)에 의해, 로우 레벨의 전원 전위(VSS)의 공급이 제어되어도 좋다.
또한, 도 9c에는, 기억 소자군(1143)이 갖는 각 기억 소자(1142)에, 스위칭 소자(1141)를 통하여, 로우 레벨의 전원 전위(VSS)가 공급되어 있는, 기억 장치의 일례를 도시한다. 스위칭 소자(1141)에 의해, 기억 소자군(1143)이 갖는 각 기억 소자(1142)로의 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어져 있는 노드간에, 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에 있어서도 데이터를 유지하는 것이 가능하며, 소비 전력을 저감시킬 수 있다. 구체적으로는, 예를 들면, PC의 유저가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감시킬 수 있다.
여기에서는, CPU를 예로 들어서 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 7)
본 실시형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 트랜지스터를 제작하는 예에 관해서 이하에 설명한다.
화소부에 배치하는 트랜지스터는, 상기의 실시형태에 나타내는 방법에 따라서 형성한다. 또한, 상기 트랜지스터는 n채널형으로 하는 것이 용이하기 때문에, 구동 회로 중, n채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기의 실시형태에 나타내는 트랜지스터를 사용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 블록도의 일례를 도 10a에 도시한다. 표시 장치의 기판(600) 위에는, 화소부(601), 제 1 주사선 구동 회로(602), 제 2 주사선 구동 회로(603), 신호선 구동 회로(604)를 가진다. 화소부(601)에는, 복수의 신호선이 신호선 구동 회로(604)로부터 연신하여 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(602), 및 제 2 주사선 구동 회로(603)로부터 연신하여 배치되어 있다. 또한 주사선과 신호선의 교차 영역에는, 각각, 표시 소자를 갖는 화소가 매트릭스상으로 형성되어 있다. 또한, 표시 장치의 기판(600)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 한다)에 접속되어 있다.
도 10a에서는, 제 1 주사선 구동 회로(602), 제 2 주사선 구동 회로(603), 신호선 구동 회로(604)는, 화소부(601)와 동일한 기판(600) 위에 형성된다. 이로 인해, 외부에 형성하는 구동 회로 등의 부품의 수가 감소되기 때문에, 비용의 저감을 도모할 수 있다. 또한, 기판(600) 외부에 구동 회로를 형성한 경우, 배선을 연신시킬 필요가 생겨 배선간의 접속수가 증가한다. 동일한 기판(600) 위에 구동 회로를 형성한 경우, 그 배선간의 접속수를 감소시킬 수 있어 신뢰성의 향상, 또는 제품 비율의 향상을 도모할 수 있다.
또한, 화소부의 회로 구성의 일례를 도 10b에 도시한다. 여기에서는, VA형 액정 표시 패널의 화소 구조를 도시한다.
이 화소 구조는, 1개의 화소에 복수의 화소 전극층이 있고, 각각의 화소 전극층에 트랜지스터가 접속되어 있다. 각 트랜지스터는 상이한 게이트 신호로 구동되도록 구성되어 있다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극층에 인가하는 신호를, 독립적으로 제어하는 구성을 가지고 있다.
트랜지스터(616)의 게이트 배선(612)과, 트랜지스터(617)의 게이트 배선(613)에는, 상이한 게이트 신호를 줄 수 있도록 분리되어 있다. 한편, 데이터 선으로서 기능하는 소스 전극층 또는 드레인 전극층(614)은, 트랜지스터(616)와 트랜지스터(617)에서 공통적으로 사용되고 있다. 트랜지스터(616)와 트랜지스터(617)는 상기의 실시형태에 나타내는 트랜지스터를 적절히 사용할 수 있다. 이것에 의해, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(616)와 전기적으로 접속하는 제 1 화소 전극층과, 트랜지스터(617)와 전기적으로 접속하는 제 2 화소 전극층의 형상은 상이하며, 슬릿에 의해 분리되어 있다. V자형으로 넓어지는 제 1 화소 전극층의 외측을 둘러싸도록 제 2 화소 전극층이 형성되어 있다. 제 1 화소 전극층과 제 2 화소 전극층에 인가하는 전압의 타이밍을, 트랜지스터(616) 및 트랜지스터(617)에 의해 다르게 함으로써, 액정의 배향을 제어하고 있다. 트랜지스터(616)는 게이트 배선(612)과 접속하고, 트랜지스터(617)는 게이트 배선(613)과 접속하고 있다. 게이트 배선(612)과 게이트 배선(613)은 상이한 게이트 신호를 줌으로써, 트랜지스터(616)와 트랜지스터(617)의 동작 타이밍을 다르게 할 수 있다.
또한, 용량 배선(610)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극층 또는 제 2 화소 전극층과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성한다.
제 1 화소 전극층과 액정층과 대향 전극층이 중첩됨으로써, 제 1 액정 소자(618)가 형성되어 있다. 또한, 제 2 화소 전극층과 액정층과 대향 전극층이 중첩됨으로써, 제 2 액정 소자(619)가 형성되어 있다. 또한, 하나의 화소에 제 1 액정 소자(618)와 제 2 액정 소자(619)가 형성된 멀티 도메인 구조이다.
또한, 도 10b에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 10b에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 좋다.
또한, 화소부의 회로 구성의 일례를 도 10c에 도시한다. 여기에서는, 유기 EL 소자를 사용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되고, 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
도 10c는, 반도체 장치의 예로서 디지털 시간 계조 구동을 적용 가능한 화소 구성의 일례를 도시하는 도면이다.
디지털 시간 계조 구동을 적용 가능한 화소의 구성 및 화소의 동작에 관해서 설명한다. 여기에서는 산화물 반도체층을 채널 형성 영역에 사용하는 n채널형의 트랜지스터를 1개의 화소에 2개 사용하는 예를 나타낸다.
화소(620)는 스위칭용 트랜지스터(621), 구동용 트랜지스터(622), 발광 소자(624) 및 용량 소자(623)를 가지고 있다. 스위칭용 트랜지스터(621)는 게이트 전극층이 주사선(626)에 접속되고, 제 1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(625)에 접속되고, 제 2 전극(소스 전극층 및 드레인 전극층의 다른쪽)이 구동용 트랜지스터(622)의 게이트 전극층에 접속되어 있다. 구동용 트랜지스터(622)는, 게이트 전극층이 용량 소자(623)를 통하여 전원선(627)에 접속되고, 제 1 전극이 전원선(627)에 접속되고, 제 2 전극이 발광 소자(624)의 제 1 전극(화소 전극)에 접속되어 있다. 발광 소자(624)의 제 2 전극은 공통 전극(628)에 상당한다. 공통 전극(628)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(621) 및 구동용 트랜지스터(622)는 상기의 실시형태에 나타내는 트랜지스터를 적절히 사용할 수 있다. 이것에 의해, 신뢰성이 높은 유기 EL 소자를 사용한 표시 패널을 제공할 수 있다.
또한, 발광 소자(624)의 제 2 전극(공통 전극(628))에는 저전원 전위가 설정되어 있다. 또한, 저전원 전위란, 전원선(627)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위<고전원 전위를 충족시키는 전위이며, 저전원 전위로서는 예를 들면 GND, 0V 등이 설정되어 있어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(624)에 인가하여 발광 소자(624)에 전류를 흘려보내어 발광 소자(624)를 발광시키기 위해서, 고전원 전위와 저전원 전위의 전위차가 발광 소자(624)의 순방향 임계값 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(623)는 구동용 트랜지스터(622)의 게이트 용량을 대용하여 생략하는 것도 가능하다. 구동용 트랜지스터(622)의 게이트 용량에 관해서는, 채널 형성 영역과 게이트 전극층 사이에 용량이 형성되어 있어도 좋다.
여기에서, 전압 입력 전압 구동 방식의 경우에는, 구동용 트랜지스터(622)의 게이트 전극층에는, 구동용 트랜지스터(622)가 충분히 온하거나, 오프하거나의 두개의 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(622)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(622)는 선형 영역에서 동작시키기 위해서, 전원선(627)의 전압보다도 높은 전압을 구동용 트랜지스터(622)의 게이트 전극층에 가한다. 또한, 신호선(625)에는, (전원선 전압+구동용 트랜지스터(622)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 다르게 함으로써, 도 10c와 동일한 화소 구성을 사용할 수 있다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(622)의 게이트 전극층에 발광 소자(624)의 순방향 전압+구동용 트랜지스터(622)의 Vth 이상의 전압을 가한다. 발광 소자(624)의 순방향 전압이란, 원하는 휘도로 하는 경우의 전압을 가리키고 있으며, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(622)이 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(624)에 전류를 흘려보낼 수 있다. 구동용 트랜지스터(622)를 포화 영역에서 동작시키기 위해서, 전원선(627)의 전위는 구동용 트랜지스터(622)의 게이트 전위보다도 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(624)에 비디오 신호에 따른 전류를 흘려보내어 아날로그 계조 구동을 행할 수 있다.
또한, 도 10c에 도시하는 화소 구성은, 이것에 한정되지 않는다. 예를 들면, 도 10c에 도시하는 화소에 새롭게 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가해도 좋다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 명세서에 개시하는 반도체 장치는, 다양한 전자 기기(게임기도 포함)에 적용할 수 있다. 전자 기기로서는, 예를 들면, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에서 설명한 반도체 장치를 구비하는 전자 기기의 예에 관해서 설명한다.
도 11a는 휴대형의 정보 단말이며, 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등에 의해 구성되어 있다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 터치함으로써 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성해도 좋다. 상기의 실시형태에서 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 휴대형의 정보 단말의 표시부의 신뢰성을 향상시킬 수 있다.
도 11a는, 다양한 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시간 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 가지 소프트웨어(프로그램)에 의해 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에, 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 해도 좋다.
또한, 도 11a에 도시하는 휴대형의 정보 단말은, 무선으로 정보를 송수신할 수 있는 구성으로 해도 좋다. 무선에 의해, 전자 서적 서버로부터, 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 하는 것도 가능하다.
도 11b는, 휴대 음악 플레이어이며, 본체(1021)에는 표시부(1023)와, 귀에 장착하기 위한 고정부(1022)와, 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 형성되어 있다. 상기의 실시형태에서 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1023)에 적용함으로써, 휴대 음악 플레이어의 표시부의 신뢰성을 향상시킬 수 있다.
또한, 도 11b에 도시하는 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 하고, 휴대 전화와 연계시키면, 승용차 등을 운전하면서 와이어리스에 의한 핸즈 프리로 회화도 가능하다.
도 11c는 휴대 전화이며, 하우징(1030) 및 하우징(1031)의 두개의 하우징으로 구성되어 있다. 하우징(1031)에는, 표시 패널(1032), 스피커(1033), 마이크로폰(1034), 포인팅디바이스(1036), 카메라용 렌즈(1037), 외부 접속 단자(1038) 등을 구비하고 있다. 또한, 하우징(1030)에는, 휴대형 정보 단말의 충전을 행하는 태양 전지 셀(1040), 외부 메모리 슬롯(1041) 등을 구비하고 있다. 또한, 안테나는 하우징(1031) 내부에 내장되어 있다. 상기의 실시형태에서 나타낸 트랜지스터를 표시 패널(1032)에 적용함으로써, 휴대 전화의 표시부의 신뢰성을 향상시킬 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고 있으며, 도 11c에는 영상 표시되어 있는 복수의 조작 키(1035)를 점선으로 나타내고 있다. 또한, 태양 전지 셀(1040)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하고 있다.
표시 패널(1032)은 사용 형태에 따라 표시의 방향이 적절히 변화된다. 또한, 표시 패널(1032)과 동일면 위에 카메라용 렌즈(1037)를 구비하고 있기 때문에, 영상 전화가 가능하다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한하지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은, 슬라이드하여 도 11c과 같이 전개되어 있는 상태에서 겹친 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(1038)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하여 충전 및 PC 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능 외에, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 11d는 텔레비전 장치의 일례를 도시하고 있다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 내장되어 있다. 표시부(1053)에 의해, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, CPU를 내장한 스탠드(1055)에 의해 하우징(1051)을 지지한 구성을 나타내고 있다. 상기의 실시형태에서 나타낸 트랜지스터를 표시부(1053)에 적용함으로써, 텔레비전 장치(1050)의 표시부의 신뢰성을 향상시킬 수 있다.
텔레비전 장치(1050)의 조작은, 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모트 컨트롤러에 의해 행할 수 있다. 또한, 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 설치하는 구성으로 해도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해 일반 텔레비전 방송의 수신을 행할 수 있고, 또한 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자에게서 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리 등)의 정보 통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비하고 있다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속 가능하고, PC 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(1052)에서는, 디스크상의 기록 매체를 삽입하여 기록 매체에 기억되어 있는 데이터의 판독, 기록 매체에 대한 기록이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터 보존되어 있는 화상이나 영상 등을 표시부(1053)에 나타내는 것도 가능하다.
또한, 상기의 실시형태에서 나타낸 기억 장치를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예)
본 실시예에서는, 본 발명의 일 형태에 따른 산화물 반도체막에 관해서 X선 회절(XRD: X-Ray Diffraction) 측정을 행한 결과에 관해서 설명한다.
본 실시형태에서는, 단결정 실리콘 기판 위에 막 두께 300nm을 목표로 하여 하지 절연막을 형성하고, 상기 하지 절연막 위에 막 두께 100nm을 목표로 하여 산화물 반도체막(IGZO막)을 성막하여 샘플 A 내지 샘플 F를 제작하였다.
샘플 A 및 샘플 B는 하지 절연막으로서, 스퍼터링법에 의해 형성되는 산화실리콘막을 사용하였다. 산화실리콘막의 성막 조건은, 타겟을 산화실리콘(SiO2)으로 하고, 성막 가스 유량을 Ar: 25sccm, O2: 25sccm으로 하고, 압력 0.4Pa, 기판 온도 100℃, 고주파(RF) 전원 전력 2kW로 하였다.
샘플 C 및 샘플 D는 하지 절연막으로서, CVD법에 의해 형성되는 산화질화실리콘막을 사용하였다. 산화질화실리콘막의 성막 조건은, 성막 가스 유량을 SiH4: 4sccm, N2O: 800sccm으로 하고, 압력 40Pa, 기판 온도 400℃, 고주파(RF) 전원 전력150W으로 하였다.
샘플 E 및 샘플 F는 하지 절연막으로서, 단결정 실리콘 기판을 열산화하여 표면에 형성되는 열산화막을 사용하였다. 열산화막의 형성 조건은, 열처리 온도를 950℃로 하고, 열처리 시간을 19시간 40분으로 하고, 열산화의 분위기를 HCl이 산소에 대해 3체적%의 비율로 함유되는 것으로 하였다.
이와 같이 하지 절연막을 형성한 샘플 A 내지 샘플 F에 In-Ga-Zn-O계의 산화물 반도체막을 스퍼터링법을 사용하여 성막하였다. 산화물 반도체막은, In2O3:Ga2O3:ZnO=1:1:2[mol수비]의 조성비를 갖는 타겟을 사용하고, 압력 0.4Pa, 기판 온도 250℃, 고주파(RF) 전원 전력 2kW로 하여 성막하였다. 다만, 샘플 A, 샘플 C 및 샘플 E는, 성막 가스 유량을 O2: 45sccm으로 하고, 샘플 B, 샘플 D 및 샘플 F는, 성막 가스 유량을 Ar: 30sccm, O2: 15sccm으로 하였다.
이와 같이 산화물 반도체막을 형성한 샘플 A 내지 샘플 F에, 산소 분위기하에서, 가열 온도 650℃, 가열 시간 1시간의 열처리를 행하였다.
이상의 샘플 A 내지 샘플 F에 관해서 out-of-plane법을 사용하여 XRD 스펙트럼을 측정한 결과를 도 12에 도시한다. 도 12는, 세로축에 x선 회절 강도(임의 단위)를 취하고, 가로축에 회전각 2θ(deg.)를 취한다. 또한, XRD 스펙트럼의 측정은, Bruker AXS사 제조의 X선 회절 장치 D8 ADVANCE를 사용하였다.
도 12에 도시하는 바와 같이, 샘플 A 내지 샘플 F의 모두에서, 2θ=31°근방에 피크가 나타났다. 이것은, InGaZnO4 결정의 (009)면에 있어서의 회절에 기인하는 것이다. 다만, 샘플 A 내지 샘플 F의 상기 피크의 강도는 각 샘플에서 상이하였다.
산화물 반도체막의 성막 가스가 산소뿐인 샘플을 비교하면, 샘플 A, 샘플 C, 샘플 E의 순서로 상기 피크의 강도가 커지고 있으며, 특히 샘플 E의 상기 피크의 강도는 현저하였다. 상기 피크의 강도가 클수록 산화물 반도체막의 결정성은 높아지기 때문에, 하지 절연막을 열산화막으로 하면 산화물 반도체막의 결정성이 가장 높아지고, 산화질화실리콘막, 산화실리콘막의 순서로 결정성이 낮아지고 있다고 할 수 있다. 또한, 산화물 반도체막의 성막 가스를 아르곤과 산소로 한 샘플 B, 샘플 D 및 샘플 F에 관해서도 같은 경향이 나타나고 있지만, 샘플 A, 샘플 C, 샘플 E와 동종의 하지 절연막끼리 비교하여 산화물 반도체막의 결정성이 낮아지고 있기 때문에, 산소 분위기에서 산화물 반도체막을 성막한 편이 상기 산화물 반도체막의 결정성을 높게 할 수 있다고 할 수 있다.
여기에서, 열산화막, 산화질화실리콘막 및 산화실리콘막에 관해서, 원자간력 현미경(AFM; Atomic Force Microscope)을 사용하여 평균 면 거칠기(Ra)를 측정하였다. AFM으로서는, 에스아이아이·나노테크놀로지 가부시키가이샤 제조의 SPA-500을 사용하고, 측정 조건은, 주사 속도 1.0Hz, 측정 면적 1㎛×1㎛으로 하였다. 샘플의 하지 절연막의 평균 면 거칠기는, 열산화막이 0.2nm, 산화질화실리콘막이 0.5nm, 산화실리콘막이 0.9nm로 되어 있었다. 즉, 하지 절연막의 평균 면 거칠기가 작을수록 산화물 반도체막의 결정성이 높아지게 되어 있고, 산화물 반도체막의 결정성과 하지 절연막의 평탄성 사이에 상관이 있는 것이 추측된다.
산화물 반도체막의 결정성과 하지 절연막의 평탄성의 상관을 확인하기 위해서, 샘플 A에 있어서, 하지 절연막인 산화실리콘에 CMP 처리를 행하여 하지 절연막의 표면 거칠기를 저감시킨 샘플 G를 제작하고, 샘플 A 내지 샘플 F와 같이 XRD 측정을 행하였다. 여기에서, 샘플 G의 CMP 처리는, 하지 절연막의 막 두께가 270nm이 되도록 행하고, 처리 온도를 실온, 연마압을 0.08MPa, 스핀들 회전수를 50rpm, 테이블 회전수를 50rpm으로 하였다. 또한, 샘플 G는 CMP 처리를 제외하고 샘플 A와 같은 조건으로 제작하였다.
샘플 A, 샘플 E 및 샘플 G에 관해서, out-of-plane법을 사용하여 XRD 스펙트럼을 측정한 결과를 도 13에 도시한다. 도 13도 도 12와 같이, 세로축에 x선 회절 강도(임의 단위)를 취하고, 가로축에 회전각 2θ(deg.)를 취한다.
도 13으로부터 샘플 G의 2θ=31°근방의 피크의 강도는, 샘플 A보다 현저하게 강하게 나타나고 있으며, 샘플 E와 거의 동정도로 되어 있다. 즉, 샘플 G의 산화물 반도체막의 결정성은, 샘플 E의 산화물 반도체막의 결정성과 동정도로 되어 있는 것을 알 수 있다. 따라서, 하지 절연막에 산화실리콘막을 사용한 샘플에 있어서, 산화실리콘막에 CMP 처리를 가하여 평탄성을 향상시킴으로써, 하지 절연막에 열산화막을 사용한 샘플과 동정도로 산화물 반도체막의 결정성이 향상하게 된다.
상기와 같이 샘플 G의 산화실리콘막의 평균 면 거칠기를 AFM을 사용하여 측정한 결과, 샘플 E의 열산화막과 같이 0.2nm이었다. 즉, 샘플 G와 샘플 E의 하지 절연막의 평균 면 거칠기는 동정도이며, 샘플 G와 샘플 E의 XRD 스펙트럼의 피크 강도가 동정도이기 때문에 산화물 반도체막의 결정성도 동정도이었다. 이것에 의해, 하지 절연막의 평균 면 거칠기가 작을수록 산화물 반도체막의 결정성이 높아지고 있는 것을 알 수 있다.
여기에서, 도 14a에 샘플 E의 단면 TEM상을 도시하고, 도 14b에 샘플 E의 산화물 반도체막 표면을 확대한 단면 TEM상을 도시한다. 또한, 도 15a에 샘플 A의 단면 TEM상을 도시하고, 도 15b에 샘플 A의 산화물 반도체막 표면을 확대한 단면 TEM상을 도시한다.
샘플 E에 있어서는, 도 14a 및 도 14b에 도시하는 바와 같이, 충분히 평탄화된 열산화막 위에 접하여 산화물 반도체막이 형성되어 있고, 열산화막 표면에 개략 수직하게 c축 배향한 결정이 층상으로 배열되어 있다. 또한, 도 14b에 도시하는 바와 같이, 샘플 E에 있어서 산화물 반도체막의 표면은 충분한 평탄성을 가지고 있다.
한편, 샘플 A에 있어서는, 도 15a 및 도 15b에 도시하는 바와 같이, 충분히 평탄화되지 않은 산화실리콘막 위에 접하여 산화물 반도체막이 형성되어 있고, 상기 산화실리콘막 표면에 개략 수직하게 c축 배향된 결정이 층상으로 배열되어 있다. 그러나, 도 15b의 파선으로 둘러싸인 영역과 같이, 서로 성장 방향이 상이한 결정의 층이 부딪쳐서 결정의 층이 분단되어 입계를 형성해 버린 부분이 나타난다. 또한, 도 15b에 도시하는 바와 같이, 샘플 A에 있어서 산화물 반도체막 표면은 산화실리콘막 표면의 요철의 영향을 받아 충분한 평탄성을 가지고 있지 않다.
이와 같이, 단면 TEM상으로부터도, 하지 절연막의 평균 면 거칠기가 작을수록 산화물 반도체막의 결정성이 높아지고 있는 것을 알 수 있다.
또한, 샘플 A의 하지 절연막 및 샘플 G의 하지 절연막의 AFM상으로부터 측정 길이 L=500nm으로서 제작한 거칠기 곡선을 도 16에 도시한다. 도 16은, 세로축에 표면 거칠기(러프니스)의 크기(nm)를 취하고, 가로축에 측정 길이(nm)를 취한다.
도 16으로부터, 샘플 G의 하지 절연막은 샘플 A의 하지 절연막과 비교하여 표면 거칠기가 분명하게 저감되어 있다. 도 2c에 도시한 인접하는 요철에 있어서의 산 정상과 골짜기 밑바닥의 높이의 차이(d)를 보면, 샘플 A의 하지 절연막에 있어서는 1nm 이상인 개소가 많이 나타나고 있지만, 샘플 G의 하지 절연막에 있어서는 1nm 이상인 개소는 거의 나타나지 않고, 0.3nm 이하인 개소도 많이 나타난다. 또한, 도 16에 도시하는 샘플 A와 샘플 G의 하지 절연막의 거칠기 곡선으로부터 중심선 평균 거칠기를 계산한 결과, 샘플 A는 1.0nm, 샘플 G는 0.23nm이 되었다. 또한, 상기한 바와 같이, 샘플 A의 하지 절연막의 평균 표면 거칠기는 0.9nm, 샘플 G의 하지 절연막의 평균 면 거칠기는 0.2nm이었다. 따라서, CMP 처리에 의해 샘플 G에 사용한 산화실리콘막의 표면 거칠기는 확실히 저감되어 있는 것이 나타났다.
이상에 의해, 하지 절연막의 평균 면 거칠기가 작을수록 산화물 반도체막의 결정성이 높아지고 있는 것이 나타났다. 여기에서, 도 12 및 도 13에 도시하는 산소 가스만으로 산화물 반도체막을 형성한 샘플 A, 샘플 C, 샘플 E 및 샘플 G를 비교하면, 하지 절연막의 평균 면 거칠기가 0.9nm인 샘플 A 및 하지 절연막의 평균 면 거칠기가 0.5nm인 샘플 C와 비교하여, 하지 절연막의 평균 면 거칠기0.2nm의 샘플 E 및 샘플 G는, 2θ=31°근방의 피크의 강도가 약 2배 이상 강하고, 산화물 반도체막의 결정성이 현저하게 높다. 따라서, 하지 절연막의 평균 표면 거칠기는 0.1nm 이상, 0.5nm 미만으로 하는 것이 바람직하다.
이와 같이, 하지 절연막의 표면 거칠기를 저감시킴으로써, 상기 하지 절연막 위에 접하여 형성되는 산화물 반도체막의 결정성을 높게 할 수 있는 것이 나타났다. 이와 같이 결정성이 높은 산화물 반도체막을 반도체 장치에 사용함으로써, 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 상기 산화물 반도체막을 사용함으로써, 이동도가 향상된 반도체 장치를 제공할 수 있다.
51; 기판 53; 절연막
54; 절연막 55; 산화물 반도체막
59; 산화물 반도체막 63; 게이트 절연막
65; 게이트 전극 69; 절연막
100; 기판 120; 트랜지스터
130; 트랜지스터 140; 트랜지스터
150; 트랜지스터 152; 절연층
154; 전극 156; 배선
400; 기판 406; 소자 분리 절연층
408; 게이트 절연층 410; 게이트 전극
416; 채널 형성 영역 420; 불순물 영역
424; 금속 화합물 영역 500; 트랜지스터
520; 용량 소자 550; 메모리 셀
55a; 영역 55b; 영역
600; 기판 601; 화소부
602; 주사선 구동 회로 603; 주사선 구동 회로
604; 신호선 구동 회로 610; 용량 배선
612; 게이트 배선 613; 게이트 배선
614; 드레인 전극층 616; 트랜지스터
617; 트랜지스터 618; 액정 소자
619; 액정 소자 61a; 소스 전극
61b; 드레인 전극 620; 화소
621; 스위칭용 트랜지스터 622; 구동용 트랜지스터
623; 용량 소자 624; 발광 소자
625; 신호선 626; 주사선
627; 전원선 628; 공통 전극
65a; 게이트 전극 65c; 배선
1001; 본체 1002; 하우징
1004; 키보드 버튼 1021; 본체
1022; 고정부 1023; 표시부
1024; 조작 버튼 1025; 외부 메모리 슬롯
1030; 하우징 1031; 하우징
1032; 표시 패널 1033; 스피커
1034; 마이크로폰 1035; 조작 키
1036; 포인팅 디바이스 1037; 카메라용 렌즈
1038; 외부 접속 단자 1040; 태양 전지 셀
1041; 외부 메모리 슬롯 1050; 텔레비전 장치
1051; 하우징 1052; 기억 매체 재생 녹화부
1053; 표시부 1054; 외부 접속 단자
1055; 스탠드 1056; 외부 메모리
1120; 메모리 셀 어레이 1130; 메모리 셀
1131; 트랜지스터 1132; 용량 소자
1140; 메모리 셀 어레이 1141; 스위칭 소자
1142; 기억 소자 1143; 기억 소자군
1150; 메모리 셀 1151; 트랜지스터
1152; 트랜지스터 1153; 트랜지스터
1154; 트랜지스터 1155; 트랜지스터
1156; 트랜지스터 1189; ROM I/F
1190; 기판 1191; ALU
1192; ALU 컨트롤러 1193; 인스트럭션 디코더
1194; 인터럽트 컨트롤러 1195; 타이밍 컨트롤러
1196; 레지스터 1197; 레지스터 컨트롤러
1198; Bus I/F 1199; ROM
1003a; 표시부 1003b; 표시부

Claims (11)

  1. 반도체 장치에 있어서:
    절연막; 및
    상기 절연막 위에 있고 상기 절연막과 접하는 산화물 반도체막을 포함하고,
    상기 절연막은 평균 면 거칠기가 0.5nm 미만인 표면을 포함하고,
    상기 산화물 반도체막은 c축이 상기 절연막의 상기 표면에 개략 수직인 결정을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연막은 산소를 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 절연막은 산화실리콘막 또는 산화질화실리콘막인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 절연막은 실리콘 기판의 표면을 열산화함으로써 형성된 산화실리콘막인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 절연막의 상기 표면은 CMP 처리를 통해 형성되는, 반도체 장치.
  6. 반도체 장치에 있어서:
    제 1 절연막;
    상기 제 1 절연막 위에 있고 상기 제 1 절연막과 접하는 산화물 반도체막;
    상기 산화물 반도체막과 접하는 소스 전극 및 드레인 전극;
    상기 산화물 반도체막 위의 제 2 절연막; 및
    상기 제 2 절연막 위의 게이트 전극을 포함하고,
    상기 제 1 절연막은 평균 면 거칠기가 0.5nm 미만인 표면을 포함하고,
    상기 산화물 반도체막은 c축이 상기 제 1 절연막의 상기 표면에 개략 수직인 결정을 포함하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 절연막은 산소를 포함하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 절연막은 산화실리콘막 또는 산화질화실리콘막인, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 절연막은 실리콘 기판의 표면을 열산화함으로써 형성된 산화실리콘막인, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 1 절연막의 상기 표면은 CMP 처리를 통해 형성되는, 반도체 장치.
  11. 제 1 항 또는 제 6 항에 있어서,
    상기 반도체 장치는 컴퓨터, 휴대 정보 단말, 휴대 전화, 카메라 및 텔레비전 장치로 구성된 그룹으로부터 선택된 하나에 내장되는, 반도체 장치.
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