CN114730582A - 计算机系统及信息处理装置的工作方法 - Google Patents

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Abstract

提供一种电路面积小且功耗低的计算机系统。计算机系统包括计算机节点，该计算机节点包括处理器和三维结构的NAND型存储装置。此外，三维结构的NAND型存储装置包括不同块的第一串及第二串。第一串包括第一存储单元，第二串包括第二存储单元。控制器接收第一数据及包含写入第一数据的指令的信号来对第一存储单元写入第一数据。然后，控制器从第一存储单元读出第一数据来对第二存储单元写入第一数据。由此，计算机节点可以具有不设置DRAM等主存储器的结构。

Description

计算机系统及信息处理装置的工作方法
技术领域
本发明的一个方式涉及一种计算机系统及信息处理装置的工作方法。
本发明的一个方式不限定于上述技术领域。本说明书等所公开的发明的技术领域涉及一种物体、工作方法或制造方法。此外，本发明的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、传感器、处理器、电子设备、信息处理装置、系统、它们的工作方法、它们的制造方法或它们的检查方法。
背景技术
信息处理装置的低功耗化受到重视。因此，CPU等集成电路(IC)或存储装置等的低功耗化为在电路设计上面临的重要课题。IC的功耗大致可分为工作时的功耗(动态功率)及不工作时(待机时)的功耗(静态功率)这两种功耗。当为了实现高性能化而提高工作频率时，动态功率增大。静态功率的大部分是因晶体管的泄漏电流而被消耗的功率。作为泄漏电流，有亚阈值泄漏电流、栅极隧道泄漏电流、栅极诱导漏极泄漏(GIDL：Gate-induced drainleakage)电流、结隧穿泄漏电流。这些泄漏电流随着晶体管的微型化的进展而增大，因此，在使IC高性能化或高集成化等时，功耗的增大会成为很大的屏障。
为了降低如集成电路或存储装置等半导体装置或包括该半导体装置的信息处理装置的功耗，通过利用电源门控或时钟门控等来停止不需要工作的电路。在电源门控中电源供应停止，由此有削减待机功耗的效果。为了在CPU中进行电源门控，需要将寄存器或缓存等的存储内容备份于非易失性存储器中。
已提出了一种通过利用其沟道形成区域包含氧化物半导体(OxideSemiconductor或者简称为OS)的晶体管(以下有时称为“氧化物半导体晶体管”或“OS晶体管”)的关态电流极小的特性，在电源停止时也能够保持数据的存储电路。例如，非专利文献1提出了具有使用OS晶体管的备份电路的OS-SRAM(静态随机存取存储器)。非专利文献1公开了安装有OS-SRAM的微处理器，该微处理器能够以较短盈亏平衡时间(BET)进行电源门控而不影响到常规工作。
[先行技术文献]
[非专利文献]
[非专利文献1]T.Ishizu et al.，Int.Memory Workshop，2014，pp.106-103.
[非专利文献2]S.Bartling et al.，ISSCC Dig.Tech.Papers，pp.432-434，2013.
[非专利文献3]N.Sakimura et al.，ISSCC Dig.Tech.Papers，pp.184-185，2014.
[非专利文献4]VK.Singhal et al.，ISSCC Dig.Tech.Papers，pp.148-149，2015.
发明内容
发明所要解决的技术问题
作为一个例子，考虑包括存储部及高速缓冲存储器的NAND型存储装置。在NAND型存储装置中，写入用数据的输入速度(在每单位时间内输入的信息量)比对存储部写入数据的速度慢。因此，使用该存储装置所包括的高速缓冲存储器暂时保持输入到存储装置的写入用数据，由此能够对存储部写入数据而不降低对存储装置输入写入用数据的速度。此外，从存储部读出数据的速度比从存储装置输出读出数据的速度(在每单位时间内输出的信息量)慢。因此，使用该存储装置所包括的高速缓冲存储器暂时保持从存储装置读出的数据，由此能够从存储部读出数据而不降低从存储装置读出数据的速度。
此外，作为一个例子，高速缓冲存储器具有在对保持在存储部中的数据中不需要进行重排或删除的数据进行备份等时暂时保持数据的功能。
作为高速缓冲存储器，例如采用DRAM(动态随机存取存储器)。因此，高速缓冲存储器与NAND型存储装置分别通过不同的工艺而制造，由此分别作为不同的芯片而制造。因此，需要将总线设置在高速缓冲存储器与NAND型存储装置之间，这有时导致存储装置的电路面积增大。此外，有时随总线长短而导致流过总线的信号的功耗增高。
本发明的一个方式的目的之一是提供一种减少了电路面积的计算机系统。此外，本发明的一个方式的目的之一是提供一种低功耗计算机系统。
此外，本发明的一个方式的目的之一是提供一种新颖计算机系统。此外，本发明的一个方式的目的之一是提供一种新颖信息处理装置的工作方法。
注意，本发明的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本发明的一个方式实现上述目的及其他目的中的至少一个目的。此外，本发明的一个方式不一定需要实现所有的上述目的及其他目的。
解决技术问题的手段
(1)
本发明的一个方式是一种包括处理器以及存储器的计算机系统。处理器包括存储部，存储部包括在沟道形成区域中包含金属氧化物的晶体管，处理器与存储器位于彼此重叠的位置。
(2)
此外，本发明的一个方式也可以具有如下结构：在上述(1)的结构中，在处理器与存储器之间不连接DRAM。
(3)
此外，本发明的一个方式是一种包括具有处理器的计算机节点的计算机系统。处理器包括存储部，存储部包括第一晶体管、第二晶体管及电容器。此外，第一晶体管和所述第二晶体管的每一个在沟道形成区域中包含金属氧化物。第一晶体管的第一端子与第二晶体管的栅极电连接，第二晶体管的栅极与电容器的第一端子电连接。
(4)
此外，本发明的一个方式也可以具有如下结构：在上述(3)的结构中，处理器包括SRAM且不包括触发器。
(5)
此外，本发明的一个方式是一种包括计算机节点的计算机系统，计算机节点包括处理器及三维结构的NAND型存储装置。此外，三维结构的NAND型存储装置包括在沟道形成区域中包含金属氧化物的晶体管。并且，计算机节点也可以具有不包括DRAM的结构。
(6)
此外，本发明的一个方式是一种信息处理装置的工作方法。该信息处理装置包括运算处理装置、存储装置以及多个布线，存储装置包括多个串，多个串之一通过多个布线之一电连接于运算处理装置。该工作方法如下：将通过串行传输输入的第一数据转换为多个第二数据，将多个第二数据分别分配给多个布线，响应触发信号对多个串同时供应多个第二数据。
(7)
此外，本发明的一个方式也可以具有如下结构：在上述(6)的结构中，串包括多个存储单元，存储单元包含氧化物半导体。
(8)
此外，本发明的一个方式也可以具有如下结构：在上述(6)或(7)的结构中，存储装置为NAND型存储装置。
在本说明书等中，半导体装置是指利用半导体特性的装置以及包括半导体元件(晶体管、二极管、光电二极管等)的电路及包括该电路的装置等。此外，半导体装置是指能够利用半导体特性而发挥作用的所有装置。例如，作为半导体装置的例子，有集成电路、具有集成电路的芯片、封装中容纳有芯片的电子构件等。此外，存储装置、显示装置、发光装置、照明装置、电子设备以及信息处理装置等本身是半导体装置，或者有时包括半导体装置。
此外，在本说明书等中，当记载为“X与Y连接”时，表示在本说明书等中公开了如下情况：X与Y电连接的情况；X与Y在功能上连接的情况；以及X与Y直接连接的情况。因此，不局限于附图或文中所示的连接关系，例如其他的连接关系也在附图或文中所记载的范围内记载。X和Y都是对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
作为X和Y电连接的情况的一个例子，可以在X和Y之间连接一个以上的能够电连接X和Y的元件(例如开关、晶体管、电容器、电感器、电阻器、二极管、显示器件、发光器件、负载等)。此外，开关具有控制开启或关闭的功能。换言之，通过使开关处于导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过。
作为X与Y在功能上连接的情况的一个例子，例如可以在X与Y之间连接有一个以上的能够在功能上连接X与Y的电路(例如，逻辑电路(反相器、NAND电路、NOR电路等)、信号转换电路(数字模拟转换电路、模拟数字转换电路、伽马校正电路等)、电位电平转换电路(电源电路(升压电路、降压电路等)、改变信号的电位电平的电平转移电路等)、电压源、电流源、切换电路、放大电路(能够增大信号振宽度或电流量等的电路、运算放大器、差分放大电路、源极跟随电路、缓冲电路等)、信号产生电路、存储电路、控制电路等)。注意，例如，即使在X与Y之间夹有其他电路，当从X输出的信号传送到Y时，就可以说X与Y在功能上是连接着的。
此外，当明确地记载为“X与Y电连接”时，包括如下情况：X与Y电连接的情况(换言之，以中间夹有其他元件或其他电路的方式连接X与Y的情况)；以及X与Y直接连接的情况(换言之，以中间不夹有其他元件或其他电路的方式连接X与Y的情况)。
例如，可以表现为“X、Y、晶体管的源极(或第一端子等)与晶体管的漏极(或第二端子等)互相电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表现为“晶体管的源极(或第一端子等)与X电连接，晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)与Y依次电连接”。或者，可以表达为“X通过晶体管的源极(或第一端子等)及晶体管的漏极(或第二端子等)与Y电连接，X、晶体管的源极(或第一端子等)、晶体管的漏极(或第二端子等)、Y依次设置”。通过使用与这种例子相同的表现方法规定电路结构中的连接顺序，可以区分晶体管的源极(或第一端子等)与漏极(或第二端子等)而决定技术范围。注意，这种表现方法是一个例子，不局限于上述表现方法。在此，X和Y为对象物(例如，装置、元件、电路、布线、电极、端子、导电膜、层等)。
此外，即使在电路图上独立的构成要素彼此电连接，也有时一个构成要素兼有多个构成要素的功能。例如，在布线的一部分用作电极时，一个导电膜兼有布线和电极的两个构成要素的功能。因此，本说明书中的“电连接”的范畴内还包括这种一个导电膜兼有多个构成要素的功能的情况。
在本说明书等中，“电阻元件”例如包括具有高于0Ω的电阻值的电路元件、布线等。因此，在本说明书等中，“电阻元件”包括具有电阻值的布线、电流流过源极和漏极之间的晶体管、二极管、线圈等。因此，“电阻元件”也可以称为“电阻”、“负载”、“具有电阻值的区域”等，与此相反，“电阻”、“负载”、“具有电阻值的区域”也可以称为“电阻元件”等。作为电阻值，例如优选为1mΩ以上且10Ω以下，更优选为5mΩ以上且5Ω以下，进一步优选为10mΩ以上且1Ω以下。此外，例如也可以为1Ω以上且1×109Ω以下。
在本说明书等中，“电容器”可以是指具有高于0F的静电电容值的电路元件、具有静电电容值的布线的区域、寄生电容、晶体管的栅极电容等。因此，在本说明书等中，“电容器”除包括具有一对电极及在该电极之间的介电体的电路元件外还包括产生在布线和布线之间的寄生电容、产生在晶体管的源极和漏极中的一个与栅极之间栅极电容等。“电容器”、“寄生电容”、“栅极电容”等也可以称为“电容”等，与此相反，“电容”也可以称为“电容器”、“寄生电容”、“栅极电容”等。此外，“电容”的“一对电极”也可以称为“一对导电体”、“一对导电区域”、“一对区域”等。静电电容值例如可以为0.05fF以上且10pF以下。此外，例如，还可以为1pF以上且10μF以下。
在本说明书等中，晶体管包括栅极、源极以及漏极这三个端子。栅极用作控制晶体管的导通状态的控制端子。用作源极或漏极的两个端子是晶体管的输入输出端子。根据晶体管的导电型(n沟道型、p沟道型)及对晶体管的三个端子施加的电位的高低，两个输入输出端子中的一方用作源极而另一方用作漏极。因此，在本说明书等中，源极和漏极可以相互调换。在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。此外，根据晶体管的结构，有时除了上述三个端子以外还包括背栅极。在此情况下，在本说明书等中，有时将晶体管的栅极和背栅极中的一个称为第一栅极，将晶体管的栅极和背栅极的另一个称为第二栅极。并且，在相同晶体管中，有时可以将“栅极”与“背栅极”相互调换。此外，在晶体管包括三个以上的栅极时，在本说明书等中，有时将各栅极称为第一栅极、第二栅极、第三栅极等。
此外，在本说明书等中，节点也可以根据电路结构或装置结构等称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以称为节点。
此外，在本说明书等中，可以适当地调换“电压”和“电位”。“电压”是指与基准电位之间的电位差，例如在基准电位为地电位(接地电位)时，也可以将“电压”称为“电位”。接地电位不一定意味着0V。此外，电位是相对性的，根据基准电位的变化而供应到布线的电位、施加到电路等的电位、从电路等输出的电位等也产生变化。
此外，在本说明书等中，“高电平电位”、“低电平电位”不意味着特定的电位。例如，在两个布线都被记为“用作供应高电平电位的布线”的情况下，两个布线所供应的高电平电位也可以互不相同。同样，在两个布线都被记为“用作供应低电平电位的布线”的情况下，两个布线所供应的低电平电位也可以互不相同。
“电流”是指电荷的移动现象(导电)，例如，“发生正带电体的导电”的记载可以替换为“在与其相反方向上发生负带电体的导电”的记载。因此，在本说明书等中，在没有特别的说明的情况下，“电流”是指载流子移动时的电荷的移动现象(导电)。在此，作为载流子可以举出电子、空穴、阴离子、阳离子、络离子等，载流子根据电流流过的系统(例如，半导体、金属、电解液、真空中等)不同。此外，布线等中的“电流的方向”是带正电的载流子移动的方向，以正电流量记载。换言之，带负电的载流子移动的方向与电流方向相反，以负电流量记载。因此，在本说明书等中，在没有特别的说明的情况下，关于电流的正负(或电流的方向)，“电流从元件A向元件B流过”等记载可以替换为“电流从元件B向元件A流过”等记载。此外，“对元件A输入电流”等记载可以替换为“从元件A输出电流”等记载。
此外，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加上的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，本说明书等的实施方式之一中附有“第一”的构成要素有可能在其他的实施方式或权利要求书中附有“第二”的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
在本说明书中，为了方便起见，有时使用“上”、“下”等表示配置的词句以参照附图说明构成要素的位置关系。此外，构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于说明书等中所说明的词句，根据情况可以适当地换词句。例如，在“位于导电体的上面的绝缘体”的表述中，通过将所示的附图的方向旋转180度，也可以称为“位于导电体的下面的绝缘体”。
此外，“上”或“下”这样的术语不局限于构成要素的位置关系为“正上”或“正下”且直接接触的情况。例如，如果是“绝缘层A上的电极B”的表述，则不一定必须在绝缘层A上直接接触地形成有电极B，也可以包括在绝缘层A与电极B之间包括其他构成要素的情况。
此外，在本说明书等中，根据状况，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”变换为“绝缘层”。此外，根据情况或状态，可以使用其他词句代替“膜”和“层”等词句。例如，有时可以将“导电层”或“导电膜”变换为“导电体”。此外，例如有时可以将“绝缘层”或“绝缘膜”变换为“绝缘体”。
注意，在本说明书等中，“电极”、“布线”、“端子”等的词句不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”等的词句还包括多个“电极”或“布线”等被形成为一体的情况等。此外，例如，有时将“端子”用作“布线”或“电极”等的一部分，反之亦然。再者，“端子”的词句包括多个“电极”、“布线”、“端子”等被形成为一体的情况等。因此，例如，“电极”可以为“布线”或“端子”的一部分，例如，“端子”可以为“布线”或“电极”的一部分。此外，“电极”、“布线”、“端子”等的词句有时置换为“区域”等的词句。
在本说明书等中，根据情况或状态，可以互相调换“布线”、“信号线”及“电源线”等词句。例如，有时可以将“布线”变换为“信号线”。此外，例如有时可以将“布线”变换为“电源线”。反之亦然，有时可以将“信号线”或“电源线”变换为“布线”。有时可以将“电源线”变换为“信号线”。反之亦然，有时可以将“信号线”变换为“电源线”。此外，根据情况或状态，可以互相将施加到布线的“电位”变换为“信号”。反之亦然，有时可以将“信号”变换为“电位”。
在本说明书等中，半导体的杂质是指构成半导体膜的主要成分之外的物质。例如，浓度低于0.1atomic％的元素是杂质。当包含杂质时，例如，半导体中的缺陷态密度有可能提高，载流子迁移率有可能降低或结晶性有可能降低。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第一族元素、第二族元素、第13族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(也包含于水中)、锂、钠、硅、硼、磷、碳、氮等。具体而言，当半导体是硅时，作为改变半导体特性的杂质，例如有第一族元素、第二族元素、第13族元素、第15族元素(不包括氧、氢)等。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。作为开关的一个例子，可以使用电开关或机械开关等。换而言之，开关只要可以控制电流，就不局限于特定的元件。
电开关的例子包括晶体管(例如双极晶体管或MOS晶体管)、二极管(例如PN二极管、PIN二极管、肖特基二极管、金属-绝缘体-金属(MIM)二极管、金属-绝缘体-半导体(MIS)二极管或者二极管接法的晶体管)或者组合这些元件的逻辑电路等。当作为开关使用晶体管时，晶体管的“导通状态”是指晶体管的源电极与漏电极在电性上短路的状态。此外，晶体管的“非导通状态”是指晶体管的源电极与漏电极在电性上断开的状态。当将晶体管仅用作开关时，对晶体管的极性(导电型)没有特别的限制。
作为机械开关的例子，可以举出利用了MEMS(微电子机械系统)技术的开关。该开关具有以机械方式可动的电极，并且通过移动该电极来控制导通和非导通而进行工作。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态。因此，也包括该角度为85°以上且95°以下的状态。“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
发明效果
根据本发明的一个方式，可以提供一种减少了电路面积的计算机系统。此外，根据本发明的一个方式，可以提供一种低功耗计算机系统。
根据本发明的一个方式，可以提供一种新颖计算机系统。此外，根据本发明的一个方式，可以提供一种新颖信息处理装置的工作方法。
注意，本发明的一个方式的效果不局限于上述效果。上述效果并不妨碍其他效果的存在。其他效果是指将在下面的记载中描述的上述以外的效果。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的效果。本发明的一个方式实现上述效果及其他效果中的至少一个效果。因此，本发明的一个方式根据情况而有时没有上述效果。
附图简要说明
图1是示出信息处理装置的结构例子的方框图。
图2是示出信息处理装置的工作方法例子的流程图。
图3A至图3C是示出信息处理装置的工作方法例子的示意图。
图4A至图4C是示出信息处理装置所包括的存储部的结构例子的电路图。
图5A至图5C是示出信息处理装置所包括的存储部的结构例子的电路图。
图6是示出信息处理装置所包括的存储部的结构例子的电路图。
图7是示出信息处理装置所包括的存储部的结构例子的电路图。
图8A及图8B是示出信息处理装置所包括的存储部的工作方法例子的时序图。
图9是示出信息处理装置所包括的存储部的结构例子的电路图。
图10是示出信息处理装置所包括的存储部的结构例子的电路图。
图11是说明信息处理装置的结构例子的截面示意图。
图12是说明晶体管的结构例子的截面示意图。
图13是说明信息处理装置的结构例子的截面示意图。
图14A是说明计算机的结构例子的立体图，图14B是说明单片(monolithic)IC的立体图。
图15是示出单片IC的结构例子的示意图。
图16A及图16B各自是说明计算机、单片IC的存储层次的图。
图17A及图17B是说明信息处理装置的结构及其工作方法的方框图。
图18A是说明IGZO的结晶结构的分类的图，图18B是说明结晶性IGZO的XRD谱的图，图18C是说明结晶性IGZO的纳米束电子衍射图案的图。
图19A是示出半导体晶片的一个例子的立体图，图19B是示出芯片的一个例子的立体图，图19C及图19D是示出电子构件的一个例子的立体图。
图20A至图20J是说明产品的一个例子的立体图或示意图。
图21A至图21C是说明计算机的一个例子的立体图。
图22是说明计算机的一个例子的图。
图23是示出计算机系统的一个例子的图。
图24A及图24B是示出计算机系统的一个例子的图。
图25A至图25D是示出存储单元的一个例子的电路图，图25E是示出存储单元阵列和外围电路的一个例子的方框图。
图26是示出计算机系统的一个例子的图。
实施发明的方式
在本说明书等中，金属氧化物(metal oxide)是指广义上的金属的氧化物。金属氧化物被分类为氧化物绝缘体、氧化物导电体(包括透明氧化物导电体)和氧化物半导体等。例如，在将金属氧化物用于晶体管的活性层的情况下，有时将该金属氧化物称为氧化物半导体。换言之，在由金属氧化物能够构成包括具有放大作用、整流作用及开关作用中的至少一个的晶体管的沟道形成区域时，该金属氧化物可以被称为金属氧化物半导体(metaloxide semiconductor)。
此外，在本说明书等中，有时将包含氮的金属氧化物也称为金属氧化物(metaloxide)。此外，也可以将包含氮的金属氧化物称为金属氧氮化物(metal oxynitride)。
此外，在本说明书等中，各实施方式所示的结构可以与其他实施方式所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式(实施例)中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)和另一个或多个其他实施方式中说明的内容(或其一部分)中的至少一个内容。
注意，实施方式中说明的内容是指各实施方式(或实施例)中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)和另一个或多个其他实施方式中示出的附图(或其一部分)中的至少一个附图组合，可以构成更多图。
参照附图说明本说明书所记载的实施方式。注意，所属技术领域的普通技术人员可以很容易地理解一个事实，就是实施方式可以以多个不同形式来实施，其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在实施方式中的发明的结构中，有时在不同的附图中共同使用相同的符号来表示相同的部分或具有相同功能的部分，而省略反复说明。在立体图或俯视图等中，为了明确起见，有时省略部分构成要素的图示。
此外，在本说明书等中，在多个要素使用同一符号并且需要区分它们时，有时对符号附加“_1”，“[n]”，“[m，n]”等用于识别的符号。
在附图中，为便于清楚地说明，有时夸大表示大小、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。此外，在附图中，示意性地示出理想的例子，因此本发明不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
(实施方式1)
在本实施方式中，说明被用作存储装置的本发明的一个方式的信息处理装置。
<结构例子>
图1是示出信息处理装置的结构例子的方框图。作为一个例子，信息处理装置50包括存储部1196、控制器1197以及总线接口1198。
作为一个例子，信息处理装置50具有从外部取得包含指令信息的信号来根据该指令对存储部1196写入数据的功能。注意，存储部1196作为一个例子包括存储单元，该数据被写入到该存储单元。此外，存储部1196有时包括用来选择该存储单元的晶体管等。
具体而言，例如，输入到信息处理装置50的包含指令信息的信号ISG通过总线接口1198输入到控制器1197。
控制器1197例如具有对信号ISG进行译码的功能。此外，控制器1197具有根据包含在被译码的信号中的指令进行各种控制的功能。具体而言，控制器1197生成存储部1196所包括的存储单元的地址，并根据信息处理装置的状态对存储部1196进行数据读出或写入。当对存储部1196写入数据时，写入用数据可以为通过总线接口1198输入到信息处理装置的数据DT等。此外，数据DT通过总线接口1198被发送到控制器1197。
因此，作为一个例子，控制器1197有时包括对信号ISG进行译码的电路、生成存储部1196所包括的存储单元的地址的电路以及输出用来切换存储部1196所包括的晶体管的开启状态和关闭状态的信号的电路。
此外，控制器1197也可以具有生成用来控制工作时序的信号的功能。例如，控制器1197也可以包括根据基准时钟信号生成内部时钟信号的内部时钟生成部，以将内部时钟信号供应到上述各种电路。
此外，控制器1197也可以具有对存储部1196所包括的串的存储单元进行差错检验的功能。借助于该功能，控制器1197例如可以在对存储部1196写入数据之前对存储部1196所包括的串的存储单元进行差错检验。此时，当在作为写入对象的串中检出异常单元的情况下，控制器1197可以不以异常单元而以另一单元为数据写入对象来进行数据写入工作。此外，控制器1197也可以具有如下功能：按固定间隔对存储部1196所包括的串的存储单元进行差错检验，来在从串中检出异常单元时校正数据。
此外，作为一个例子，信息处理装置50具有从外部取得包含指令信息的信号来根据该指令从存储部1196读出数据的功能。此外，信息处理装置50具有将控制器1197所读出的数据作为信号OSG输出到信息处理装置50的外部。
在本发明的一个方式的信息处理装置中，作为存储部1196，例如，可以应用具有NAND型串的存储电路。尤其是，作为NAND型存储电路，优选应用使用OS晶体管的三维NAND型存储电路。此外，作为存储单元的结构，可以举出将使用OS晶体管的NAND型串作为横向串且一层一层地层叠该串的结构、将使用OS晶体管的NAND型串作为纵向串且通过蚀刻等一次形成该串的结构。在本说明书等中，有时将使用OS晶体管的NAND型串作为纵向串的结构称为3D OS NAND(注册商标)型存储电路。3D OS NAND型存储电路可以同时形成较多存储单元，由此，可以以较少制造工序提高安装密度。也就是说，可以降低每比特成本，并可以以低成本实现安装密度高的存储电路。因此，存储部1196包括多个NAND型串。在图1中，示出存储部1196包括串ST1至串ST3的例子。此外，在图1的存储部1196中，未示出串ST1至串ST3以外的串。
作为一个例子，串ST1包括存储单元L[1]至存储单元L[n](n为1以上的整数)，串ST2包括存储单元M[1]至存储单元M[n]，并且串ST3包括存储单元N[1]至存储单元N[n]。注意，在图1中，在串ST1中摘要示出存储单元L[1]、存储单元L[2]及存储单元L[n]，在串ST2中摘要示出存储单元M[1]、存储单元M[2]及存储单元M[n]，在串ST3中摘要示出存储单元N[1]、存储单元N[2]及存储单元N[n]。
此外，在串ST1中，存储单元L[1]至存储单元L[n]在布线SL1与布线BL1之间串联电连接。同样，在串ST2中，存储单元M[1]至存储单元M[n]在布线SL2与布线BL2之间串联电连接，并且在串ST3中，存储单元N[1]至存储单元N[n]在布线SL3与布线BL3之间串联电连接。
布线SL1至布线SL3分别被用作对串ST1至串ST3供应规定电位的布线。此外，布线BL1至布线BL3分别被用作用来对串ST1至串ST3所包括的存储单元写入数据的布线及/或从存储单元读出数据的布线。
此外，未图示的串也具有与串ST1至串ST3同样的连接结构。
<工作方法例子>
在此，说明在图1的信息处理装置50中将存储部1196的串所包括的存储单元的一部分用作高速缓冲存储器的工作方法的一个例子。
图2是示出图1的信息处理装置50的工作方法例子的流程图。该工作方法包括步骤STP1至步骤STP8。加上，图3A至图3C示出串ST1及串ST2中的数据转移。
作为本工作方法的一个例子，在串ST1的存储单元L[1]至存储单元L[n]各自保持数据的状态下改写存储单元L[6]的数据的情况。此外，至少在串ST2及串ST3中没有保持数据。
在图1的信息处理装置50中，在工作开始后，首先进行步骤STP1。
步骤STP1包括如下步骤：将存储单元L[6]的改写用数据例如写入到串ST3的存储单元N[1]。具体而言，例如，图1的信息处理装置50取得改写用数据DT及包含改写数据的指令的信号ISG，从控制器1197向存储部1196发送写入信号，由此在存储单元N[1]中保持写入用数据DT。
在步骤STP1结束之后进行步骤STP2。步骤STP2包括如下步骤：在串ST1中，读出保持在作为改写对象的存储单元以外的存储单元L[1]至存储单元L[n]中的各数据。在此，例如，读出保持在存储单元L[1]至存储单元L[5]中的各数据(参照图3A)。
步骤STP3包括如下步骤：将在步骤STP2中读出的存储单元L[1]至存储单元L[5]的各数据依次写入到串ST2的存储单元M[1]至存储单元M[5](参照图3A)。就是说，根据步骤STP2至步骤STP3的工作，串ST1的存储单元L[1]至存储单元L[5]的每一个的数据被复制到串ST2的存储单元M[1]至存储单元M[5]。
在图2的流程图中，虽然示出在进行步骤STP2之后进行步骤STP3的情况，但是本发明的一个方式的信息处理装置的工作方法不局限于此。例如，在步骤STP2中，也可以依次读出保持在串ST1的存储单元L[1]至存储单元L[5]的各数据，并将所读出的数据依次写入到串ST2的存储单元M[1]至存储单元M[5]。也就是说，步骤STP2及步骤STP3也可以组合为一个步骤。
在步骤STP3结束之后进行步骤STP4。步骤STP4包括如下步骤：删除保持在串ST1的存储单元L[1]至存储单元L[5]中的数据。
在存储部1196为NAND型存储电路的情况下，以每个串进行数据删除工作，如果要删除保持在串ST1的存储单元L[1]至存储单元L[5]中的数据，就会删除存储单元L[1]至存储单元L[n]中的所有数据，由此在步骤STP2及步骤STP3中除了存储单元L[1]至存储单元L[5]以外还需要将存储单元L[7]至存储单元L[n]的数据写入到串ST2。
因此，存储部1196优选采用具有后述图4A至图4C、图6、图7所示的电路结构的OSNAND型存储电路。或者，根据情况，存储部1196的电路结构也可以为包括在沟道形成区域中包含硅的晶体管(下面称为Si晶体管)的图5A至图5C中的任一个结构。通过使用该存储装置，可以删除串ST1的存储单元L[1]至任意存储单元的数据，后面就此叙述。由此，在本工作例子中，因为要改写存储单元L[6]的数据，所以只删除串ST1的存储单元L[1]至存储单元L[6]的数据(参照图3B)。
步骤STP5包括如下步骤：从串ST3的存储单元N[1]读出改写用数据DT。
步骤STP6包括如下步骤：将在步骤STP5中读出的存储单元N[1]的改写用数据DT写入到串ST1的存储单元L[6](参照图3B)。
步骤STP7包括如下步骤：读出保持在串ST2的存储单元M[1]至存储单元M[5]中的各数据。该数据相当于在步骤STP3中写入的数据(参照图3C)。
步骤STP8包括如下步骤：将在步骤STP5中读出的存储单元M[1]至存储单元M[5]的各数据依次写入到串ST1的存储单元L[1]至存储单元L[5](参照图3C)。就是说，根据步骤STP7至步骤STP8的工作，串ST1的存储单元M[1]至存储单元M[5]的每一个的数据被复制到串ST2的存储单元L[1]至存储单元L[5]。
在图2的流程图中，虽然示出在进行步骤STP7之后进行步骤STP8的情况，但是本发明的一个方式的信息处理装置的工作方法不局限于此。例如，在步骤STP7中，也可以依次读出保持在串ST2的存储单元M[1]至存储单元M[5]中的各数据，并将所读出的数据依次写入到串ST1的存储单元L[1]至存储单元L[5]。也就是说，步骤STP7及步骤STP8也可以组合为一个步骤。
像上述步骤STP1至步骤STP8那样，当对存储部1196的串写入数据时或者改写保持在串中的数据时等，可以将存储部1196的另一串的存储单元用作高速缓冲存储器。
在图1所示的信息处理装置50中，作为用来形成电路的衬底，例如优选使用半导体衬底(例如单晶衬底或硅衬底)。作为该衬底，例如可以举出SOI衬底、玻璃衬底、石英衬底、塑料衬底、蓝宝石玻璃衬底、金属衬底、不锈钢衬底、包含不锈钢箔的衬底、钨衬底、包含钨箔的衬底、柔性衬底、贴合薄膜、包含纤维状材料的纸或基材薄膜等。作为玻璃衬底的一个例子，可以举出钡硼硅酸盐玻璃、铝硼硅酸盐玻璃或钠钙玻璃等。作为柔性衬底、贴合薄膜、基材薄膜等，可以举出如下例子。例如可以举出以聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、聚四氟乙烯(PTFE)为代表的塑料。或者，作为一个例子，可以举出丙烯酸树脂等合成树脂等。或者，作为一个例子，可以举出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作为一个例子，可以举出聚酰胺、聚酰亚胺、芳族聚酰胺、环氧树脂、无机蒸镀薄膜或纸类等。尤其是，通过使用半导体衬底、单晶衬底或SOI衬底等制造晶体管，能够制造特性、尺寸或形状等的偏差小、电流能力高且尺寸小的晶体管。当利用上述晶体管构成电路时，可以实现电路的低功耗化或电路的高集成化。
此外，作为衬底也可以使用柔性衬底，在该柔性衬底上直接形成晶体管。或者，也可以在衬底与晶体管之间设置剥离层。剥离层可以在如下情况下使用，即在剥离层上制造信息处理装置的一部分或全部，然后将其从衬底分离并转置到其他衬底上的情况。此时，也可以将晶体管转置到耐热性低的衬底或柔性衬底等上。此外，作为上述剥离层，例如可以使用钨膜与氧化硅膜的无机膜的叠层结构或衬底上形成有聚酰亚胺等有机树脂膜的结构等。
就是说，也可以使用一个衬底形成晶体管，然后将该晶体管转置到另一个衬底上，由此在另一个衬底上配置晶体管。作为转置晶体管的衬底的一个例子，除了上述可以形成晶体管的衬底之外，还可以使用纸衬底、玻璃纸衬底、芳族聚酰胺薄膜衬底、聚酰亚胺薄膜衬底、石材衬底、木材衬底、布衬底(包括天然纤维(丝、棉、麻)、合成纤维(尼龙、聚氨酯、聚酯)或再生纤维(醋酯纤维、铜氨纤维、人造纤维、再生聚酯)等)、皮革衬底或橡胶衬底等。通过使用上述衬底，可以实现特性良好的晶体管、功耗低的晶体管、不易损坏的装置、耐热性的提高、轻量化或薄型化。
此外，可以在相同的衬底(例如，玻璃衬底、塑料衬底、单晶衬底或SOI衬底等)上形成为了实现指定的功能所需要的所有电路。如此，可以通过减少部件数量降低成本，或者可以通过减少与电路部件之间的连接数量提高可靠性。
注意，也可以将为了实现指定的功能所需要的所有电路不形成在相同的衬底上。换言之，也可以将为了实现指定的功能所需要的电路的一部分形成在某个衬底上，并且将为了实现指定的功能所需要的电路的另一部分形成在另一衬底上。例如，也可以将为了实现指定的功能所需要的电路的一部分形成在玻璃衬底上，并且将为了实现指定的功能所需要的电路的另一部分形成在单晶衬底(或SOI衬底)上。并且，也可以通过COG(Chip OnGlass：玻璃覆晶封装)将形成为了实现指定的功能所需要的电路的另一部分的单晶衬底(也称为IC芯片)连接到玻璃衬底，从而在玻璃衬底上配置该IC芯片。或者，也可以使用TAB(Tape Automated Bonding：卷带自动结合)、COF(Chip On Film：薄膜上芯片)、SMT(Surface Mount Technology：表面贴装技术)或印刷电路板等使该IC芯片和玻璃衬底连接。如此，通过使电路的一部分与像素部形成在同一衬底上，可以通过减少部件数量降低成本，或者可以通过减少与电路部件之间的连接数量提高可靠性。尤其是，在很多情况下，驱动电压高的部分的电路或者驱动频率高的部分的电路等的功耗高。于是，将该电路与像素部形成在不同的衬底(例如，单晶衬底)上，以构成IC芯片。通过使用该IC芯片，可以防止功耗的增高。
此外，本发明的一个方式不局限于图1所示的信息处理装置50的结构。本发明的一个方式可以根据状况而改变图1所示的信息处理装置50的结构。例如，可以将图1所示的信息处理装置50所包括的存储部1196的串的结构改变为在实施方式2中说明的串的结构。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式2)
在本实施方式中，说明可以应用于实施方式1的存储部1196的存储部(NAND型存储电路)的结构例子。
<存储部(存储电路)的结构例子>
将参照图4A说明存储部的一个例子。图4A是示出n个(n为1以上的整数)存储单元的电路图。也就是说，图4A所示的电路包括存储单元MC[1]至存储单元MC[n]、用来控制这些存储单元的布线WWL[1]至布线WWL[n]、布线RWL[1]至布线RWL[n]、布线WBL以及布线RBL。此外，布线WWL被用作写入字线，布线RWL被用作读出字线，布线WBL被用作写入位线，并且布线RBL被用作读出位线。
每个存储单元MC包括作为OS晶体管的晶体管WTr及晶体管RTr以及电容器CS。图4A所示的晶体管RTr为具有背栅极的晶体管，通过对背栅极施加电位，可以使晶体管RTr的阈值电压变动。此外，图4A所示的布线BGL与存储单元MC[1]至存储单元MC[n]中的每一个所包括的晶体管RTr的背栅极电连接。此外，在图4A所示的半导体装置中，布线BGL也可以不与存储单元MC[1]至存储单元MC[n]中的每一个所包括的晶体管RTr的背栅极电连接而与各背栅极分别独立地电连接以施加彼此不同的电位。
因为晶体管WTr是OS晶体管，所以晶体管WTr的沟道形成区域例如可以为将在实施方式6中说明的金属氧化物。尤其是，在金属氧化物包含选自铟、元素M(元素M例如为铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁等)以及锌中的一个或多个元素的情况下，该金属氧化物被用作宽带隙半导体，由此在沟道形成区域中包含该金属氧化物的晶体管具有关态电流非常低的特性。
注意，晶体管WTr根据情况也可以为OS晶体管以外的晶体管。例如，晶体管WTr也可以为Si晶体管。
此外，晶体管RTr根据情况也可以为OS晶体管以外的晶体管。例如，晶体管RTr也可以为Si晶体管。因为Si晶体管的场效应迁移率很大，所以可以增大Si晶体管的漏极电流。由此，通过在存储部中使用Si晶体管，可以提高存储部的工作速度。
晶体管WTr被用作写入晶体管，晶体管RTr被用作读出晶体管。晶体管WTr的开启状态和关闭状态根据施加到布线WWL的电位而切换。电容器CS的一个电极的电位被布线RWL控制。电容器CS的另一个电极与晶体管RTr的栅极电连接。电容器CS的另一个电极可以被换称为存储节点(memory node)。各存储单元MC的存储节点与该存储单元MC所包括的晶体管WTr的第一端子电连接。
此外，晶体管WTr的第二端子与相邻的存储单元MC的晶体管WTr的第一端子串联电连接。同样，晶体管RTr的第一端子与相邻的存储单元的晶体管RTr的第二端子串联电连接。此外，存储单元MC[n]所包括的晶体管WTr的第二端子与布线WBL电连接，存储单元MC[n]所包括的晶体管RTr的第二端子与布线RBL电连接。此外，在本实施方式中，将存储单元MC[n]所包括的晶体管RTr的第二端子与布线RBL的连接点称为节点N1，将存储单元MC[1]所包括的晶体管RTr的第一端子称为节点N2。此外，也可以将选择用晶体管串联连接到存储单元MC[n]所包括的晶体管RTr，以控制节点N1与布线RBL之间的导通状态。同样，也可以将选择用晶体管串联连接到存储单元MC[1]的晶体管RTr，以控制连接于节点N2的布线与节点N2之间的导通状态。
注意，本发明的一个方式不局限于图4A所示的半导体装置。本发明的一个方式可以具有适当地改变图4A所示的半导体装置的电路结构。例如，如图4B所示，本发明的一个方式也可以为晶体管WTr也设置有背栅极的半导体装置。除了图4A所示的半导体装置的结构之外，图4B所示的半导体装置还具有如下结构：存储单元MC[1]至存储单元MC[n]所包括的晶体管WTr具有背栅极，该背栅极各自与布线BGL电连接。例如，如图4C所示，本发明的一个方式也可以为晶体管RTr及晶体管WTr没有背栅极的半导体装置。
或者，在本发明的一个方式中，如图5A所示，也可以采用图4A的结构中的晶体管WTr为OS晶体管且晶体管RTr为Si晶体管的半导体装置。或者，如图5B所示，也可以采用图4A的结构中的晶体管WTr为Si晶体管且晶体管RTr为OS晶体管的半导体装置。或者，如图5C所示，也可以采用图4A的结构中的晶体管WTr为Si晶体管且晶体管RTr为Si晶体管的半导体装置。如此，在本发明的一个方式中，根据目的或用途等，作为用作半导体装置所包括的晶体管WTr的晶体管选择OS晶体管或Si晶体管即可，同样地，作为用作半导体装置所包括的晶体管WTr的晶体管选择OS晶体管或Si晶体管即可。
此外，如果要进一步增加图4A至图4C、图5A至图5C所示的半导体装置的存储容量，就可以将图4A至图4C、图5A至图5C等所示的半导体装置排列为矩阵状。例如，在将图4B所示的半导体装置排列为矩阵状的情况下，其电路结构具有图6所示的结构。
在图6所示的半导体装置中，将图4B所示的半导体装置作为一列排列m列(m为1以上的整数)，并且布线RWL及布线WWL各自以在一个行上的存储单元MC之间共享的方式电连接。也就是说，图6所示的半导体装置为n行m列的矩阵状的半导体装置，并包括存储单元MC[1，1]至存储单元MC[n，m]。因此，图6所示的半导体装置通过布线RWL[1]至布线RWL[n]、布线WWL[1]至布线WWL[n]、布线RBL[1]至布线RBL[m]、布线WBL[1]至布线WBL[m]、布线BGL[1]至布线BGL[m]电连接。具体而言，存储单元MC[j，i](j为1以上且n以下的整数，i为1以上且m以下的整数)的电容器CS的一个电极与布线RWL[j]电连接，存储单元MC[j，i]的晶体管WTr的栅极与布线WWL[j]电连接。布线WBL[i]与存储单元MC[n，i]的晶体管WTr的第二端子电连接，布线RBL[i]与存储单元MC[n，i]的晶体管RTr的第二端子电连接。
图6只示出存储单元MC[1，1]、存储单元MC[1，i]、存储单元MC[1，m]、存储单元MC[j，1]、存储单元MC[j，i]、存储单元MC[j，m]、存储单元MC[n，1]、存储单元MC[n，i]、存储单元MC[n，m]、布线RWL[1]、布线RWL[j]、布线RWL[n]、布线WWL[1]、布线WWL[j]、布线WWL[n]、布线RBL[1]、布线RBL[i]、布线RBL[m]、布线WBL[1]、布线WBL[i]、布线WBL[m]、布线BGL[1]、布线BGL[i]、布线BGL[m]、电容器CS、晶体管WTr、晶体管RTr、节点N1以及节点N2，省略其他布线、元件、标记及符号。
在本说明书等中，作为一个例子，有时将在第i列的节点N1与节点N2之间电连接的存储单元MC[1，i]至存储单元MC[n，i]称为第i列串。此外，作为一个例子，有时将与第j行的布线RWL[j]及布线WWL[j]电连接的存储单元MC[j，1]至存储单元MC[j，m]称为第j行页。此外，作为一个例子，有时将图6所示的配置为n行m列的矩阵状的存储单元MC[1，1]至存储单元MC[n，m]统称为块。
此外，在图7中，将图4C所示的半导体装置作为一列排列m列(m为1以上的整数)。在图7所示的半导体装置中，所有存储单元MC所包括的各晶体管没有背栅极，由此图7所示的半导体装置没有布线BGL。关于图7所示的半导体装置参照图6所示的半导体装置的说明。
<<工作方法例子>>
接着，说明图4A至图4C、图5A至图5C所示的半导体装置的工作方法的一个例子。此外，在以下的说明中，“低电平电位”、“高电平电位”不是指特定的电位，而其具体电位有时根据每个布线而不同。例如，被施加到布线WWL的低电平电位及高电平电位分别可以与被施加到布线RWL的低电平电位及高电平电位不同。
此外，在本工作方法例子中，图4A及图4B所示的布线BGL预先被施加晶体管RTr、晶体管WTr正常工作的范围内的电位。由此，图4A至图4C所示的半导体装置的工作可以被认为彼此同样。
图8A是示出对半导体装置写入数据的工作例子的时序图，图8B是示出从半导体装置读出数据的工作例子的时序图。图8A及图8B的各时序图示出布线WWL[1]、布线WWL[2]、布线WWL[n]、布线RWL[1]、布线RWL[2]、布线RWL[n]、节点N1以及节点N2的电位大小的变化。此外，以布线WBL表示被供应到布线WBL的数据。
图8A示出将数据D[1]至数据D[n]分别写入到存储单元MC[1]至存储单元MC[n]的例子。此外，数据D[1]至数据D[n]分别可以为2值、多值、模拟值等。此外，作为多值，例如可以为4位、8位、16位、32位、64位、128位、256位等。数据D[1]至数据D[n]从布线WBL被供应。也就是说，在图4A至图4C所示的半导体装置的电路结构中，对存储单元MC[1]至存储单元MC[n]依次写入数据。例如，在需要高速进行写入的情况下使用2值的数据，在不需要高速进行写入的情况下使用多值的数据，即可。
例如，如果在对存储单元MC[2]写入数据之后要对存储单元MC[1]写入数据，就需要将已写入到存储单元MC[2]的数据暂时读出并储存在另一地方，免得保持在存储单元MC[2]中的数据在对存储单元MC[1]写入数据时消失。
在图4A至图4C所示的半导体装置的电路结构中，在对存储单元MC[i](在此，i为2以上且n以下的整数)写入数据的情况下，为了防止保持在存储单元MC[1]至存储单元MC[i-1]中的数据被改写，对布线WWL[1]至布线WWL[i-1]供应低电平电位，使得存储单元MC[1]至存储单元MC[i-1]所包括的各晶体管WTr成为关闭状态。由此，可以保护保持在存储单元MC[1]至存储单元MC[i-1]中的各数据。
此外，在对存储单元MC[i]写入数据的情况下，数据从布线WBL被供应，对布线WWL[i]至布线WWL[n]供应高电平电位，使得存储单元MC[i]至存储单元MC[n]所包括的各晶体管WTr成分充分的开启状态。由此，可以将数据保持在存储单元MC[i]的存储节点中。
此外，在对图4A至图4C所示的半导体装置的电路结构写入数据的情况下，因为布线RBL可以独立于其他布线地被控制，所以不需要设定特定的电位，但是例如可以为低电平电位。也就是说，节点N1的电位可以为低电平电位。加上，节点N2的电位也可以为低电平电位。
考虑到上述情况，说明图8A的时序图所示的工作例子。在时间T10中，布线WWL[1]至布线WWL[n]、布线RWL[1]至布线RWL[n]、布线WBL、节点N1以及节点N2的各电位为低电平电位。
在时间T11，开始对布线WWL[1]至布线WWL[n]施加高电平电位。由此，在时间T11至时间T12，存储单元MC[1]至存储单元MC[n]所包括的各晶体管WTr成为充分的开启状态。然后，对布线WBL供应数据D[1]。因为存储单元MC[1]至存储单元MC[n]所包括的各晶体管WTr处于充分的开启状态，所以数据D[1]以到达存储单元MC[1]的存储节点的方式被写入。
在时间T12，开始对布线WWL[1]施加低电平电位，并且对布线WWL[2]至布线WWL[n]继续施加高电平电位。由此，在时间T12至时间T13，存储单元MC[1]所包括的晶体管WTr成为关闭状态，存储单元MC[2]至存储单元MC[n]所包括的各晶体管WTr成为充分的开启状态。此外，对布线WBL供应数据D[2]。因为存储单元MC[2]至存储单元MC[n]所包括的各晶体管WTr处于充分的开启状态，所以数据D[2]以到达存储单元MC[2]的存储节点的方式被写入。此外，因为存储单元MC[1]的晶体管WTr处于关闭状态，所以保持在存储单元MC[1]中的数据D[1]经时间T12至时间T13的写入工作也不会消失。
在时间T13至时间T14，与时间T11至时间T12的对存储单元MC[1]写入数据D[1]的工作及时间T12至时间T13的对存储单元MC[2]写入数据D[2]的工作同样，对存储单元MC[3]至存储单元MC[n-1]分别依次写入数据D[3]至数据D[n-1]。具体而言，通过使已被写入数据的存储单元MC[1]至存储单元MC[j-1](在此，j为3以上且n-1以下的整数)所包括的晶体管WTr成为关闭状态，并使未被写入数据的存储单元MC[j]至存储单元MC[n]所包括的晶体管WTr成为充分的开启状态，将数据D[j]从布线WBL供应并写入到存储单元MC[j]的存储节点即可。然后，在结束对存储单元MC[j]写入数据D[j]的情况下，通过使存储单元MC[j]所包括的晶体管WTr成为关闭状态，将数据D[j+1]从布线WBL供应并写入到存储单元MC[j+1]的存储节点即可。尤其是，j为n-1时的写入工作是指以下记载的时间T14至时间T15的工作。
在时间T14，对布线WWL[1]至布线WWL[n-1]施加低电平电位，对布线WWL[n]继续施加高电平电位。由此，在时间T14至时间T15，存储单元MC[1]至存储单元MC[n-1]所包括的晶体管WTr成为关闭状态，存储单元MC[n]所包括的晶体管WTr成为充分的开启状态。然后，对布线WBL供应数据D[n]。因为存储单元MC[n]所包括的晶体管WTr处于充分的开启状态，所以数据D[n]以到达存储单元MC[n]的存储节点的方式被写入。此外，因为存储单元MC[1]至存储单元MC[n-1]的晶体管WTr处于关闭状态，所以保持在存储单元MC[1]至存储单元MC[n-1]中的各数据D[1]至数据D[n-1]经时间T14至时间T15的写入工作也不会消失。
经上述工作，可以对图4A至图4C所示的半导体装置中的任一个所包括的存储单元MC写入数据。
图8B是示出从存储单元MC[1]至存储单元MC[n]分别读出数据D[1]至数据D[n]的时序图的例子。此时，为了保持储存在各存储单元MC中的数据，晶体管WTr需要处于关闭状态。因此，当从存储单元MC[1]至存储单元MC[n]读出数据时，布线WWL[1]至布线WWL[n]的电位为低电平电位。
在图4A至图4C所示的半导体装置的电路结构中，当读出特定的存储单元MC的数据时，在使其他存储单元MC所包括的晶体管RTr处于充分的开启状态的情况下，使该特定的存储单元MC所包括的晶体管RTr在饱和区域工作。也就是说，流过该特定的存储单元MC所包括的晶体管RTr的源极-漏极间的电流取决于源极-漏极间电压及保持在该特定的存储单元MC中的数据。
例如，对读出保持在存储单元MC[k](在此，k为1以上且n以下的整数)中的数据的情况进行考察。此时，为了使存储单元MC[k]以外的存储单元MC[1]至存储单元MC[n]所包括的各晶体管RTr成为充分的开启状态，对布线RWL[k]以外的布线RWL[1]至布线RWL[n]供应高电平电位。
另一方面，为了使存储单元MC[k]所包括的晶体管RTr成为对应于所保持的数据的开启状态，需要将布线RWL[k]的电位设定为与将该数据写入到存储单元MC[k]时的布线RWL[k]相等的电位。在此，将写入工作时及读出工作时的布线RWL[k]的电位设定为低电平电位。
例如，对节点N1和节点N2分别供应+3V和0V的电位。然后，在使节点N2成为浮动状态之后，测量节点N2的电位。在将布线RWL[k]以外的布线RWL[1]至布线RWL[n]的电位设定为高电平电位的情况下，存储单元MC[k]以外的存储单元MC[1]至存储单元MC[n]的各晶体管RTr成为充分的开启状态。另一方面，存储单元MC[k]所包括的晶体管RTr的第一端子和第二端子之间的电压取决于该晶体管RTr的栅极的电位及节点N1的电位，由此节点N2的电位取决于存储单元MC[k]的存储节点所保持的数据。
经上述工作，可以读出存储单元MC[k]所保持的数据。
考虑到上述情况，说明图8B的时序图所示的工作例子。在时间T20，布线WWL[1]至布线WWL[n]、布线RWL[1]至布线RWL[n]、布线WBL、节点N1及节点N2的各电位为低电平电位。尤其是，节点N2处于浮动状态。此外，存储单元MC[1]至存储单元MC[n]的存储节点分别保持数据D[1]至数据D[n]。
在时间T21至时间T22，布线RWL[1]开始被施加低电平电位，布线RWL[2]至布线RWL[n]开始被施加高电平电位。由此，在时间T21至时间T22，存储单元MC[2]至存储单元MC[n]的各晶体管RTr成为充分的开启状态。此外，存储单元MC[1]的晶体管RTr成为对应于保持在存储单元MC[1]的存储节点中的数据D[1]的开启状态。此外，布线RBL被供应电位VR。由此，节点N1的电位成为VR，节点N2的电位取决于节点N1的电位VR及存储单元MC[1]的存储节点所保持的数据。在此，节点N2的电位为VD[1]。通过测量节点N2的电位VD[1]，可以读出存储单元MC[1]的存储节点所保持的数据D[1]。
在时间T22至时间T23，布线RWL[1]至布线RWL[n]开始被施加低电平电位。此外，节点N2被供应低电平电位，然后节点N2成为浮动状态。也就是说，在时间T22至时间T23，布线RWL[1]至布线RWL[n]、节点N2的各电位成为与时间T20至时间T21相等的电位。此外，布线RBL也可以持续被供应电位VR，或者，也可以被供应低电平电位。在本工作例子中，布线RBL在时间T21后也持续被供应电位VR。
在时间T23至时间T24，布线RWL[2]被施加低电平电位，布线RWL[1]、布线RWL[3]至布线RWL[n]开始被施加高电平电位。由此，在时间T23至时间T24，存储单元MC[1]、存储单元MC[3]至存储单元MC[n]的各晶体管RTr成为充分的开启状态。此外，存储单元MC[2]的晶体管RTr成为对应于保持在存储单元MC[2]的存储节点中的数据D[2]的开启状态。此外，布线RBL继续被供应电位VR。由此，节点N2的电位取决于节点N1的电位VR及存储单元MC[2]的存储节点所保持的数据。在此，节点N2的电位为VD[2]。通过测量节点N2的电位VD[2]，可以读出存储单元MC[2]的存储节点所保持的数据D[2]。
在时间T24至时间T25，与时间T20至时间T22的从存储单元MC[1]读出数据D[1]的工作、时间T22至时间T24的从存储单元MC[2]读出数据D[2]的工作同样，从存储单元MC[3]至存储单元MC[n-1]分别依次读出数据D[3]至数据D[n-1]。具体而言，当从存储单元MC[j](在此，j为3以上且n-1以下的整数)读出数据D[j]时，使节点N2的电位成为低电平电位，且使节点N2成为浮动状态，然后，对布线RWL[j]以外的布线RWL[1]至布线RWL[n]供应高电平电位，使得存储单元MC[j]以外的存储单元MC[1]至存储单元MC[n]所包括的晶体管RTr成为充分的开启状态，存储单元MC[j]所包括的晶体管RTr成为对应于数据D[j]的开启状态。接着，通过将节点N1的电位设定为VR，使节点N2的电位成为对应于数据D[j]的电位，并且通过测量该电位，可以读出数据D[j]。此外，在读出存储单元MC[j]所保持的数据D[j]之后，为了准备下一个读出工作，通过开始对布线RWL[1]至布线RWL[n]施加低电平电位，节点N2的电位成为低电平电位，然后节点N2成为浮动状态。尤其是，当j为n-1时，上述准备是指时间T25至时间T26的工作。
在时间T25至时间T26，布线RWL[1]至布线RWL[n]开始被施加低电平电位。此外，节点N2开始被施加低电平电位，使得节点N2的电位成为低电平电位，然后节点N2成为浮动状态。也就是说，在时间T25至时间T26，布线RWL[1]至布线RWL[n]、节点N2的各电位成为与时间T20至时间T21相等的电位。此外，布线RBL既可继续被供应电位VR又可被施加低电平电位。在本工作例子中，在时间T21开始对布线RBL施加电位VR，布线RBL在时间T22后也持续被施加电位VR。
在时间T26，布线RWL[n]被施加低电平电位，布线RWL[1]至布线RWL[n-1]被供应高电平电位。由此，在时间T26至时间T27，存储单元MC[1]至存储单元MC[n-1]的各晶体管RTr成为充分的开启状态。此外，存储单元MC[n]的晶体管RTr成为对应于存储单元MC[n]的存储节点所保持的数据D[n]的开启状态。此外，布线RBL持续被供应电位VR。由此，节点N2的电位取决于节点N1的电位VR及存储单元MC[n]的存储节点所保持的数据。在此，节点N2的电位为VD[n]。通过测量节点N2的电位VD[n]，可以读出存储单元MC[n]的存储节点所保持的数据D[n]。
经上述工作，可以从图4A至图4C所示的半导体装置的各存储单元MC读出数据。
注意，本发明的一个方式的信息处理装置的工作不局限于上述工作例子。作为本发明的一个方式的信息处理装置的工作，也可以根据状况而适当地改变上述工作例子。例如，在上述读出工作中，通过对节点N1供应电位VR，从节点N2读出对应于保持在所希望的存储单元MC的存储节点中的数据的电位VD。
接着，说明为将图6或图7所示的NAND型存储电路应用于图1的存储部1196而将该存储电路用作高速缓冲存储器的方法的一个例子。
图9示出包括块BLK_1至块BLK_k(k为1以上的整数)的存储部的结构例子。块BLK_1至块BLK_k中的每一个例如包括图6或图7所示的n行m列的矩阵状的存储单元MC[1，1]至存储单元MC[n，m]。在图9所示的块BLK_1至块BLK_k中，只示出着眼于某个列的存储单元MC。因此，在图9所示的符号中，用“[]”表示块BLK所包括的矩阵状的存储单元MC的行的地址，用“_”表示块BLK的地址，而不表示列的地址。此外，在将图6所示的存储部应用于图9所示的存储部的情况下，图9不示出各晶体管的背栅极。
图9所示的存储部具有在图6或图7所示的存储部中设置晶体管BTr_1至晶体管BTr_k、晶体管STr_1至晶体管STr_k的结构。
具体而言，在图9的存储部中，布线RBL_1与晶体管BTr_1的第一端子及晶体管STr_1的第一端子电连接。此外，晶体管STr_1的第二端子与布线WBL_1及开关SW_1的第一端子电连接。布线RBL_h(h为1以上且k以下的整数)与晶体管BTr_h的第一端子及晶体管STr_h的第一端子电连接。此外，晶体管STr_h的第二端子与布线WBL_h及开关SW_h的第一端子电连接。布线RBL_k与晶体管BTr_k的第一端子及晶体管STr_k的第一端子电连接。此外，晶体管STr_k的第二端子与布线WBL_k及开关SW_k的第一端子电连接。
开关SW_1至开关SW_k的各第二端子与布线LN1电连接。此外，开关SW_1至开关SW_k的各第三端子与布线LN2电连接。
开关SW_1至开关SW_k各自具有使第一端子与第二端子及第三端子中的任一个成为导通状态的功能。也就是说，开关SW_1至开关SW_k各自可以选择块BLK_1至块BLK_k各自与布线LN1还是与布线LN2成为导通状态。
布线LN1例如被用作对块BLK_1至块BLK_k的各串的存储单元发送写入用数据的布线。此外，布线LN2例如被用作发送从块BLK_1至块BLK_k的各串的存储单元读出的数据的布线。此外，本发明的一个方式的信息处理装置不局限于该结构。例如，布线LN1及布线LN2不局限于两个布线，而可以只有一个布线(在此情况下，可以不设置开关SW_1至开关SW_k)，也可以为三个以上的布线(在此情况下，将开关SW_1至开关SW_k各自置换成对应于布线个数的选择器电路等即可)。
晶体管BTr_1至晶体管BTr_k各自被用作用来调整布线RBL_1至布线RBL_k的各节点N1的电位的晶体管。由此，对晶体管BTr_1至晶体管BTr_k的各第二端子及各栅极输入规定电位。具体而言，晶体管BTr[i]例如具有如下功能：当从块BLK_h(h为1以上且k以下的整数)的存储单元MC[1]_h至存储单元MC[n]_h中的任一个读出电位时，将布线RBL_h的节点N1的该电位改变为写入用电位。因此晶体管BTr_1至晶体管BTr_k也可以被置换成如读出放大器等放大电路。
晶体管STr_1至晶体管STr_k各自被用作开关元件。由此，晶体管STr_1至晶体管STr_k的各栅极与发送用来切换晶体管STr_1至晶体管STr_k中的每一个的开启状态或关闭状态的信号的布线电连接。
接着，说明将图9的存储部的一部分用作高速缓冲存储器时的该存储部的工作方法。此外，将使用图10所示的存储部说明该工作方法。
图10示出简化图9所示的存储部而成的存储部。具体而言，图10的存储部具有在图9的存储部中m为3且k为3的结构。
图10的存储部包括块BLK_1至块BLK_3，并且块BLK_1至块BLK_3各自包括一个以上的串。具体而言，块BLK_1包括存储单元MC[1]_1至存储单元MC[3]_1作为一个串，块BLK_2包括存储单元MC[1]_2至存储单元MC[3]_2作为一个串，并且块BLK_3包括存储单元MC[1]_3至存储单元MC[3]_3作为一个串。
块BLK_2的串所包括的存储单元MC[1]_2至存储单元MC[3]_2的各存储节点保持数据。具体而言，例如，存储单元MC[1]_2至存储单元MC[3]_2的各存储节点保持V[1]_2、V[2]_2、V[3]_2作为电位。
此外，块BLK_1的串所包括的存储单元MC[1]_1至存储单元MC[3]_1、块BLK_3的串所包括的存储单元MC[1]_3至存储单元MC[3]_3的各存储节点没有保持数据。
在此，对改写保持在存储单元MC[1]_2的存储节点中的V[1]_2的情况进行考察。
在改写存储单元MC[1]_2的存储节点的电位的情况下，为了将改写用数据从布线WBL_2通过存储单元MC[2]_2及存储单元MC[3]_2的各晶体管WTr发送到存储单元MC[1]_2，需要暂时备份预先保持在存储单元MC[2]_2及存储单元MC[3]_2的各存储节点中的V[2]_2、V[3]_2。
首先，作为改写用数据，例如将电位VREW写入到块BLK_1的串所包括的存储单元MC[3]_1的存储节点。具体而言，使开关SW_1的第一端子与第二端子成为导通状态，对布线WWL[3]_1输入高电平电位来使存储单元MC[3]_1的晶体管WTr成为开启状态，以从布线LN1输入VREW。此时，需要对块BLK_2的布线WWL[3]_2及块BLK_3的布线WWL[3]_3输入低电平电位，使得存储单元MC[3]_2及存储单元MC[3]_3的各晶体管WTr成为关闭状态，以防止从布线WBL_1向块BLK_2及块BLK_3的各存储单元MC写入VREW。此外，使开关SW_2及开关SW_3的各第一端子与各第三端子成为导通状态，也就是说，各第一端子与各第二端子成为非导通状态即可。
此时，可以将存储单元MC[3]_1视为高速缓冲存储器。
接着，暂时备份保持在块BLK_2的存储单元MC[3]_2的存储节点中的V[3]_2。在本工作例子中，将存储单元MC[3]_2的存储节点的V[3]_2备份到块BLK_3的存储单元MC[2]_3的存储节点。具体而言，使开关SW_2及开关SW_3的各第一端子与第二端子成为导通状态，对布线RWL[1]_2及布线RWL[2]_2输入高电平电位，并且以使存储单元MC[1]_2及存储单元MC[2]_2的各晶体管RTr成为充分的开启状态的方式提高存储单元MC[1]_2及存储单元MC[2]_2的各存储节点的电位。此外，对晶体管STr_2的栅极输入高电平电位，使得晶体管STr_2成为开启状态。此外，对晶体管STr_3的栅极输入低电平电位，使得晶体管STr_3成为关闭状态，并且对块BLK_3的布线WWL[2]_3及布线WWL[3]_3输入高电平电位，使得存储单元MC[2]_3及存储单元MC[3]_3的各晶体管WTr成为开启状态。
在此，通过对块BLK_2的节点N2供应VR，可以将块BLK_2的节点N1的电位设定为对应于保持在块BLK_2的存储单元MC[3]_2的存储节点中的V[3]_2的电位。此外，可以使用晶体管BTr_2将节点N1的电位改变为V[3]_2。
此时，块BLK_2的节点N1与块BLK_3的存储单元MC[2]_3的存储节点成为导通状态，由此块BLK_3的存储单元MC[2]_3的存储节点的电位成为V[3]_2。然后，对布线WWL[2]_3输入低电平电位，使得存储单元MC[2]_3的晶体管WTr成为关闭状态，由此可以在存储单元MC[2]_3的存储节点中保持V[3]_2的电位。
接着，暂时备份保持在块BLK_2的存储单元MC[2]_2的存储节点中的V[2]_2。在本工作例子中，将存储单元MC[2]_2的存储节点的V[2]_2备份到块BLK_3的存储单元MC[3]_3的存储节点。具体而言，使开关SW_2及开关SW_3的各第一端子与第二端子成为导通状态，对布线RWL[1]_2及布线RWL[3]_2输入高电平电位，并且以使存储单元MC[1]_2及存储单元MC[3]_2的各晶体管RTr成为充分的开启状态的方式提高存储单元MC[1]_2及存储单元MC[3]_2的各存储节点的电位。此外，对晶体管STr_2的栅极输入高电平电位，使得晶体管STr_2成为开启状态。此外，对晶体管STr_3的栅极输入低电平电位，使得晶体管STr_3成为关闭状态，并且对块BLK_3的布线WWL[3]_3输入高电平电位，使得存储单元MC[3]_3的各晶体管WTr成为开启状态。
在此，通过对块BLK_2的节点N2供应VR，可以将块BLK_2的节点N1的电位设定为对应于保持在块BLK_2的存储单元MC[2]_2的存储节点中的V[2]_2的电位。此外，可以使用晶体管BTr_2将节点N1的电位改变为V[2]_2。
此时，块BLK_2的节点N1与块BLK_3的存储单元MC[3]_3的存储节点成为导通状态，由此块BLK_3的存储单元MC[3]_3的存储节点的电位成为V[2]_2。然后，对布线WWL[3]_3输入低电平电位，使得存储单元MC[3]_3的晶体管WTr成为关闭状态，由此可以在存储单元MC[3]_3的存储节点中保持V[2]_2的电位。
接着，删除保持在块BLK_2的存储单元MC[1]_2至存储单元MC[3]_2的各存储节点中的数据。
具体而言，首先，使开关SW_2的第一端子与第二端子成为导通状态，并且对晶体管STr_1至晶体管STr_3的各栅极输入低电平电位，使得晶体管STr_1至晶体管STr_3各自成为关闭状态。此外，通过对块BLK_1的布线WWL[3]_1及块BLK_3的布线WWL[3]_3输入低电平电位，使块BLK_1的存储单元MC[3]_1及块BLK_3的存储单元MC[3]_3的各晶体管WTr成为关闭状态。此外，也可以使开关SW_1、开关SW_3的各第一端子与各第三端子成为导通状态，也就是说，各第一端子与各第二端子成为非导通状态。
然后，通过对块BLK_2的布线WWL[1]_2至布线WWL[3]_2中的每一个输入高电平电位，使块BLK_2的存储单元MC[1]_2至存储单元MC[3]_2的各晶体管WTr成为开启状态。此时，通过从布线LN1向存储单元MC[1]_2至存储单元MC[3]_2的各存储节点供应数据初始化用电位(如低电平电位、接地电位等)，将保持在存储单元MC[1]_2至存储单元MC[3]_2的各存储节点中的电位改写为初始化用电位。然后，通过对块BLK_2的布线WWL[1]_2至布线WWL[3]_2中的每一个输入低电平电位，使块BLK_2的存储单元MC[1]_2至存储单元MC[3]_2的各晶体管WTr成为关闭状态，由此结束块BLK_2的存储单元MC[1]_2至存储单元MC[3]_2的各数据的删除。此外，通过以以下说明的数据写入时序使存储单元MC[1]_2至存储单元MC[3]_2的晶体管WTr成为开启状态，可以改写数据，由此不一定需要进行以上说明的删除工作。
接着，将保持在块BLK_1的存储单元MC[3]_1的存储节点中的VREW写入到块BLK_2的存储单元MC[2]_2。具体而言，使开关SW_1及开关SW_2的各第一端子与第二端子成为导通状态，对布线RWL[1]_1及布线RWL[2]_1输入高电平电位，并且以使存储单元MC[1]_1及存储单元MC[2]_1的各晶体管RTr成为充分的开启状态的方式提高存储单元MC[1]_1及存储单元MC[2]_1的各存储节点的电位。此外，对晶体管STr_1的栅极输入高电平电位，使得晶体管STr_1成为开启状态。此外，对晶体管STr_2的栅极输入低电平电位，使得晶体管STr_2成为关闭状态，并且对块BLK_2的布线WWL[1]_3至布线WWL[3]_3输入高电平电位，使得存储单元MC[1]_3至存储单元MC[3]_3的各晶体管WTr成为开启状态。
此时，需要对块BLK_3的布线WWL[3]_3输入低电平电位，使得存储单元MC[3]_3的晶体管WTr成为关闭状态，并对晶体管STr_3的栅极输入低电平电位，使得晶体管STr_3成为关闭状态，以防止VREW从块BLK_1被写入到块BLK_3的存储单元MC[3]_3。此外，也可以使开关SW_3的第一端子与第三端子成为导通状态，也就是说，第一端子与第二端子成为非导通状态。
在此，通过对块BLK_1的节点N2供应VR，可以将块BLK_1的节点N1的电位设定为对应于保持在块BLK_1的存储单元MC[3]_1的存储节点中的VREW的电位。此外，可以使用晶体管BTr_2将节点N1的电位改变为VREW。
此时，块BLK_1的节点N1与块BLK_2的存储单元MC[1]_2的存储节点成为导通状态，由此块BLK_2的存储单元MC[1]_2的存储节点的电位成为VREW。然后，对布线WWL[1]_2输入低电平电位，使得存储单元MC[1]_2的晶体管WTr成为关闭状态，由此可以在存储单元MC[1]_2的存储节点中保持VREW的电位。
接着，将保持在块BLK_3的存储单元MC[3]_3的存储节点中的V[2]_2写回到块BLK_2的存储单元MC[2]_2。具体而言，使开关SW_2及开关SW_3的各第一端子与第二端子成为导通状态，对布线RWL[1]_3及布线RWL[2]_3输入高电平电位，并且以使存储单元MC[1]_3及存储单元MC[2]_3的各晶体管RTr成为充分的开启状态的方式提高存储单元MC[1]_3及存储单元MC[2]_3的各存储节点的电位。此外，对晶体管STr_3的栅极输入高电平电位，使得晶体管STr_3成为开启状态。此外，对晶体管STr_2的栅极输入低电平电位，使得晶体管STr_2成为关闭状态，并且对块BLK_2的布线WWL[2]_2及布线WWL[3]_2输入高电平电位，使得存储单元MC[2]_2及存储单元MC[3]_2的各晶体管WTr成为开启状态。
此时，需要对块BLK_1的布线WWL[3]_1输入低电平电位，使得存储单元MC[3]_1的晶体管WTr成为关闭状态，并对晶体管STr_1的栅极输入低电平电位，使得晶体管STr_1成为关闭状态，以防止V[2]_2从块BLK_3被写入到块BLK_1的存储单元MC[3]_1。此外，也可以使开关SW_1的第一端子与第三端子成为导通状态，也就是说，第一端子与第二端子成为非导通状态。
在此，通过对块BLK_3的节点N2供应VR，可以将块BLK_3的节点N1的电位设定为对应于保持在块BLK_3的存储单元MC[3]_3的存储节点中的V[2]_2的电位。此外，可以使用晶体管BTr_3将节点N1的电位改变为V[2]_2。
此时，块BLK_3的节点N1与块BLK_2的存储单元MC[2]_2的存储节点成为导通状态，由此块BLK_2的存储单元MC[2]_2的存储节点的电位成为V[2]_2。然后，对布线WWL[2]_2输入低电平电位，使得存储单元MC[2]_2的晶体管WTr成为关闭状态，由此结束将电位V[2]_2写回到存储单元MC[2]_2的存储节点。
接着，将保持在块BLK_3的存储单元MC[2]_3的存储节点中的V[3]_2写回到块BLK_2的存储单元MC[3]_2。具体而言，使开关SW_2及开关SW_3的各第一端子与第二端子成为导通状态，对布线RWL[1]_3及布线RWL[3]_3输入高电平电位，并且以使存储单元MC[1]_3及存储单元MC[3]_3的各晶体管RTr成为充分的开启状态的方式提高存储单元MC[1]_3及存储单元MC[3]_3的各存储节点的电位。此外，对晶体管STr_3的栅极输入高电平电位，使得晶体管STr_3成为开启状态。此外，对晶体管STr_2的栅极输入低电平电位，使得晶体管STr_2成为关闭状态，并且对块BLK_2的布线WWL[3]_2输入高电平电位，使得存储单元MC[3]_2的各晶体管WTr成为开启状态。
此时，需要对块BLK_1的布线WWL[3]_1输入低电平电位，使得存储单元MC[3]_1的晶体管WTr成为关闭状态，并对晶体管STr_1的栅极输入低电平电位，使得晶体管STr_1成为关闭状态，以防止V[3]_2从块BLK_3被写入到块BLK_1的存储单元MC[3]_1。此外，也可以使开关SW_1的第一端子与第三端子成为导通状态，也就是说，第一端子与第二端子成为非导通状态。
在此，通过对块BLK_3的节点N2供应VR，可以将块BLK_3的节点N1的电位设定为对应于保持在块BLK_3的存储单元MC[2]_3的存储节点中的V[3]_2的电位。此外，可以使用晶体管BTr_3将节点N1的电位改变为V[3]_2。
此时，块BLK_3的节点N1与块BLK_2的存储单元MC[3]_2的存储节点成为导通状态，由此块BLK_2的存储单元MC[3]_2的存储节点的电位成为V[3]_2。然后，对布线WWL[3]_2输入低电平电位，使得存储单元MC[3]_2的晶体管WTr成为关闭状态，由此结束将电位V[3]_2写回到存储单元MC[3]_2的存储节点。
通过进行上述工作，可以在对图9或图10所示的存储部进行数据写入或数据改写等时将该存储部的一部分用作高速缓冲存储器。
受信息处理装置的环境(温度、湿度等)或自然辐射所引起的软差错等的影响，图9或图10所示的存储部的串的各存储单元所包括的晶体管WTr、晶体管RTr、晶体管BTr以及晶体管STr中的至少一个的晶体管特性有时恶化(例如关闭状态下的晶体管的源极-漏极间电流增大)。在此情况下，通过使图1的信息处理装置50的控制器1197具有对存储部所包括的串(存储单元)进行差错检验的功能，可以对图9或图10所示的存储部的串进行差错检验。此外，控制器1197也可以具有在被进行了差错检验的存储单元中检出差错时停止访问包括该存储单元的串而访问其他串的功能。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式3)
在本实施方式中，说明在实施方式1中说明的信息处理装置的结构例子及可以应用于该信息处理装置的晶体管的结构例子。
<信息处理装置的结构例子1>
图11所示的信息处理装置包括存储部100及控制部200。图11是晶体管300的沟道长度方向上的截面图，图12是晶体管300的沟道宽度方向上的截面图。
在图11中，控制部200相当于图1中的包括控制器1197的电路，存储部100相当于图1中的存储部1196。
首先，说明控制部200所包括的晶体管300及形成在其周围的绝缘体、导电体等。
作为一个例子，晶体管300设置在衬底311上，并包括：导电体316；绝缘体315；由衬底311的一部分构成的半导体区域313；以及被用作源区域或漏区域的低电阻区域314a及低电阻区域314b。此外，晶体管300例如可以应用于控制器1197所包括的晶体管等。
作为衬底311，优选使用半导体衬底(例如单晶衬底或硅衬底)。
如图12所示，在晶体管300中，导电体316隔着绝缘体315覆盖半导体区域313的顶面及沟道宽度方向的侧面。如此，通过采用Fin型的晶体管300，实效的沟道宽度得到增大，从而能够提高晶体管300的通态特性。此外，由于可以增大栅电极的电场的影响，所以能够提高晶体管300的关态特性。
此外，晶体管300可以为p沟道晶体管或n沟道晶体管。
半导体区域313的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域314a及低电阻区域314b等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)、GaN(氮化镓)等的材料形成。可以使用对晶格施加应力，改变晶面间距而控制有效质量的硅。此外，晶体管300也可以是使用GaAs和GaAlAs等的HEMT(High Electron Mobility Transistor：高电子迁移率晶体管)。
在低电阻区域314a及低电阻区域314b中，除了应用于半导体区域313的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体316，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。
此外，由于导电体的材料决定功函数，所以通过选择该导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和埋入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面上优选使用钨。
注意，图11及图12所示的晶体管300的结构只是一个例子，不局限于上述结构，根据电路结构或驱动方法等使用适当的晶体管即可。例如，信息处理装置的控制部200可以由只有OS晶体管的单极性电路构成。
以覆盖晶体管300的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，氧氮化硅是指在其组成中氧含量多于氮含量的材料，而氮氧化硅是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，“氧氮化铝”是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作使因设置在其下方的晶体管300等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢等杂质从衬底311或晶体管300等扩散到包括晶体管700、多个晶体管800、晶体管900的存储部100的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，在晶体管700、多个晶体管800、晶体管900为OS晶体管的情况下，有时因氢扩散到晶体管700、多个晶体管800、晶体管900等具有氧化物半导体的半导体元件中，而该半导体元件的特性下降。因此，优选在晶体管700、多个晶体管800、晶体管900与晶体管300之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测定。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的相对介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将相对介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，作为一个例子，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，在导电体的一部分被用作布线时，导电体的一部分有时被用作插头。
作为各插头及布线(导电体328及导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。具体而言，优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料可以降低布线电阻。
此外，也可以在绝缘体326及导电体330上形成布线层。例如，在图11中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管300连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料形成。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层分离晶体管300与包括晶体管700、多个晶体管800、晶体管900的存储部100，从而可以抑制氢从晶体管300扩散到存储部100。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，可以在保持作为布线的导电性的状态下抑制氢从晶体管300扩散。在此情况下，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
优选在绝缘体354及导电体356上使用对氢具有阻挡性的绝缘体。例如，在图11中，在绝缘体354及导电体356上设置有绝缘体360。此外，也可以在绝缘体360中设置开口部来以电连接于导电体356的方式形成导电体。此时，该导电体被用作插头或布线。此外，该导电体可以使用与导电体328及导电体330同样的材料而设置。尤其是，该导电体优选包含对氢具有阻挡性的导电体。
此外，通过使用对氢具有阻挡性的绝缘体作为绝缘体360且使用对氢具有阻挡性的导电体作为该导电体，可以在晶体管300与后述晶体管700、多个晶体管800及晶体管900之间使用阻挡层彼此分离。由此，可以抑制氢从晶体管300扩散到晶体管700、多个晶体管800及晶体管900。
接着，说明存储部100所包括的晶体管700、多个晶体管800、晶体管900以及形成在它们附近的绝缘体或导电体等。
图11示出存储部100包括三维NAND型存储电路的例子。作为三维NAND型存储电路的构成要素，图11所示的信息处理装置的存储部100包括晶体管700、多个晶体管800以及晶体管900。此外，晶体管700及晶体管900相当于用来选择位于与此相同的开口部的多个晶体管800的晶体管，晶体管800相当于储存数据的单元晶体管。在本说明书等中，有时将位于同一开口部的晶体管700、多个晶体管800、晶体管900称为串。
图11所示的存储部100设置在控制部200上。此外，存储部100包括控制部200上方的绝缘体111至绝缘体117、绝缘体121、绝缘体122、绝缘体131、绝缘体132、绝缘体133、导电体151至导电体156、半导体141至半导体143。
绝缘体111设置在控制部200上方。由此，位于绝缘体111下部的绝缘体360优选使用平坦性优良的成膜方法而形成。此外，优选对绝缘体360进行CMP处理。
作为绝缘体111，例如可以使用包含氧化硅或氧氮化硅的材料。此外，例如，可以使用包含选自硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪、钽等中的材料的绝缘体的单层或叠层。
导电体151被层叠在绝缘体111上。作为一个例子，导电体151被用作对存储部100的所有串供应规定电位的布线。
作为导电体151，例如可以使用包含选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌等中的一种以上金属元素的材料。此外，也可以使用以包含磷等杂质元素的多晶硅为代表的导电率高的半导体以及镍硅化物等硅化物。此外，也可以使用包含将在实施方式6中说明的金属氧化物所包含的金属元素及氧的导电材料。此外，也可以使用包含钛、钽等金属元素及氮的导电材料。例如，也可以使用氮化钛、氮化钽等包含氮的导电材料。此外，例如也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有硅的铟锡氧化物等。此外，例如也可以使用包含氮的铟镓锌氧化物等。通过使用这种材料，有时可以俘获从周围的绝缘体等混入的氢或水。
对导电体151的形成方法没有特别的限制。例如，可以使用溅射法、CVD法(包括热CVD法、MOCVD法、PECVD法等)、MBE(Molecular Beam Epitaxy)法、ALD(Atomic LayerDeposition)法、PLD(Pulsed Laser Deposition)法等。
作为绝缘体112至绝缘体117，例如可以使用与绝缘体111同样的材料。此外，作为绝缘体112至绝缘体117，例如优选使用低介电常数材料。通过将低介电常数材料用于绝缘体112至绝缘体117，可以降低导电体152至导电体156及绝缘体112至绝缘体117所引起的寄生电容的值。因此，可以提高存储部100的驱动速度。
对绝缘体112至绝缘体117的形成方法没有特别的限制。例如，可以使用溅射法、CVD法(包括热CVD法、MOCVD法、PECVD法等)、MBE法、ALD法、PLD法等。
导电体152被用作晶体管900的栅极及与该栅极电连接的布线。此外，导电体153至导电体155被用作多个晶体管800的栅极及与该栅极电连接的布线。此外，导电体156被用作晶体管700的栅极及与该栅极电连接的布线。
作为导电体152至导电体156，例如可以使用与导电体151同样的材料。此外，作为导电体152至导电体156的形成方法，可以使用与导电体151同样的方法。
此外，在绝缘体112至绝缘体117及导电体152至导电体156中设置有开口部。在该开口部中设置有绝缘体121、绝缘体122、绝缘体131至绝缘体133、半导体141至半导体143。
半导体141与该开口部的部分侧面及底面接触。具体而言，半导体141设置在导电体151的一部分上，并覆盖开口部侧面的绝缘体112的一部分。
半导体141例如优选为扩散了杂质的硅。作为该杂质，可以使用n型杂质(施主)。作为n型杂质，例如可以使用磷、砷等。此外，作为该杂质，可以使用p型杂质(受主)。作为p型杂质，例如可以使用硼、铝、镓等。此外，作为硅，例如可以使用单晶硅、氢化非晶硅、微晶硅或多晶硅等。此外，除了硅以外，有时可以应用载流子浓度高的金属氧化物作为半导体141。此外，有时可以应用Ge等半导体、ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体。
此外，应用于后述半导体142、半导体143的材料优选与半导体141相同，有时半导体142的载流子浓度优选低于半导体141、半导体143。
例如，在使用扩散了p型杂质硅作为半导体141的情况下，优选先在导电体151上形成半导体141再对半导体141添加硼、铝、镓等p型杂质。由此，在半导体141中形成p型区域。此外，在使用扩散了n型杂质硅作为半导体141的情况下，优选先在导电体151上形成半导体141再对半导体141添加磷、砷等n型杂质。由此，在半导体141中形成n型区域。
此外，作为一个例子，在使用金属氧化物作为半导体141的情况下，优选先在导电体151上形成半导体141再对半导体141添加金属元素等。由此，可以在半导体141中提高载流子浓度。尤其是在使用将在实施方式6中说明的金属氧化物作为半导体141的情况下，在半导体141中形成n型区域(n+区域)。此外，也可以对半导体141不添加金属元素等而添加水、氢等，然后进行热处理以在半导体141中产生氧空位。在半导体141中的产生氧空位的区域中形成n型区域，由此其结果是，半导体141的载流子浓度得到提高。
绝缘体121与该开口部的部分底面接触。具体而言，绝缘体121覆盖半导体141上的一部分及开口部侧面的导电体152
绝缘体121被用作晶体管900的栅极绝缘膜。
作为绝缘体121，例如可以使用氧化硅、氧氮化硅等。尤其是在使用金属氧化物作为后述半导体142的情况下，绝缘体121优选为通过加热而脱离氧的材料。通过以与被用作半导体142的金属氧化物接触的方式设置包含氧的绝缘体121，可以减少该金属氧化物中的氧空位，来提高晶体管900的可靠性。
虽然对绝缘体121的成膜方法没有特别的限制，但是因为绝缘体121形成在设置在绝缘体112、导电体152以及绝缘体113中的开口部的侧面，所以需要使用覆盖率高的成膜方法。作为覆盖率高的成膜方法，例如可以举出ALD法等。
绝缘体131与该开口部的部分侧面接触。具体而言，绝缘体131覆盖该开口部侧面的导电体153至导电体155。因此，绝缘体131还覆盖开口部侧面的绝缘体114、绝缘体115。
绝缘体132与绝缘体131接触。此外，绝缘体133与绝缘体132接触。也就是说，从该开口部的侧面向中心依次层叠绝缘体131至绝缘体133。
绝缘体131被用作晶体管800的栅极绝缘膜。此外，绝缘体132被用作晶体管800的电荷累积层。此外，绝缘体133被用作晶体管800的隧穿绝缘膜。
例如，作为绝缘体131，优选使用氧化硅或氧氮化硅等。此外，作为绝缘体131，例如可以使用氧化铝、氧化铪或者含有铝及铪的氧化物等。此外，作为绝缘体131，可以采用层叠它们的绝缘体。通过使绝缘体131的厚度大于绝缘体133的厚度，可以使电荷从后述半导体142经过绝缘体133转移到绝缘体132。
作为绝缘体132，例如可以使用氮化硅或氮氧化硅等。注意，可以应用于绝缘体132的材料不局限于此。
作为绝缘体133，例如优选使用氧化硅或氧氮化硅。此外，作为绝缘体133，例如也可以使用氧化铝、氧化铪或包含铝及铪的氧化物等。此外，作为绝缘体133，也可以使用层叠它们的绝缘体。
绝缘体122与该开口部的部分侧面接触。具体而言，绝缘体122覆盖开口部侧面的导电体156。
绝缘体122被用作晶体管700的栅极绝缘膜。
作为绝缘体122，例如可以使用与绝缘体121同样的材料。此外，作为绝缘体122的形成方法，可以使用与绝缘体121同样的方法。
半导体142与形成在该开口部中的绝缘体121、绝缘体133以及绝缘体122的侧面接触。
半导体142被用作晶体管700、晶体管800、晶体管900的沟道形成区域及用来串联电连接晶体管700、晶体管800、晶体管900的布线。
作为半导体142，例如优选使用硅。此外，作为硅，例如可以使用单晶硅、氢化非晶硅、微晶硅或多晶硅等。此外，除了硅以外，有时可以应用金属氧化物作为半导体142。此外，有时可以应用Ge等半导体、ZnSe、CdS、GaAs、InP、GaN、SiGe等化合物半导体。
先在该开口部中形成半导体141、半导体142、绝缘体121、绝缘体122、绝缘体131、绝缘体132、绝缘体133再以嵌入该开口部的方式设置半导体143。具体而言，半导体143与绝缘体122的顶面及半导体142的顶面接触，并与绝缘体117的侧面接触。
作为半导体143，例如优选使用与半导体141同样的材料。因此，半导体141与半导体143的极性优选彼此相同。
布线层也可以设置在绝缘体117及半导体143上。例如，在图11中，作为布线层，依次层叠有绝缘体382及绝缘体384。此外，在绝缘体382及绝缘体384中形成有导电体386。导电体386被用作插头或布线。此外，导电体386可以使用与导电体328及导电体330同样的材料而设置。
注意，本发明的一个方式的信息处理装置不局限于图11所示的存储部100所包括的NAND型存储电路的结构。应用于本发明的一个方式的信息处理装置的NAND型存储电路也可以具有与图11所示的NAND型存储电路不同的结构。
<信息处理装置的结构例子2>
图13示出与图11不同的信息处理装置的结构例子。图13所示的信息处理装置具有图11的信息处理装置的存储部100的变形结构，具体而言，图13的信息处理装置的存储部100具有在实施方式2中说明的图4A的存储部的结构。
在图13所示的信息处理装置的存储部100中，作为一个例子，三维NAND型存储电路所包括的存储单元MC[1]包括晶体管RTr、晶体管WTr以及电容器CS。
与图11的信息处理装置同样，图13所示的存储部100设置在控制部200上。此外，存储部100包括控制部200上方的绝缘体211至绝缘体215、绝缘体240至绝缘体243、导电体221、导电体222、导电体250至导电体253、半导体231、半导体232。
绝缘体240设置在控制部200上方。由此，位于绝缘体240下部的绝缘体360优选使用平坦性优良的成膜方法而形成。此外，优选对绝缘体360进行CMP处理。
作为绝缘体240，例如可以使用可以应用于绝缘体111的材料。
绝缘体241被层叠在绝缘体240上。
作为绝缘体241，与绝缘体240同样，可以使用可以应用于绝缘体111的材料。
此外，导电体250嵌入绝缘体240中，导电体251嵌入绝缘体241中。导电体250及导电体251具有插头或布线的功能。与图11同样，有时使用同一符号表示图13所示的被用作插头或布线的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，在导电体的一部分被用作布线时，导电体的一部分有时被用作插头。
作为导电体250及导电体251，例如可以使用可以应用于导电体328及导电体330的材料。
绝缘体211设置在绝缘体241上。此外，导电体221设置在绝缘体211上。此外，绝缘体212设置在导电体221上。此外，导电体222设置在绝缘体212上。也就是说，绝缘体211、导电体221、绝缘体212、导电体222被依次层叠(被称为叠层体)。此外，图13的信息处理装置的存储部100包括与一个串所包括的存储单元MC的个数相同个数的叠层体。
此外，在图13的信息处理装置的制造工序中，通过形成抗蚀剂掩模并进行蚀刻处理等，在绝缘体211、导电体221、绝缘体212以及导电体222中设置开口部。此时，通过选择性地去除导电体221，由绝缘体211、导电体221以及绝缘体212构成凹部。在此情况下，作为导电体221，优选使用其蚀刻速率高于绝缘体211、绝缘体212以及导电体222的蚀刻速率的材料。
例如，抗蚀剂掩模可以适当地使用光刻(lithography)法、印刷法、喷墨法等来形成。当通过喷墨方法形成抗蚀剂掩模时不使用光掩模，因此能够减少制造成本。此外，当进行蚀刻处理时，既可以使用干蚀刻法又可以使用湿蚀刻法，也可以使用该两种方法。
此外，在通过蚀刻处理而形成的开口部中，依次形成有绝缘体213、半导体231、绝缘体214、绝缘体215、半导体232、绝缘体216、导电体223，后面就此叙述。
作为绝缘体211、绝缘体212，例如优选使用防止氢或杂质等扩散的具有阻挡性的膜。因此，作为绝缘体211、绝缘体212，例如可以使用与绝缘体111同样的材料。
作为导电体221、导电体222，例如优选使用可以应用于导电体151的材料。尤其是，作为导电体221、导电体222，优选使用具有抑制水或氢等杂质透过的功能的导电材料。
在通过上述蚀刻处理形成的开口部的侧面依次形成绝缘体213、半导体231。此外，以嵌入该开口部的凹部的方式形成绝缘体214。
作为绝缘体214的形成方法，例如，首先在该开口部的侧面形成足以嵌入该开口部的凹部的绝缘体214，然后以使绝缘体214残留在该凹部且使半导体231露出的方式通过蚀刻处理去除绝缘体214的一部分即可。
作为绝缘体213，例如可以使用氧化硅或氧氮化硅等。此外，作为绝缘体213，例如也可以使用氧化铝、氧化铪或包含铝及铪的氧化物等。此外，作为绝缘体213，也可以使用层叠它们的绝缘体。
作为半导体231，优选使用将在实施方式6中说明的金属氧化物。在本实施方式中，以下使用金属氧化物作为半导体231。尤其是，作为金属氧化物，优选使用后述CAAC-OS。例如，在使用多晶硅作为半导体231的情况下，有可能因可能形成在该多晶硅中的晶界而造成电子俘获密度上升，使得晶体管特性大幅度不均匀。另一方面，CAAC-OS不能确认到明确的晶界，由此可以抑制晶体管特性的不均匀。
此外，在形成绝缘体214之前，可以在氧气氛下对所形成的半导体231进行热处理，以对半导体231的金属氧化物供应氧。然后，在形成绝缘体214之后，可以进行对半导体231的金属氧化物供应杂质等的处理，以降低半导体231露出于开口部的区域的电阻。也就是说，半导体231与绝缘体214接触的区域成为高电阻区域，半导体231与绝缘体214不接触的区域成为低电阻区域。
此外，作为对半导体231的金属氧化物供应杂质等的处理，例如可以举出如下处理：在开口部的凹部嵌入绝缘体214，然后在开口部的侧面形成导电体并去除该导电体。通过半导体231的金属氧化物与该导电膜接触，有时该导电膜所包含的金属元素扩散到半导体231来与半导体231的构成元素形成金属化合物。借助于该金属化合物，在半导体231中形成低电阻区域。
作为绝缘体214，优选包含一种成分，该成分在与先形成的半导体231之间的界面及界面附近不会与半导体231所包含的成分形成化合物。具体而言，作为绝缘体214，例如可以使用氧化硅等。
然后，在半导体231、绝缘体214的形成表面依次形成绝缘体215、半导体232、绝缘体216、导电体223。通过形成导电体223，可以填充设置在叠层体中的开口部。
作为绝缘体215及绝缘体216，例如优选使用可以应用于绝缘体213的材料。
作为半导体232，与半导体231同样，例如优选使用将在实施方式6中说明的金属氧化物。
作为导电体223，例如优选使用可以应用于导电体151的材料。尤其是，作为导电体223，优选使用具有抑制水或氢等杂质的透过的功能的导电材料。
所形成的串的上部依次设置有绝缘体242及绝缘体243。
作为绝缘体242及绝缘体243，例如可以使用可以应用于绝缘体111的材料。
此外，导电体252嵌入绝缘体242中，导电体253嵌入绝缘体243中。导电体252及导电体253具有插头或布线的功能。
作为导电体252及导电体253，例如可以使用可以应用于导电体328及导电体330的材料。
经上述工序，可以制造包括图4A的存储部100的信息处理装置。
具体而言，图4A的存储部中的布线WBL、布线RBL、布线BGL分别对应于图13的半导体231、半导体232、导电体223。此外，图4A的存储部中的布线WWL、布线RWL分别对应于导电体221、导电体222。
因此，以导电体222为一个电极，以与导电体222接触的绝缘体213的区域为介电质，并且以与导电体222重叠的半导体231的区域为另一个电极，由此构成电容器CS。此外，以与导电体222重叠的半导体231的区域为栅极，以与导电体222重叠的绝缘体215的区域为栅极绝缘膜，以与导电体222重叠的半导体232的区域为沟道形成区域，以与导电体222重叠的绝缘体216的区域为栅极绝缘膜，并且以与导电体222重叠的导电体223的区域为背栅极，由此构成晶体管RTr。此外，以导电体221为栅极，以与导电体221重叠的绝缘体213为栅极绝缘膜，并且以与导电体221重叠的半导体231的区域为沟道形成区域，由此构成晶体管WTr。
注意，在本说明书等中公开的绝缘体、导电体、半导体等可以通过PVD(物理气相沉积)法、CVD(化学气相沉积)法形成。作为PVD法，例如可以举出溅射法、电阻加热蒸镀法、电子束蒸镀法、PLD(脉冲激光沉积)法等。此外，作为CVD法，可以举出等离子体CVD法、热CVD法等。尤其是，作为热CVD法，例如可以举出MOCVD(有机金属化学气相沉积)法、ALD(原子层沉积)法等。
由于热CVD法是不使用等离子体的成膜方法，因此具有不产生等离子体损伤所引起的缺陷的优点。
可以以如下方法进行利用热CVD法的成膜：将源气体及氧化剂同时供应到处理室内，将处理室内的压力设定为大气压或减压，使其在衬底附近或在衬底上发生反应而沉积在衬底上。
此外，以如下方法进行利用ALD法的成膜：将处理室内的压力设定为大气压或减压，将用来反应的源气体依次引入处理室，并且按该顺序反复地引入气体。例如，通过切换各开关阀(也称为高速阀)来将两种以上的源气体依次供应到处理室内，为了防止多种源气体混合，在引入第一源气体的同时或之后引入惰性气体(氩或氮等)等，然后引入第二源气体。注意，当同时引入第一源气体及惰性气体时，惰性气体被用作载流子气体，此外，可以在引入第二源气体的同时引入惰性气体。此外，也可以不引入惰性气体而通过真空抽气将第一源气体排出，然后引入第二源气体。第一源气体附着到衬底表面形成第一较薄的层，之后引入的第二源气体与该第一层起反应，由此第二较薄的层层叠在第一较薄的层上而形成薄膜。通过按该顺序反复多次地引入气体直到获得所希望的厚度为止，可以形成台阶覆盖性良好的薄膜。由于薄膜的厚度可以根据按顺序反复引入气体的次数来进行调节，因此，ALD法可以准确地调节厚度而适用于制造微型FET。
利用MOCVD法或ALD法等热CVD法可以形成以上所示的实施方式所公开的金属膜、半导体膜、无机绝缘膜等各种膜，例如，当形成In-Ga-Zn-O膜时，可以使用三甲基铟(In(CH3)3)、三甲基镓(Ga(CH3)3)及二甲基锌(Zn(CH3)2)。此外，不局限于上述组合，也可以使用三乙基镓(Ga(C2H5)3)代替三甲基镓，并使用二乙基锌(Zn(C2H5)2)代替二甲基锌。
例如，在使用利用ALD的沉积装置形成氧化铪膜时，使用如下两种气体：通过使包含溶剂和铪前体化合物的液体(铪醇盐、四(二甲基酰胺)铪(TDMAH，Hf[N(CH3)2]4)等铪酰胺)气化而得到的源气体；以及用作氧化剂的臭氧(O3)。此外，作为其他材料有四(乙基甲基酰胺)铪等。
例如，在使用利用ALD的沉积装置形成氧化铝膜时，使用如下两种气体：通过使包含溶剂和铝前体化合物的液体(三甲基铝(TMA、Al(CH3)3)等)气化而得到的源气体；以及用作氧化剂的H2O。此外，作为其他材料有三(二甲基酰胺)铝、三异丁基铝、铝三(2,2,6,6-四甲基-3,5-庚二酮酸)等。
例如，在使用利用ALD的沉积装置形成氧化硅膜时，使六氯乙硅烷附着在被成膜面上，供应氧化气体(O2、一氧化二氮)的自由基使其与附着物起反应。
例如，在使用利用ALD的沉积装置形成钨膜时，依次反复引入WF6气体和B2H6气体形成初始钨膜，然后依次反复引入WF6气体和H2气体形成钨膜。注意，也可以使用SiH4气体代替B2H6气体。
例如，在使用利用ALD的成膜装置形成氧化物半导体膜如In-Ga-Zn-O膜时，依次反复引入In(CH3)3气体和O3气体形成In-O层，然后依次反复引入Ga(CH3)3气体和O3气体形成GaO层，之后依次反复引入Zn(CH3)2气体和O3气体形成ZnO层。注意，这些层的顺序不局限于上述例子。此外，也可以使用这些气体来形成混合氧化物层如In-Ga-O层、In-Zn-O层、Ga-Zn-O层等。注意，虽然也可以使用利用Ar等惰性气体进行鼓泡而得到的H2O气体代替O3气体，但是优选使用不包含H的O3气体。此外，也可以使用In(C2H5)3气体代替In(CH3)3气体。此外，也可以使用Ga(C2H5)3气体代替Ga(CH3)3气体。此外，也可以使用Zn(CH3)2气体。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式4)
在本实施方式中，说明本发明的一个方式的信息处理装置的应用例子。
一般来说，计算机包括母板上的处理器、主存储器(main memory)、外存储器(storage)等作为构成要素，各构成要素例如通过总线电连接。由此，总线越长寄生电阻越大，从而发送信号所需的功耗也增加。
具体而言，计算机例如具有图14A所示的结构。计算机包括母板BD，母板BD上设置有运算处理装置(处理器、CPU等)10、主存储器(DRAM(动态随机存取存储器)等)30、外存储器(三维NAND型存储装置、3D OS NAND型存储装置等)40、接口60等。此外，图14A示出还被用作主存储器的SRAM(静态随机存取存储器)20，但是SRAM不一定需要设置在母板BD上。
图14A示出运算处理装置10包括寄存器11的结构。
在图14A中，运算处理装置10与SRAM20、主存储器30、外存储器40以及接口60电连接。此外，主存储器30与SRAM20及外存储器40电连接。
此外，图14A的计算机的各构成要素通过总线BSH电连接。也就是说，计算机的构成要素越多或者母板BD越大作为引线的总线BSH越长，从而发送信号所需的功耗也增加。
图14A的计算机也可以将该计算机的各构成要素聚集在一个芯片上，以得到单片IC(集成电路)。此时，可以将在上述实施方式中说明的图1等的信息处理装置50应用于主存储器30及外存储器40。图14B示出这样将图14A的计算机形成为单片IC的情况。
图14B的单片IC包括含有Si的半导体衬底上的电路层LGC。此外，还包括电路层LGC上部的存储层STR及存储层STR上部的电路层OSC。
电路层LGC例如包括多个电路，该多个电路包括形成在含有Si的半导体衬底SBT中的Si晶体管。该多个电路的一部分例如可以为图14A中的运算处理装置10、SRAM20等。此外，在将图1等的信息处理装置应用于主存储器30及外存储器40的情况下，该多个电路的一部分例如可以为信息处理装置50所包括的控制器1197。
尤其是，SRAM20例如可以使用Si晶体管，以提高SRAM的驱动频率。
存储层STR被用作包括Si晶体管及/或OS晶体管的存储部。存储层STR例如可以为三维NAND型存储电路、3D OS NAND型存储电路等。因此，存储层STR包括图1的信息处理装置中的存储部1196、图14A中的外存储器40等。
此外，通过使用3D OS NAND型存储电路，可以降低图14B的单片IC的功耗。
电路层OSC例如具有包括OS晶体管的多个电路。该多个电路的一部分例如可以为与运算处理装置10、SRAM20等电路层LGC所包括的电路不同的电路。
在图14B的单片IC中没设置用来在母板上做引线的总线BSH，由此电连接各构成要素的布线变短。因此，可以降低发送信号所需的功耗。
此外，图14B的单片IC包括信息处理装置50。由此，信息处理装置50起到图14A中的外存储器40及主存储器30的作用。因此，在图14B的单片IC中，可以将主存储器30用作存储层STR的存储部1196。
与图14A的计算机相比，图14B的单片IC因没有总线BSH且使用存储部1196代替主存储器30而可以减少电路面积。
图15是图14B的单片IC的具体示意图。图15所示的单片IC1500包括上述实施方式所说明的3D OS NAND型存储装置。
图15的单片IC1500示出电路层LGC、存储层STR及电路层OSC。注意，在图15的单片IC1500中，省略半导体衬底SBT。
存储层STR包括多个串STG。注意，多个串STG相当于实施方式1中的串ST1至串ST3。
此外，存储层STR所包括的导电体ME1被用作电连接电路层LGC与电路层OSC的布线。
此外，存储层STR所包括的导电体ME2被用作电连接电路层OSC与多个导电体ME3的布线。
此外，存储层STR所包括的导电体ME3被用作多个串STG所包括的单元晶体管的栅极及与该栅极电连接的布线。就是说，导电体ME3可以为上述实施方式中的图11的导电体152、导电体153、导电体154、导电体155、导电体156、图13的导电体2221(例如，布线RWL[1]等)、导电体221(例如，布线WWL[1]等)等。
接着，图16A及图16B分别示出图14A的计算机及图14B的单片IC的存储层次的一个例子。
一般来说，在存储层次中，越是上层的存储装置越被要求更快的工作速度，越是下层的存储装置越被要求更大的存储容量和更高的记录密度。在图16A中，例如从最上层依次示出CPU(运算处理装置10)所包括的寄存器、SRAM、主存储器30所包括的DRAM以及外存储器40所包括的三维NAND型存储电路。
因为运算处理装置10所包括的寄存器及SRAM用于运算结果的暂时储存等，所以运算处理装置10的访问频率高。因此，与存储容量相比更需求快的工作速度。此外，寄存器还具有保持运算处理装置的设定信息等的功能。
作为一个例子，主存储器30所包括的DRAM具有保持从外存储器40读出的程序或数据等的功能。DRAM的记录密度大约为0.1至0.3Gbit/mm2。
外存储器40具有保持需要长期保存的数据和运算处理装置所使用的各种程序等的功能。因此，与快工作速度相比，外存储器40被要求具有大存储容量及高记录密度。用于外存储器40的存储装置的记录密度大约为0.6Gbit/mm2以上且6.0Gbit/mm2以下。因此，作为外存储器40，可以使用三维NAND型存储电路(3D OS NAND)、硬盘驱动器(HDD)等。
如上所述，在图14B的单片IC中，图1的信息处理装置50起到图14A的外存储器40及主存储器30的作用，由此图14B的单片IC的存储层次为图16B所示的。
也就是说，在图14B的单片IC中，图1的信息处理装置50的存储部100所包括的存储单元不仅可以被用作存储部100的高速缓冲存储器，而且还可以被用作图14A的计算机中的主存储器30。因此，在图14B的单片IC中不需要设置DRAM等主存储器30，从而可以减少图14B的单片IC的电路面积。此外，可以降低使DRAM等主存储器30工作所需的功耗。
图14B所示的单片IC的结构只是一个例子，不局限于本发明的一个方式。图14B所示的单片IC也可以根据状况而改变结构。例如，在图14B的单片IC中，在作为SRAM被要求1GHz以上的高速存储器的情况下，SRAM也可以被混装在运算处理装置中。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式5)
在本实施方式中，说明对本说明书等的NAND型存储装置的写入方法的一个例子。
图17A示出运算处理装置(处理器、CPU等)70与存储装置(三维NAND型存储装置、3DOS NAND型存储装置)80的电连接。具体而言，运算处理装置70通过多个布线90电连接于存储装置80。
运算处理装置70具有通过多个布线90将要写入到存储装置80所包括的存储单元的数据发送到存储装置80的功能。也就是说，多个布线90被用作相当于上述实施方式的布线WBL等的写入位线。例如，在存储装置80为具有NAND结构的存储装置且包括多个串的情况下，多个布线90分别与多个串电连接。
为了加快对存储装置80所包括的存储单元写入数据的速度，可以在形成布线90时使用电阻值低的材料或者减短布线90的长度等。
此外，为了加快对存储装置80所包括的存储单元写入数据的速度，可以增加布线90的个数。也就是说，通过增加布线90的个数(与布线90电连接的存储装置80的串的个数)，可以增加一次写入到存储单元的数据的个数。
接着，参照图17B说明写入数据的发送方法。
作为一个例子，运算处理装置70包括锁存电路LT1[1]至锁存电路LT1[z](z为2以上的整数)、锁存电路LT2[1]至锁存电路LT2[z]以及布线90[1]至布线90[z]。此外，作为一个例子，存储装置80包括作为NAND型存储装置的串STG[1]至串STG[z]。
在运算处理装置70中，锁存电路LT1[1]至锁存电路LT1[z]构成移位寄存器。因此，锁存电路LT1[1]至锁存电路LT1[z]的各时钟输入端子与发送时钟信号的布线CLK电连接。该移位寄存器可以根据从布线CLK输入的作为时钟信号的脉冲电压的次数将输入到锁存电路LT1[1]的输入端子的写入用数据DA依次发送到锁存电路LT1[2]至锁存电路LT1[z]。
此外，锁存电路LT1[v](在此，v为1以上且z以下的整数)的输出端子与锁存电路LT2[v]的输入端子电连接。因此，从锁存电路LT1[v]输出的数据DA输入到锁存电路LT2[v]。此外，锁存电路LT2[v]通过布线90[v]电连接于串STG[v]。
锁存电路LT2[1]至锁存电路LT2[z]的各时钟输入端子与布线ENL电连接。布线ENL被用作发送用来将数据DA从运算处理装置70发送到存储装置80的触发信号的布线。
通过利用串行传输将数据DA输入到锁存电路LT1[1]，将数据DA依次输入到锁存电路LT1[1]。在此，将数据DA依次输入到锁存电路LT1[1]至锁存电路LT1[z]，使得锁存电路LT1[1]至锁存电路LT1[z]分别容纳数据DA[1]至数据DA[z]。
此时，从锁存电路LT1[1]至锁存电路LT1[z]的各输出端子输出数据DA[1]至数据DA[z]。此外，数据DA[1]至数据DA[z]分别被输入到锁存电路LT2[1]至锁存电路LT2[z]。
如此，可以将通过利用串行传输输入的数据DA作为数据DA[1]至数据DA[z]分配给锁存电路LT1[1]至锁存电路LT1[z]。换言之，可以将通过利用串行传输输入的数据DA作为数据DA[1]至数据DA[z]分配给布线90[1]至布线90[z]。
然后，通过利用布线ENL将触发信号供应给锁存电路LT2[1]至锁存电路LT2[z]的各时钟信号输入端子，可以将数据DA[1]至数据DA[z]从锁存电路LT2[1]至锁存电路LT2[z]分别通过布线90[1]至布线90[z]并行输入到存储装置80的串STG[1]至串STG[z]。
通过应用上述结构及驱动方法，可以将被串行传输的要写入到存储装置80的数据并行发送到存储装置80的串STG[1]至串STG[z]。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式6)
在本实施方式中，说明可用于上述实施方式中说明的OS晶体管的金属氧化物(下面称为氧化物半导体)。
金属氧化物优选至少包含铟或锌。尤其优选包含铟及锌。此外，除此之外，优选还包含铝、镓、钇、锡等。此外，也可以包含选自硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨、镁及钴等中的一种或多种。
<结晶结构的分类>
首先，对氧化物半导体中的结晶结构的分类参照图18A进行说明。图18A是说明氧化物半导体，典型为IGZO(包含In、Ga、Zn的金属氧化物)的结晶结构的分类的图。
如图18A所示，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，completely amorphous包含在“Amorphous”中。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)(excluding single crystal and poly crystal)。此外，在“Crystalline”的分类中不包含single crystal、poly crystal及completely amorphous。此外，在“Crystal”中包含single crystal及poly crystal。
此外，图18A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新的边界区域(New crystalline phase)的结构。换言之，该结构与“Crystal(结晶)”及在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
可以使用X射线衍射(XRD：X-Ray Diffraction)谱对膜或衬底的结晶结构进行评价。在此，图18B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图18B所示的通过GIXD测量而得到的XRD谱简单地记为XRD谱。此外，图18B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图18B所示的CAAC-IGZO膜的厚度为500nm。
如图18B所示，在CAAC-IGZO膜的XRD谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图18B所示那样，2θ＝31°附近的峰值在以检测出峰值强度(Intensity)的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图18C示出CAAC-IGZO膜的衍射图案。图18C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图18C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图18C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
<<氧化物半导体的结构>>
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图18A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
在此，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下，In层)、含有元素M、锌(Zn)及氧的层(以下，(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是因为如下缘故：CAAC-OS在a-b面方向上的氧原子的排列密度较低或因金属原子被取代而使原子间的键合距离发生变化等，由此能够包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是使晶体管的半导体层具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入及缺陷的生成等而降低，因此可以说CAAC-OS是杂质及缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及可靠性良好。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS及非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子束的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子束的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的构成>>
接着，说明上述的CAC-OS的详细内容。此外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制导通/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<包括氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
此外，优选将载流子浓度低的氧化物半导体用于晶体管。例如，氧化物半导体中的载流子浓度为1×1017cm-3以下，优选为1×1015cm-3以下，更优选为1×1013cm-3以下，进一步优选为1×1011cm-3以下，更进一步优选低于1×1010cm-3且为1×10-9cm-3以上。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
<杂质>
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳等时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体中的硅或碳等的浓度、与氧化物半导体的界面附近的硅或碳等的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。由此，将利用SIMS分析测得的氧化物半导体中的碱金属或碱土金属的浓度设定为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而被n型化。其结果，将含有氮的氧化物半导体用于半导体的晶体管容易具有常开启型特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时生成作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，具有含有氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能减少氧化物半导体中的氢。具体而言，在氧化物半导体中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式7)
在本实施方式中，说明形成有上述实施方式所示的信息处理装置等的半导体晶片及组装有该信息处理装置的电子构件的一个例子。
<半导体晶片>
首先，使用图19A说明形成有信息处理装置等的半导体晶片的例子。
图19A所示的半导体晶片4800包括晶片4801及设置在晶片4801的顶面的多个电路部4802。在晶片4801的顶面上没设置有电路部4802的部分相当于空隙4803，其为用于切割的区域。
半导体晶片4800可以通过在前工序中在晶片4801的表面上形成多个电路部4802来制造。此外，也可以之后对晶片4801的形成有多个电路部4802的面的背面进行抛光来减薄晶片4801。通过上述工序，可以减少晶片4801翘曲等而实现构件的小型化。
下面进行切割工序。沿点划线所示的划分线SCL1及划分线SCL2(有时称为切割线或截断线)进行切割。为了容易进行切割工序，优选以多个划分线SCL1平行，多个划分线SCL2平行，且划分线SCL1与划分线SCL2垂直的方式设置空隙4803。
通过进行切割工序，可以从半导体晶片4800切割出图19B所示的芯片4800a。芯片4800a包括晶片4801a、电路部4802以及空隙4803a。此外，空隙4803a优选尽可能小。在此情况下，相邻的电路部4802之间的空隙4803的宽度只要与划分线SCL1的划分用部及划分线SCL2的划分用部大致相等即可。
此外，本发明的一个实施方式的元件衬底的形状不局限于图19A所示的半导体晶片4800的形状。例如，可以为矩形形状的半导体晶片。此外，可以根据元件的制造工序及制造用设备适当地改变元件衬底的形状。
<电子构件>
图19C示出电子构件4700及安装有电子构件4700的衬底(安装衬底4704)的立体图。图19C所示的电子构件4700在模子4711中包括芯片4800a。此外，在图19C所示的芯片4800a中，电路部4802被层叠。也就是说，作为电路部4802，可以应用上述实施方式所示的信息处理装置。在图19C中，省略电子构件4700的一部分以表示其内部。电子构件4700在模子4711的外侧包括连接盘(land)4712。连接盘4712与电极焊盘4713电连接，电极焊盘4713通过引线4714与芯片4800a电连接。电子构件4700例如安装于印刷电路板4702。通过组合多个该电子构件并使其分别在印刷电路板4702上电连接，由此完成安装衬底4704。
图19D示出电子构件4730的立体图。电子构件4730是SiP(System in Package：系统封装)或MCM(Multi Chip Module：多芯片封装)的一个例子。在电子构件4730中，封装衬底4732(印刷电路板)上设置有插板(interposer)4731，插板4731上设置有半导体装置4735及多个半导体装置4710。
电子构件4730包括半导体装置4710。半导体装置4710例如可以使用在上述实施方式中说明的半导体装置、高宽带存储器(HBM：High Bandwidth Memory)等。此外，半导体装置4735可以使用CPU、GPU、FPGA、存储装置等集成电路(半导体装置)。
封装衬底4732可以使用陶瓷衬底、塑料衬底或玻璃环氧衬底等。插板4731可以使用硅插板、树脂插板等。
插板4731具有多个布线且具有与端子间距不同的多个集成电路电连接的功能。多个布线由单层或多层构成。此外，插板4731具有将设置于插板4731上的集成电路与设置于封装衬底4732上的电极电连接的功能。因此，有时也将插板称为“重布线衬底(rewiringsubstrate)”或“中间衬底”。此外，有时通过在插板4731中设置贯通电极，通过该贯通电极使集成电路与封装衬底4732电连接。此外，在使用硅插板的情况下，也可以使用TSV(Through Silicon Via：硅通孔)作为贯通电极。
作为插板4731优选使用硅插板。由于硅插板不需要设置有源元件，所以可以以比集成电路更低的成本制造。硅插板的布线形成可以在半导体工序中进行，因此很容易形成在使用树脂插板时很难形成的微细布线。
在HBM中，为了实现宽存储器带宽需要连接许多布线。为此，要求安装HBM的插板上能够高密度地形成微细的布线。因此，作为安装HBM的插板优选使用硅插板。
此外，在使用硅插板的SiP或MCM等中，不容易发生因集成电路与插板间的膨胀系数的不同而导致的可靠性下降。此外，由于硅插板的表面平坦性高，所以设置在硅插板上的集成电路与硅插板间不容易产生连接不良。尤其优选将硅插板用于2.5D封装(2.5D安装)，其中多个集成电路横着排放并配置于插板上。
此外，也可以与电子构件4730重叠地设置散热器(散热板)。在设置散热器的情况下，优选设置于插板4731上的集成电路的高度一致。例如，在本实施方式所示的电子构件4730中，优选使半导体装置4710与半导体装置4735的高度一致。
为了将电子构件4730安装在其他的衬底上，可以在封装衬底4732的底部设置电极4733。图19D示出用焊球形成电极4733的例子。通过在封装衬底4732的底部以矩阵状设置焊球，可以实现BGA(Ball Grid Array：球栅阵列)安装。此外，电极4733也可以使用导电针形成。通过在封装衬底4732的底部以矩阵状设置导电针，可以实现PGA(Pin Grid Array：针栅阵列)安装。
电子构件4730可以通过各种安装方式安装在其他衬底上，而不局限于BGA及PGA。例如，可以采用SPGA(Staggered Pin Grid Array：交错针栅阵列)、LGA(Land Grid Array：地栅阵列)、QFP(Quad Flat Package：四侧引脚扁平封装)、QFJ(Quad Flat J-leadedpackage：四侧J形引脚扁平封装)或QFN(Quad Flat Non-leaded package：四侧无引脚扁平封装)等安装方法。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式8)
在本实施方式中，说明具有上述实施方式所示的信息处理装置等的电子设备的一个例子。图20A至图20J示出具有该信息处理装置的电子构件4700包括在各电子设备中的情况。
[移动电话机]
图20A所示的信息终端5500是信息终端之一的移动电话机(智能手机)。信息终端5500包括外壳5510及显示部5511，作为输入界面在显示部5511中具有触摸面板，并且在外壳5510上设置有按钮。
通过将上述实施方式所示的信息处理装置应用于信息终端5500，可以保持在执行程序时暂时生成的文档(例如，使用网页浏览器时的缓存等)。
[可穿戴终端]
此外，图20B示出可穿戴终端的一个例子的信息终端5900。信息终端5900包括外壳5901、显示部5902、操作按钮5903、表把5904、表带5905等。
与上述信息终端5500同样，通过将上述实施方式所示的信息处理装置应用于可穿戴终端，可以保持在执行程序时暂时生成的文档。
[信息终端]
图20C示出台式信息终端5300。台式信息终端5300包括信息终端主体5301、显示器5302及键盘5303。
与上述信息终端5500同样，通过将上述实施方式所示的信息处理装置应用于台式信息终端5300，可以保持在执行程序时暂时生成的文档。
注意，在上述例子中，图20A及图20C示出智能手机及台式信息终端作为信息处理装置的例子，但是也可以应用智能手机及台式信息终端以外的信息终端。作为智能手机及台式信息终端以外的信息终端，例如可以举出PDA(Personal Digital Assistant：个人数码助理)、笔记本式信息终端、工作站等。
[电器产品]
此外，图20D示出电器产品的一个例子的电冷藏冷冻箱5800。电冷藏冷冻箱5800包括外壳5801、冷藏室门5802及冷冻室门5803等。
通过将上述实施方式所示的信息处理装置应用于电冷藏冷冻箱5800，例如可以使电冷藏冷冻箱5800对应于IoT(物联网)。通过利用IoT，可以使电冷藏冷冻箱5800在与上述信息终端等之间进行如储存在电冷藏冷冻箱5800中的食品或该食品的消费期限等信息的收发。当电冷藏冷冻箱5800发送该信息时，可以在上述信息处理装置中暂时保持该信息的有关文档。
在上述例子中，作为电器产品说明电冷藏冷冻箱，但是作为其他电器产品，例如可以举出吸尘器、微波炉、电烤箱、电饭煲、热水器、IH炊具、饮水机、包括空气调节器的冷暖空調机、洗衣机、干衣机、视听设备等。
[游戏机]
此外，图20E示出游戏机的一个例子的便携式游戏机5200。便携式游戏机5200包括外壳5201、显示部5202、按钮5203等。
此外，图20F示出游戏机的一个例子的固定式游戏机7500。固定式游戏机7500包括主体7520及控制器7522。主体7520可以以无线方式或有线方式与控制器7522连接。此外，虽然在图20F中未图示，但是控制器7522可以包括显示游戏的图像的显示部、作为按钮以外的输入接口的触摸面板、控制杆、旋转式抓手、滑动式抓手等。此外，控制器7522不局限于图20F所示的形状，也可以根据游戏的种类改变控制器7522的形状。例如，在FPS(FirstPerson Shooter，第一人称射击类游戏)等射击游戏中，作为扳机使用按钮，可以使用模仿枪的形状的控制器。此外，例如，在音乐游戏等中，可以使用模仿乐器、音乐器件等的形状的控制器。再者，固定式游戏机也可以设置照相机、深度传感器、麦克风等，由游戏玩者的手势及/或声音等操作以代替使用控制器操作。
此外，上述游戏机的影像可以由电视装置、个人计算机用显示器、游戏用显示器、头戴显示器等显示装置输出。
通过将上述实施方式所说明的信息处理装置用于便携式游戏机5200，可以实现低功耗的便携式游戏机5200。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
并且，通过将上述实施方式所说明的信息处理装置用于便携式游戏机5200，可以保持在执行游戏时暂时生成的运算用文档。
在图20E及图20F中，作为游戏机的例子示出便携式游戏机，但是本发明的一个方式的信息处理装置不局限于此。作为应用本发明的一个方式的信息处理装置，例如可以举出家用固定式游戏机、设置在娱乐设施(游戏中心，游乐园等)的街机游戏机、设置在体育设施的击球练习用投球机等。
[移动体]
上述实施方式所说明的信息处理装置可以应用于作为移动体的汽车及汽车的驾驶座位附近。
图20G示出作为移动体的一个例子的汽车5700。
汽车5700的驾驶座位附近设置有能够显示速度表、转速计、行驶距离、加油量、排档状态、空调的设定等以提供各种信息的仪表板。此外，驾驶座位附近也可以设置有表示上述信息的显示装置。
尤其是，通过将由设置在汽车5700上的摄像装置(未图示)拍摄的影像显示在上述显示装置上，可以补充被支柱等遮挡的视野、驾驶座位的死角等，从而可以提高安全性。
上述实施方式所说明的信息处理装置能够暂时保持信息，例如，可以将该计算机应用于汽车5700的自动驾驶系统、进行导航、危险预测等的系统等来暂时保持必要信息。此外，也可以在该显示装置上暂时显示导航、危险预测等信息。此外，也可以保持安装在汽车5700上的行车记录仪的录像。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等。
[照相机]
上述实施方式所说明的信息处理装置可以应用于照相机。
图20H示出摄像装置的一个例子的数码相机6240。数码相机6240包括外壳6241、显示部6242、操作按钮6243、快门按钮6244等，并且安装有可装卸的镜头6246。在此，数码相机6240采用能够从外壳6241拆卸下镜头6246的结构，但是镜头6246及外壳6241被形成为一体。此外，数码相机6240还可以具有另外安装的闪光灯装置及取景器等。
通过将上述实施方式所说明的信息处理装置用于数码相机6240，可以实现低功耗的数码相机6240。此外，借助于低功耗，可以降低来自电路的发热，由此可以减少因发热而给电路本身、外围电路以及模块带来的负面影响。
[视频摄像机]
上述实施方式所说明的信息处理装置可以应用于视频摄像机。
图20I示出摄像装置的一个例子的视频摄像机6300。视频摄像机6300包括第一外壳6301、第二外壳6302、显示部6303、操作按键6304、镜头6305、连接部6306等。操作按键6304及镜头6305设置在第一外壳6301上，显示部6303设置在第二外壳6302上。第一外壳6301与第二外壳6302由连接部6306连接，第一外壳6301与第二外壳6302间的角度可以由连接部6306改变。显示部6303的图像也可以根据连接部6306中的第一外壳6301与第二外壳6302间的角度切换。
当记录由视频摄像机6300拍摄的图像时，需要进行根据数据记录方式的编码。借助于上述信息处理装置，上述视频摄像机6300可以保持在进行编码时暂时生成的文档。
[ICD]
可以将上述实施方式所说明的信息处理装置应用于埋藏式心律转复除颤器(ICD)。
图20J是示出ICD的一个例子的截面示意图。ICD主体5400至少包括电池5401、电子构件4700、调节器、控制电路、天线5404、向右心房的金属丝5402、向右心室的金属丝5403。
ICD主体5400通过手术设置在体内，两个金属丝穿过人体的锁骨下静脉5405及上腔静脉5406，并且其一方金属丝的先端设置于右心室，另一方金属丝的先端设置于右心房。
ICD主体5400具有心脏起搏器的功能，并在心律在规定范围之外时对心脏进行起搏。此外，在即使进行起搏也不改善心律时(快速的心室頻脉或心室颤动等)进行利用去颤的治疗。
为了适当地进行起搏及去颤，ICD主体5400需要经常监视心律。因此，ICD主体5400包括用来检测心律的传感器。此外，ICD主体5400可以在电子构件4700中储存通过该传感器测得的心律的数据、利用起搏进行治疗的次数、时间等。
此外，因为由天线5404接收电力，且该电力被充电到电池5401。此外，通过使ICD主体5400包括多个电池，可以提高安全性。具体而言，即使ICD主体5400中的部分电池产生故障，其他电池可以起作用而被用作辅助电源。
此外，除了能够接收电力的天线5404，还可以包括能够发送生理信号的天线，例如，也可以构成能够由外部的监视装置确认脉搏、呼吸数、心律、体温等生理信号的监视心脏活动的系统。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式9)
在本实施方式中，说明具有上述实施方式所示的信息处理装置的计算机。
图21A所示的计算机9600是大型计算机的例子。在计算机9600中，多个机架式计算机9620收纳在机架9610中。
计算机9620例如可以具有图21B所示的立体图的结构。在图21B中，计算机9620包括母板9630，母板9630包括多个插槽9631以及多个连接端子等。插槽9631插入有个人计算机卡9621。并且，个人计算机卡9621包括连接端子9623、连接端子9624、连接端子9625，它们连接到母板9630。
图21C所示的个人计算机卡9621是包括CPU、GPU、存储装置等的处理板的一个例子。个人计算机卡9621具有板9622。此外，板9622包括连接端子9623、连接端子9624、连接端子9625、半导体装置9626、半导体装置9627、半导体装置9628以及连接端子9629。注意，图21C示出半导体装置9626、半导体装置9627以及半导体装置9628以外的半导体装置，关于这些半导体装置的说明，参照以下记载的半导体装置9626、半导体装置9627以及半导体装置9628的说明。
连接端子9629具有可以插入母板9630的插槽9631的形状，连接端子9629被用作连接个人计算机卡9621与母板9630的接口。作为连接端子9629的规格例如可以举出PCIe等。
连接端子9623、连接端子9624、连接端子9625例如可以被用作用来对个人计算机卡9621供电或输入信号等的接口。此外，例如，可以被用作用来进行个人计算机卡9621所计算的信号的输出等的接口。作为连接端子9623、连接端子9624、连接端子9625各自的规格例如可以举出USB(通用串行总线)、SATA(串行ATA)、SCSI(小型计算机系统接口)等。此外，当从连接端子9623、连接端子9624、连接端子9625输出视频信号时，作为各规格可以举出HDMI(注册商标)等。
半导体装置9626包括进行信号的输入及输出的端子(未图示)，通过将该端子插入板9622所包括的插座(未图示)，可以电连接半导体装置9626与板9622。
半导体装置9627包括多个端子，通过将该端子以回流焊方式焊接到板9622所具有的布线，可以电连接半导体装置9627与板9622。作为半导体装置9627，例如，可以举出FPGA、GPU、CPU等。作为半导体装置9627，例如可以使用电子构件4730。
半导体装置9628包括多个端子，通过将该端子以回流焊方式焊接到板9622所具有的布线，可以电连接半导体装置9628与板9622。作为半导体装置9628，例如，可以举出存储装置、信息处理装置等。作为半导体装置9628，例如可以使用电子构件4700。
计算机9600可以用作并行计算机。通过将计算机9600用作并行计算机，例如可以进行人工智能的学习及推论所需要的大规模计算。
通过将本发明的一个方式的半导体装置用于上述各种电子设备，可以实现电子设备的小型化、高速化或低功耗化。此外，本发明的一个方式的半导体装置的功耗少，由此可以降低电路发热。由此，可以减少因该发热而给电路本身、外围电路及模块带来的负面影响。此外，通过使用本发明的一个方式的半导体装置，可以实现高温环境下也稳定工作的电子设备。由此，可以提高电子设备的可靠性。
接下来，说明可以应用于计算机9600的计算机系统的结构例子。图22是说明计算机系统1000的结构例子的图。计算机系统1000包括软件和硬件。注意，有时将计算机系统所包括的硬件称为信息处理装置。
构成计算机系统1000的软件包括含有器件驱动器的操作系统、中间件、各种开发环境、AI应用程序以及与AI无关的应用程序等。
器件驱动器包括用来控制辅助存储装置、显示装置以及打印机等外部连接设备的应用程序等。
构成计算机系统1000的硬件包括第一运算处理装置、第二运算处理装置以及第一存储装置等。此外，第二运算处理装置包括第二存储装置。
作为第一运算处理装置，例如优选使用Noff OS CPU等中央处理器。Noff OS CPU包括使用OS晶体管的存储单元(例如，非易失性存储器)，在不需要工作的情况下，具有将所需要的信息保持在存储单元中并停止供应中央处理器电力的功能。通过使用Noff OS CPU作为第一运算处理装置，可以降低计算机系统1000的功耗。
作为第二运算处理装置，例如可以使用GPU或FPGA等。优选使用AI OS加速器作为第二运算处理装置。AI OS加速器由OS晶体管构成，并包括积和运算电路等运算单元。AI OS加速器的功耗比一般的GPU等少。通过使用使用AI OS加速器作为第二运算处理装置，可以降低计算机系统1000的功耗。
作为第一存储装置及第二存储装置，优选使用本发明的一个方式的半导体装置。因为本发明的一个方式的半导体装置例如可以包括3D OS NAND型存储装置，所以在此情况下3D OS NAND型存储装置可以用作缓存、主存储器以及外存储器。此外，通过使用3D OSNAND型存储装置，容易实现非诺依曼型计算机系统。
3D OS NAND型存储装置的功耗比使用Si晶体管的3D NAND型存储装置少。通过使用3D OS NAND型存储装置作为存储装置，可以降低计算机系统1000的功耗。再加上，3D OSNAND型存储装置能够用作通用存储器，由此可以减少构成计算机系统1000的零部件个数。
构成硬件的半导体装置由包括OS晶体管的半导体装置构成，使得包括中央处理器、运算处理装置以及存储装置的硬件容易被单片化。通过硬件的单片化，不但可以实现小型化、轻量化、薄型化而且还可以容易降低功耗。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
(实施方式10)
在本实施方式中，说明与实施方式9中的计算机系统不同的计算机系统。
首先，参照图23说明现有计算机系统。在图23的右侧示出计算机系统2000的结构例子，在图23的左侧示出计算机节点2100及外存节点(storage node)2200的存储层次的一个例子。
计算机系统2000包括多个计算机节点2100及外存节点2200。
计算机系统2000作为一个例子具有多个计算机节点2100与外存节点2200通过网络2900能够互相电通信的结构。
计算机节点2100作为一个例子包括处理器(例如，CPU、GPU、Noff OS CPU等)2110、主存储器(main memory)2120及外存储器(storage memory)2130。此外，外存节点2200作为一个例子包括处理器2210、主存储器2220及外存储器2230。
此外，计算机节点2100所包括的处理器2110作为一个例子包括核心2111、寄存器2112及高速缓冲存储器2113。与此同样，外存节点2200所包括的处理器2210作为一个例子包括核心2211、寄存器2212及高速缓冲存储器2213。
作为寄存器2112及/或寄存器2212，例如可以使用触发器。此外，作为高速缓冲存储器2113及/或高速缓冲存储器2213，例如可以使用SRAM。
此外，作为计算机节点2100所包括的主存储器2120，例如可以使用DRAM等。此外，作为计算机节点2100所包括的外存储器2130，例如可以使用NAND型存储装置、硬盘驱动器(HDD)等。
在图23所示的存储层次中，核心2111所包括的存储区域位于最上层。接着，从上层依次有触发器、SRAM、gap区域、DRAM、SCM(外存级存储器(storage class memory))(gap区域)、NAND型存储装置(硬盘驱动器)。
如实施方式4所说明，在存储层次中，越是上层的存储装置越被要求更快的工作速度，越是下层的存储装置越被要求更大的存储容量和更高的记录密度。尤其是，最下层的存储装置被要求长期间保持数据。
接着，参照图24A说明本发明的一个方式的计算机系统。与图23同样，在图24A的右侧示出计算机系统2000A的结构例子，在图24A的左侧示出计算机节点2500A(计算机节点2500B)的存储层次的一个例子。
在图24A中，计算机系统2000A作为一个例子包括多个计算机节点2500A及全体管理主体2400。
计算机系统2000A作为一个例子具有多个计算机节点2500A通过全体管理主体2400能够互相电通信的结构。因此，全体管理主体2400作为一个例子具有对多个计算机节点2500A进行包含数据、指令等的信号的收发的功能。注意，计算机系统2000A可以被称为包括全体管理主体2400和多个计算机节点2500A的网络。
计算机节点2500A例如可以为实施方式4所说明的图15的单片IC。通过作为计算机节点2500A使用图15的单片IC，可以缩短使单片IC所包括的构成要素互相电连接的布线，由此可以降低信号的发送所需要的功耗。
计算机节点2500A作为一个例子可以具有计算机节点2500B的方框图的结构。计算机节点2500B作为一个例子包括处理器2600及存储装置2700。
作为处理器2600，例如可以使用可用作图23所示的计算机节点2100所包括的处理器2110的处理器。
存储装置2700是具有图23的计算机节点2100所包括的主存储器2120和外存储器2130各自的功能的存储装置。具体而言，存储装置2700例如可以为实施方式1所说明的信息处理装置50。
如实施方式1所说明，信息处理装置50包括具有多个NAND型串的存储电路，具有将部分串用作信息处理装置50中的高速缓冲存储器的功能。就是说，通过将信息处理装置50用于存储装置2700，可以由存储装置2700进行图23的计算机节点2100中的主存储器2120的功能。因此，与图23的计算机节点2100不同，图24A的计算机节点2500B可以具有不设置相当于DRAM的主存储器2120的结构。
存储装置2700例如可以为3D OS NAND型存储装置。此外，3D OS NAND型存储装置作为一个例子包括缓存部2711及存储部2712。注意，缓存部2711例如相当于实施方式1的工作方法例子所说明的串ST2、串ST3。此外，存储部2712例如相当于实施方式1的工作方法例子所说明的串ST1。
此外，当存储装置2700例如为3D OS NAND型存储装置时，计算机节点2500B的存储层次如图24A的左侧所示那样。计算机节点2500B的存储层次具有将图23的计算机节点2100的存储层次中的NAND型存储装置/HDD至DRAM的层次替换为3D OS NAND型存储装置的结构。注意，在图24的存储层次中，为了方便起见，将相当于缓存部2711和存储部2712的层的每一个表示为“3D OS NAND存储器”，但是也可以将这些存储层次集中在一个层次中。
此外，计算机节点2500A(计算机节点2500B)所包括的电路(例如，处理器、存储装置)优选具有包括OS晶体管的结构。与在沟道形成区域中包含硅的晶体管相比，OS晶体管不容易因温度变化而晶体管特性、场效应迁移率等变化，所以通过将OS晶体管用于计算机节点2500A(计算机节点2500B)所包括的电路，可以使计算机节点2500A(计算机节点2500B)成为对因驱动而发生的热具有耐性的装置。
此外，本发明的一个方式的计算机系统不局限于图24A所示的结构。本发明的一个方式的计算机系统根据情况也可以使用改变图24A所示的结构而成的结构。
例如，在图24A的计算机节点2500A(计算机节点2500B)中，也可以将处理器2600(CPU)所包括的触发器替换为NOSRAM(Nonvolatile Oxide Semiconductor Random AccessMemory)(注册商标)。注意，虽然图24B的计算机系统2000B示出将触发器替换为NOSRAM的结构，但是既可以具有将SRAM替换为NOSRAM的结构，又可以具有将SRAM及触发器替换为NOSRAM的结构。
NOSRAM例如为图25A至图25D所示的包括存储单元的存储装置。该存储单元为2晶体管1电容器的增益单元型存储单元，且为可以长时间保持数据的存储元件。
图25A所示的存储单元1440包括晶体管M2、晶体管M3及电容器C2。注意，晶体管M2包括前栅极(有时简单地称为栅极)及背栅极。
此外，晶体管M2及晶体管M3的每一个优选为OS晶体管。注意，关于OS晶体管的沟道形成区域所包含的金属氧化物，在实施方式6中进行了说明。
晶体管M2的第一端子与电容器C2的第一端子电连接，晶体管M2的第二端子与布线WBLL电连接，晶体管M2的栅极与布线WL电连接，晶体管M2的背栅极与布线BGLL电连接。电容器C2的第二端子与布线CL电连接。晶体管M3的第一端子与布线RBLL电连接，晶体管M3的第二端子与布线SL电连接，晶体管M3的栅极与电容器C2的第一端子电连接。
布线WBLL被用作写入位线，布线RBLL被用作读出位线，布线WL被用作字线。布线CL被用作用来对电容器C2的第二端子施加指定的电位的布线。例如，在保持数据时，优选对布线CL施加低电平电位(有时称为基准电位)，在进行数据的写入及读出时，优选对布线CL施加高电平电位。
布线BGLL被用作用来对晶体管M2的背栅极施加电位的布线。通过对布线BGLL施加任意电位，可以增加或减少晶体管M2的阈值电压。
作为数据的写入方法，首先，对布线SL施加高电平电位。接着，通过对布线WL施加高电平电位使晶体管M2成为导通状态，并使布线WBLL与电容器C2的第一端子之间成为导通状态来进行数据写入。具体地，在晶体管M2处于导通状态时，通过施加与记录于布线WBLL的信息对应的电位来对电容器C2的第一端子及晶体管M3的栅极写入该电位。然后，通过对布线WL施加低电平电位使晶体管M2成为关闭状态来保持电容器C2的第一端子的电位及晶体管M3的栅极的电位。
作为数据的读出方法，首先，对布线SL施加高电平电位。由于晶体管M3的源极-漏极间流过的电流及晶体管M3的第一端子的电位由晶体管M3的栅极的电位及晶体管M3的第二端子的电位决定，所以通过读出与晶体管M3的第一端子连接的布线RBLL的电位，可以读出电容器C2的第一端子(或晶体管M3的栅极)所保持的电位。就是说，可以从电容器C2的第一端子(或晶体管M3的栅极)所保持的电位读出写入到该存储单元的信息。
此外，可用于图24B的NOSRAM的存储单元不局限于存储单元1440。根据情况可以改变电路结构。
例如，上述实施方式所示的半导体装置所包括的存储单元也可以具有如图25B所示的存储单元的结构。在存储单元1450中，晶体管M2的背栅极与布线WL电连接而不与布线BGLL电连接。通过采用该结构，可以将与晶体管M2的栅极相同的电位施加到晶体管M2的背栅极，由此可以增加在晶体管M2处于导通状态时流过晶体管M2的电流。
此外，例如，上述实施方式所示的半导体装置所包括的存储单元也可以为由不包括背栅极的晶体管M2构成的存储单元。图25C示出该存储单元的电路结构例子。存储单元1460具有从存储单元1440的晶体管M2删除了背栅极的结构。注意，通过将存储单元1460用于该半导体装置，因为晶体管M2不包括背栅极，所以与存储单元1440及存储单元1450相比可以缩短该半导体装置的制造工序。
此外，例如，也可以采用将布线WBLL与布线RBLL合为一根布线BL的结构。图25D示出该存储单元的电路结构例子。在存储单元1470中，将存储单元1440的布线WBLL与布线RBLL合为一根布线BL，晶体管M2的第二端子及晶体管M3的第一端子与布线BL电连接。就是说，在存储单元1470中，写入位线和读出位线作为一个布线BL而工作。
注意，通过将图25A至图25D所示的各存储单元配置为矩阵状，可以将其用作存储装置。例如，在将图25A的存储单元1440配置为矩阵状的情况下，可以构成图25E所示的存储装置。
图25E所示的存储装置包括单元阵列CA、电路WBD、电路CD、电路WD及电路RBD。
如上所述，单元阵列CA例如包括配置为矩阵状的多个存储单元1440。
电路WBD与布线WBLL电连接。电路WBD例如被用作用来向单元阵列CA所包括的存储单元写入数据的写入电路。
电路WD与布线WL电连接。电路WD例如被用作用来选择写入数据的存储单元的选择电路。
电路RBD与布线RBLL及布线SL电连接。电路RBD例如被用作用来从单元阵列CA所包括的存储单元读出数据的读出电路。
电路CD与布线CL电连接。电路CD例如被用作用来选择读出数据的存储单元的选择电路。
注意，图25E所示的存储装置的电路结构是一个例子，可以适当地改变其电路结构。
此外，作为本发明的一个方式的计算机系统，也可以使用改变图23所示的计算机系统2000的结构而成的结构。
例如，图26所示的计算机系统2000C具有以不通过相当于DRAM的主存储器2120(主存储器2220)的方式电连接图23的计算机系统2000中的处理器2110(处理器2210)与外存储器2130(外存储器2230)间的结构。
尤其是，外存储器2130(外存储器2230)优选为图24A的计算机系统2000A所说明的存储装置2700，即实施方式1所说明的信息处理装置50。
通过使计算机节点2100(外存节点2200)具有图26所示的结构，可以以不通过相当于DRAM的主存储器2120(主存储器2220)的方式电连接处理器2110(处理器2210)与存储装置2700(外存储器2130或外存储器2230)，可以以不使用主存储器2120(主存储器2220)的方式使计算机系统2000C工作。
注意，本实施方式可以与本说明书所示的其他实施方式适当地组合。
[符号说明]
ST1、ST2、ST3：串、L[1]、L[2]、L[n]：存储单元、M[1]、M[2]、M[n]：存储单元、N[1]、N[2]、N[n]：存储单元、SL1：布线、SL2：布线、SL3：布线、BL1：布线、BL2：布线、BL3：布线、ISG：信号、OSG：信号、DT：数据、STP1：步骤、STP2：步骤、STP3：步骤、STP4：步骤、STP5：步骤、STP6：步骤、STP7：步骤、STP8：步骤、MC[1]：存储单元、MC[2]：存储单元、MC[n]：存储单元、MC[1，1]：存储单元、MC[j，1]：存储单元、MC[n，1]：存储单元、MC[1，i]：存储单元、MC[j，i]：存储单元、MC[n，i]：存储单元、MC[1，m]：存储单元、MC[j，m]：存储单元、MC[n，m]：存储单元、N1：节点、N2：节点、RWL[1]：布线、RWL[2]：布线、RWL[j]：布线、RWL[n]：布线、WWL[1]：布线、WWL[2]：布线、WWL[j]：布线、WWL[n]：布线、WBL：布线、WBL[1]：布线、WBL[i]：布线、WBL[m]：布线、RBL：布线、RBL[1]：布线、RBL[i]：布线、RBL[m]：布线、BGL：布线、BGL[1]：布线、BGL[i]：布线、BGL[m]：布线、WTr：晶体管、RTr：晶体管、CS：电容器、BLK_1：块、BLK_h：块、BLK_k：块、BLK_2：块、BLK_3：块、MC[1]_1：存储单元、MC[j]_1：存储单元、MC[n]_1：存储单元、MC[1]_h：存储单元、MC[j]_h：存储单元、MC[n]_h：存储单元、MC[1]_k：存储单元、MC[j]_k：存储单元、MC[n]_k：存储单元、MC[2]_1：存储单元、MC[3]_1：存储单元、MC[1]_2：存储单元、MC[2]_2：存储单元、MC[3]_2：存储单元、MC[1]_3：存储单元、MC[2]_3：存储单元、MC[3]_3：存储单元、RWL[1]_1：布线、RWL[j]_1：布线、RWL[n]_1：布线、RWL[1]_h：布线、RWL[j]_h：布线、RWL[n]_h：布线、RWL[1]_k：布线、RWL[j]_k：布线、RWL[n]_k：布线、RWL[2]_1：布线、RWL[3]_1：布线、RWL[1]_2：布线、RWL[2]_2：布线、RWL[3]_2：布线、RWL[1]_3：布线、RWL[2]_3：布线、RWL[3]_3：布线、WWL[1]_1：布线、WWL[j]_1：布线、WWL[n]_1：布线、WWL[1]_h：布线、WWL[j]_h：布线、WWL[n]_h：布线、WWL[1]_k：布线、WWL[j]_k：布线、WWL[n]_k：布线、WWL[2]_1：布线、WWL[3]_1：布线、WWL[1]_2：布线、WWL[2]_2：布线、WWL[3]_2：布线、WWL[1]_3：布线、WWL[2]_3：布线、WWL[3]_3：布线、RBL_1：布线、RBL_h：布线、RBL_k：布线、RBL_2：布线、RBL_3：布线、WBL_1：布线、WBL_h：布线、WBL_k：布线、WBL_2：布线、WBL_3：布线、LN1：布线、LN2：布线、BTr_1：晶体管、BTr_h：晶体管、BTr_k：晶体管、BTr_2：晶体管、BTr_3：晶体管、STr_1：晶体管、STr_h：晶体管、STr_k：晶体管、STr_2：晶体管、STr_3：晶体管、BD：母板、BSH：总线、SBT：半导体衬底、LGC：电路层、STR：存储层、OSC：电路层、ME1：导电体、ME2：导电体、ME3：导电体、LT1[1]：锁存电路、LT1[2]：锁存电路、LT1[3]：锁存电路、LT1[z]：锁存电路、LT2[1]：锁存电路、LT2[2]：锁存电路、LT2[3]：锁存电路、LT2[z]：锁存电路、DA：数据、CLK：布线、ENL：布线、STG[1]：串、STG[2]：串、STG[3]：串、STG[z]：串、STG：串、M2：晶体管、M3：晶体管、C2：电容器、WBLL：布线、RBLL：布线、SL：布线、BL：布线、WL：布线、CL：布线、BGLL：布线、CA：单元阵列、WBD：电路、WD：电路、CD：电路、RBD：电路、10：运算处理装置、11：寄存器、20：SRAM、30：主存储器、40：存储器、50：信息处理装置、60：接口、70：运算处理装置、80：存储装置、90：布线、100：存储部、111：绝缘体、112：绝缘体、113：绝缘体、114：绝缘体、115：绝缘体、116：绝缘体、117：绝缘体、121：绝缘体、122：绝缘体、131：绝缘体、132：绝缘体、133：绝缘体、141：半导体、142：半导体、143：半导体、151：导电体、152：导电体、153：导电体、154：导电体、155：导电体、156：导电体、200：控制部、211：绝缘体、212：绝缘体、213：绝缘体、214：绝缘体、215：绝缘体、216：绝缘体、221：导电体、222：导电体、223：导电体、231：半导体、232：半导体、240：绝缘体、241：绝缘体、242：绝缘体、243：绝缘体、250：导电体、251：导电体、252：导电体、253：导电体、300：晶体管、311：衬底、313：半导体区域、314a：低电阻区域、314b：低电阻区域、315：绝缘体、316：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、382：绝缘体、384：绝缘体、386：导电体、700：晶体管、800：晶体管、900：晶体管、1000：计算机系统、1196：存储部、1197：控制器、1198：总线接口、1440：存储单元、1450：存储单元、1460：存储单元、1470：存储单元、2000：计算机系统、2000A：计算机系统、2000B：计算机系统、2000C：计算机系统、2100：计算机节点、2110：处理器、2111：核心、2112：寄存器、2113：高速缓冲存储器、2120：主存储器、2130：外存储器、2200：外存节点、2210：处理器、2211：核心、2212：寄存器、2213：高速缓冲存储器、2220：主存储器、2230：外存储器、2400：全体管理主体、2500A：计算机节点、2500B：计算机节点、2600：处理器、2700：存储装置、2711：缓存部、2712：存储部、2900：网络、4700：电子构件、4702：印刷电路板、4704：安装衬底、4710：半导体装置、4714：引线、4730：电子构件、4731：插板、4732：封装衬底、4733：电极、4735：半导体装置、4800：半导体晶片、4800a：芯片、4801：晶片、4801a：晶片、4802：电路部、4803：空隙、4803a：空隙、5200：便携式游戏机、5201：外壳、5202：显示部、5203：按钮、5300：台式信息终端、5301：主体、5302：显示器、5303：键盘、5400：ICD主体、5401：电池、5402：金属丝、5403：金属丝、5404：天线、5405：锁骨下静脉、5406：上腔静脉、5500：信息终端、5510：外壳、5511：显示部、5700：汽车、5800：电冷藏冷冻箱、5801：外壳、5802：冷藏室门、5803：冷冻室门、5900：信息终端、5901：外壳、5902：显示部、5903：操作按钮、5904：表把、5905：表带、6240：数码相机、6241：外壳、6242：显示部、6243：操作按钮、6244：快门按钮、6246：镜头、6300：视频摄像机、6301：第一外壳、6302：第二外壳、6303：显示部、6304：操作按键、6305：镜头、6306：连接部、7520：主体、7522：控制器、9600：计算机、9610：机架、9620：计算机、9621：个人计算机卡、9622：板、9623：连接端子、9624：连接端子、9625：连接端子、9626：半导体装置、9627：半导体装置、9628：半导体装置、9629：连接端子、9630：母板、9631：插槽。

Claims (8)

1.一种计算机系统，包括：
处理器；以及
存储器，
其中，所述处理器包括存储部，
所述存储部包括在沟道形成区域中包含金属氧化物的晶体管，
所述处理器与所述存储器位于彼此重叠的位置，
并且，在所述处理器与所述存储器之间不连接DRAM。
2.一种计算机系统，包括：
处理器；以及
存储器，
其中，所述处理器包括存储部，
所述存储部包括在沟道形成区域中包含金属氧化物的晶体管，
并且，所述处理器与所述存储器位于彼此重叠的位置。
3.一种计算机系统，包括：
具有处理器的计算机节点，
其中，所述处理器包括存储部，
所述存储部包括第一晶体管、第二晶体管及电容器，
所述第一晶体管和所述第二晶体管的每一个在沟道形成区域中包含金属氧化物，
所述第一晶体管的第一端子与所述第二晶体管的栅极电连接，
并且，所述第二晶体管的栅极与所述电容器的第一端子电连接。
4.根据权利要求3所述的计算机系统，其中所述处理器包括SRAM且不包括触发器。
5.一种计算机系统，包括：
计算机节点，
其中，所述计算机节点包括处理器及三维结构的NAND型存储装置，
所述三维结构的NAND型存储装置包括在沟道形成区域中包含金属氧化物的晶体管，
并且，所述计算机节点不包括DRAM。
6.一种信息处理装置的工作方法，该信息处理装置包括：
运算处理装置；
存储装置；以及
多个布线，
其中，所述存储装置包括多个串，
并且，所述多个串之一通过所述多个布线之一电连接于所述运算处理装置，
所述驱动方法如下：将通过串行传输输入的第一数据转换为多个第二数据，将所述多个第二数据分别分配给所述多个布线，并且响应所述触发信号对所述多个串同时供应所述多个第二数据。
7.根据权利要求6所述的信息处理装置的工作方法，
其中所述串包括多个存储单元，
并且所述存储单元包含氧化物半导体。
8.根据权利要求6或7所述的信息处理装置的工作方法，
其中所述存储装置为NAND型存储装置。
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