JP6971348B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにはリーク電流が存在し、トランジスタが選択されていない状況でも電荷が流出
、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込
み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である
。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁
性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の保持
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、記憶保持期間において電力が供給されな
い状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の
半導体装置を提供することを目的の一とする。
開示する発明では、高純度化された酸化物半導体を用いて半導体装置を構成する。高純度
化された酸化物半導体を用いて構成したトランジスタは、リーク電流が極めて小さいため
、長期間にわたって情報を保持することが可能である。
開示する発明の一態様は、酸化物半導体以外の半導体材料が用いられた第１のチャネル形
成領域と、第１のチャネル形成領域を挟むように設けられた不純物領域と、第１のチャネ
ル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不
純物領域と電気的に接続された第１のソース電極および第１のドレイン電極と、を有する
第１のトランジスタと、第１のトランジスタの上方の第２のソース電極および第２のドレ
イン電極と、第２のソース電極および第２のドレイン電極と電気的に接続され、酸化物半
導体材料が用いられた第２のチャネル形成領域と、第２のチャネル形成領域上の第２のゲ
ート絶縁層と、第２のゲート絶縁層上の第２のゲート電極と、を有する第２のトランジス
タと、容量素子と、を有し、第２のトランジスタの第２のソース電極または第２のドレイ
ン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。
上記において、容量素子は、第２のソース電極または第２のドレイン電極と、第２のゲー
ト絶縁層と、第２のゲート絶縁層上の容量素子用電極と、によって構成することができる
。
また、上記において、第１のトランジスタの上方の第３のソース電極および第３のドレイ
ン電極と、第３のソース電極および第３のドレイン電極と電気的に接続され、酸化物半導
体材料が用いられた第３のチャネル形成領域と、第３のチャネル形成領域上の第３のゲー
ト絶縁層と、第３のゲート絶縁層上の第３のゲート電極と、を有する第３のトランジスタ
と、ソース線と、ビット線と、ワード線と、第１信号線と、第２信号線と、を有し、第３
のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の電極
の一方とは、電気的に接続され、ソース線と、第３のソース電極とは、電気的に接続され
、ビット線と、第３のドレイン電極とは、電気的に接続され、第１信号線と、第２のソー
ス電極または第２のドレイン電極の他方とは、電気的に接続され、第２信号線と、第２の
ゲート電極とは、電気的に接続され、ワード線と、容量素子の電極の他方とは電気的に接
続された構成とすることができる。
また、上記において、第１のトランジスタによって、論理回路（演算回路）または駆動回
路を構成することができる。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎず、特に言及す
る場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
本発明の一態様では、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を
用いたトランジスタの積層構造に係る半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても
、長期にわたって記憶内容を保持することが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、浮遊ゲートへの電子の
注入や、浮遊ゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化と
いった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮
発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上す
る。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるた
め、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるとい
うメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを用いることにより、高速動作が要求される各種回路（論理回路、駆動回路など
）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたト
ランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現する
ことができる。
半導体装置の概念図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の断面図。 半導体装置の回路図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 ＳＯＩ基板の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置を用いた電子機器を説明するための図。 メモリウィンドウ幅の調査結果を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法につい
て、図１乃至図５を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈半導体装置の構成の概略〉
図１は、半導体装置の構成の一例を示す概念図である。開示する発明の一態様に係る半導
体装置は、代表的には、上部に記憶回路を有し、下部に高速動作が必要な論理回路（演算
回路ともいう）や駆動回路を有する、積層構造の半導体装置である。
図１に示す半導体装置は、上部にメモリセルアレイ１０を有し、下部に、カラムデコーダ
２０、ローデコーダ３０、ＩＯコントローラ４０、ＩＯバッファ５０、コマンドバッファ
６０、アドレスバッファ７０、コントローラ８０、などの駆動回路を有する半導体装置（
記憶装置）である。下部には、ＣＰＵなどの演算回路を有していても良い。なお、ここで
は、半導体装置の一例として記憶装置について示したが、開示する発明の一態様はこれに
限定されない。
〈半導体装置の断面構成〉
図２は、半導体装置の具体的構成の例を示す断面図である。図２（Ａ）には、第１の例に
係る半導体装置の断面を、図２（Ｂ）には、第２の例に係る半導体装置の断面を、それぞ
れ示す。図２（Ａ）および図２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外
の材料を用いたトランジスタ（トランジスタ１７０またはトランジスタ５７０）を有し、
上部に酸化物半導体を用いたトランジスタ１６２および容量素子１６４を有するものであ
る。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易であり、論理回路
（演算回路ともいう）などに用いられる。一方で、酸化物半導体を用いたトランジスタは
、その特性を利用する記憶回路などに用いられる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に
用いる点にあるから、半導体装置の具体的な構成をここで示すものに限定する必要はない
。
図２（Ａ）におけるトランジスタ１７０は、半導体材料（例えば、シリコンなど）を含む
基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよう
に設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不
純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、
ゲート絶縁層１０８上に設けられたゲート電極１１０と、不純物領域と電気的に接続する
ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０ｂ
を有する。
ここで、ゲート電極１１０の側面にはサイドウォール絶縁層１１８が設けられている。ま
た、基板１００の、表面に垂直な方向から見てサイドウォール絶縁層１１８と重ならない
領域には、高濃度不純物領域１２０を有し、高濃度不純物領域１２０に接する金属化合物
領域１２４が存在する。また、基板１００上にはトランジスタ１７０を囲むように素子分
離絶縁層１０６が設けられており、トランジスタ１７０を覆うように、層間絶縁層１２６
および層間絶縁層１２８が設けられている。ソース電極またはドレイン電極１３０ａ、お
よびソース電極またはドレイン電極１３０ｂは、層間絶縁層１２６および層間絶縁層１２
８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。つまり
、ソース電極またはドレイン電極１３０ａ、およびソース電極またはドレイン電極１３０
ｂは、金属化合物領域１２４を介して高濃度不純物領域１２０および不純物領域１１４と
電気的に接続されている。なお、トランジスタ１７０の集積化などのため、サイドウォー
ル絶縁層１１８が形成されない場合もある。
図２（Ｂ）におけるトランジスタ５７０は、窒素含有層５０２および酸化膜５１２上の半
導体材料（例えば、シリコンなど）を含む層に設けられたチャネル形成領域５３４と、チ
ャネル形成領域５３４を挟むように設けられた低濃度不純物領域５３２および高濃度不純
物領域５３０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域５３４
上に設けられたゲート絶縁層５２２ａと、ゲート絶縁層５２２ａ上に設けられたゲート電
極５２４と、不純物領域と電気的に接続するソース電極またはドレイン電極５４０ａ、お
よびソース電極またはドレイン電極５４０ｂを有する。
ここで、ゲート電極５２４の側面にはサイドウォール絶縁層５２８が設けられている。ま
た、ベース基板５００の、表面に垂直な方向から見てサイドウォール絶縁層５２８と重な
らない領域には、高濃度不純物領域５３０を有する。また、トランジスタ５７０を覆うよ
うに、層間絶縁層５３６および層間絶縁層５３８が設けられている。ソース電極またはド
レイン電極５４０ａ、およびソース電極またはドレイン電極５４０ｂは、層間絶縁層５３
６および層間絶縁層５３８に形成された開口を通じて、高濃度不純物領域５３０と電気的
に接続されている。なお、トランジスタ５７０の集積化などのため、サイドウォール絶縁
層５２８が形成されない場合もある。
図２（Ａ）および図２（Ｂ）におけるトランジスタ１６２は、絶縁層１３８上に設けられ
たソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂと、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂと電気的に接続されている酸化物半導体層１４４と、ソース電極またはドレイン電
極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４４を覆うゲー
ト絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設け
られたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されているものであることが望ましい
。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃ
ｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１
７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、
二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔ
ｒｏｍｅｔｒｙ）で測定したものである。このように、水素濃度が十分に低減されて高純
度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位
が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望
ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満
となる。例えば、室温でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した
値）は１０ｚＡ／μｍから１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２
１Ａ）程度となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半
導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができ
る。
なお、図２のトランジスタ１６２では、酸化物半導体層１４４が島状に加工されないため
、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
容量素子１６４は、ソース電極またはドレイン電極１４２ａ、酸化物半導体層１４４、ゲ
ート絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極またはド
レイン電極１４２ａは、容量素子１６４の一方の電極として機能し、電極１４８ｂは、容
量素子１６４の他方の電極として機能することになる。
なお、図２の容量素子１６４では、酸化物半導体層１４４とゲート絶縁層１４６を積層さ
せることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁
性を十分に確保することができる。
なお、トランジスタ１６２および容量素子１６４において、ソース電極またはドレイン電
極１４２ａ、およびソース電極またはドレイン電極１４２ｂの端部は、テーパー形状であ
ることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお
、テーパー角とは、テーパー形状を有する層（例えば、ソース電極またはドレイン電極１
４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該
層の側面と底面がなす傾斜角を示す。ソース電極またはドレイン電極１４２ａ、ソース電
極またはドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層
１４４の被覆性を向上し、段切れを防止することができるためである。
また、トランジスタ１６２および容量素子１６４の上には、層間絶縁層１５０が設けられ
ており、層間絶縁層１５０上には層間絶縁層１５２が設けられている。
〈半導体装置の変形例〉
図３は、半導体装置の構成の変形例を示す断面図である。図３（Ａ）には、第１の変形例
に係る半導体装置の断面を、図３（Ｂ）には、第２の変形例に係る半導体装置の断面を、
それぞれ示す。なお、図３（Ａ）および図３（Ｂ）に示される半導体装置は、いずれも図
２（Ａ）に示される構成の変形例に相当する。
図３（Ａ）に示される半導体装置と、図２（Ａ）に示される半導体装置の相違は、層間絶
縁層１２８と絶縁層１３８との間に、絶縁層１３２および絶縁層１３４を有するか否かに
ある。ここで、絶縁層１３２には、水素が添加された窒化シリコンが用いられ、絶縁層１
３４には水素が添加されていない窒化シリコンが用いられる。また、絶縁層１３８は酸化
シリコンを用いたものであることが望ましい。
このように、下層に水素が添加された窒化シリコンでなる絶縁層１３２を有し、上層に水
素が添加されていない窒化シリコンでなる絶縁層１３４を有する構成を採用することで、
トランジスタ１７０のチャネル形成領域１１６を構成する材料（例えばシリコン）に水素
を供給して、トランジスタ１７０の特性を向上させるとともに、酸化物半導体を用いたト
ランジスタ１６２の特性悪化の原因となる水素の、酸化物半導体層１４４への混入を防止
することができる。なお、水素が添加された窒化シリコンでなる絶縁層１３２は、プラズ
マＣＶＤ法などによって形成することができる。また、水素が添加されていない窒化シリ
コンでなる絶縁層１３４は、スパッタリング法などによって形成することができる。この
場合、例えば、成膜雰囲気を、窒素雰囲気または窒素とアルゴンとの混合雰囲気とし、ス
パッタリングターゲットとしては、水素を含まないシリコンを用いればよい。
図３（Ｂ）に示される半導体装置と、図２（Ａ）に示される半導体装置の相違は、層間絶
縁層１２８と絶縁層１３８との間に、絶縁層１３４を有するか否かにある。ここで、絶縁
層１３４には水素が添加されていない窒化シリコンが用いられる。また、層間絶縁層１２
６には、水素が添加された窒化シリコンが用いられる。層間絶縁層１２８や絶縁層１３８
は酸化シリコンを用いたものであることが望ましい。
このように、水素が添加された窒化シリコンでなる層間絶縁層１２６を有し、水素が添加
されていない窒化シリコンでなる絶縁層１３４を有する構成を採用することで、トランジ
スタ１７０のチャネル形成領域１１６を構成する材料（例えばシリコン）に水素を供給し
て、トランジスタ１７０の特性を向上させるとともに、酸化物半導体を用いたトランジス
タ１６２の特性悪化の原因となる水素の、酸化物半導体層１４４への混入を防止すること
ができる。なお、水素が添加された窒化シリコンでなる層間絶縁層１２６は、プラズマＣ
ＶＤ法などによって形成することができる。また、水素が添加されていない窒化シリコン
でなる絶縁層１３４は、スパッタリング法などによって形成することができる。この場合
、例えば、成膜雰囲気を、窒素雰囲気または窒素とアルゴンとの混合雰囲気とし、スパッ
タリングターゲットとしては、水素を含まないシリコンを用いればよい。
〈上部のトランジスタおよび容量素子の変形例〉
次に、図２における上部のトランジスタ１６２および容量素子１６４の変形例を、図４に
示す。
図４（Ａ）に示すトランジスタおよび容量素子は、図２における半導体装置の上部のトラ
ンジスタおよび容量素子の変形例の一である。
図４（Ａ）に示す構成と、図２に示す構成との相違は、酸化物半導体層を島状に形成して
いる点にある。つまり、図２に示す構成では、酸化物半導体層１４４が、絶縁層１３８、
ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ
の全体を覆っている。これに対して、図４（Ａ）に示す構成では、島状の酸化物半導体層
１４４が、絶縁層１３８、ソース電極またはドレイン電極１４２ａ、およびソース電極ま
たはドレイン電極１４２ｂの一部を覆っている。ここで、島状の酸化物半導体層１４４の
端部は、テーパー形状であることが好ましい。テーパー角は、例えば、３０°以上６０°
以下とすることが好ましい。
また、容量素子１６４において、酸化物半導体層１４４とゲート絶縁層１４６を積層させ
ることにより、ソース電極またはドレイン電極１４２ａと、電極１４８ｂとの間の絶縁性
を十分に確保することができる。
図４（Ｂ）に示すトランジスタおよび容量素子は、図２における半導体装置の上部のトラ
ンジスタおよび容量素子の変形例の一である。
図４（Ｂ）に示す構成と、図２に示す構成との相違は、絶縁層１４３が、ソース電極また
はドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成されて
いる点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極またはドレ
イン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形成され
ている点にある。また、酸化物半導体層１４４は、絶縁層１４３に設けられた開口を介し
て、ソース電極またはドレイン電極１４２ａに接して設けられている。
絶縁層１４３を有することにより、ゲート電極と、ソース電極またはドレイン電極との間
に形成される容量が低減され、トランジスタ動作の高速化を図ることができる。
図４（Ｃ）に示すトランジスタおよび容量素子は、図４（Ａ）や図４（Ｂ）のトランジス
タおよび容量素子と一部異なる構成である。
図４（Ｃ）に示す構成と、図４（Ａ）に示す構成との相違は、絶縁層１４３が、ソース電
極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂ上に形成
されている点にある。さらに、酸化物半導体層１４４が、絶縁層１４３、ソース電極また
はドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２ｂを覆うように形
成されている点にある。また、図４（Ｃ）に示す構成と、図４（Ｂ）に示す構成との相違
は、酸化物半導体層１４４が島状に形成されている点にある。当該構成により、図４（Ａ
）の構成における効果と、図４（Ｂ）の構成における効果とを併せて得ることができる。
〈半導体装置の回路構成および動作〉
次に、上記半導体装置の回路構成の例、およびその動作について説明する。図５は、図２
に示す半導体装置を用いた回路構成の例である。
図５（Ａ−１）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線と
も呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎ
ｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に
接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトラン
ジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配
線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは
、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ
１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的
に接続され、第５の配線（５ｔｈ Ｌｉｎｅ：ワード線とも呼ぶ）と、容量素子１６４の
電極の他方は電気的に接続されている。
ここで、トランジスタ１６０およびトランジスタ１６２には、上述の酸化物半導体を用い
たトランジスタが適用される。上述の酸化物半導体を用いたトランジスタは、オフ電流が
極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とする
ことで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持すること
が可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲー
ト電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易に
なる。なお、酸化物半導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ
以上１０００ｎｍ以下としているため、消費電力が小さく、動作速度もきわめて大きいと
いう特徴を有する。
図５（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１
６４に与えられる。すなわち、トランジスタ１６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４
の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２
をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が保持
される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１６０をｎチャネル型とすると、トランジスタ１６０のゲート電極にＨｉｇｈレベル
電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲー
ト電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低く
なるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態
」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電
位をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、トランジスタ１６０の
ゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル
電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、ト
ランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、
第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態
」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み
出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以
外のメモリセルの情報を読み出さないようにするには、各メモリセル間でトランジスタ１
６０がそれぞれ並列に接続されている場合には、読み出しの対象ではないメモリセルの第
５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」と
なるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を与えればよい。また、各メモリセ
ル間でトランジスタ１６０がそれぞれ直列に接続されている場合には、読み出しの対象で
はないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらずトランジスタ１
６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線
に与えればよい。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極および容量素子１６４に
与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位に
して、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電
極は、新たな情報に係る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、半導体装置の高速動作が実現される。
なお、トランジスタ１６２のソース電極またはドレイン電極は、トランジスタ１６０のゲ
ート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフロー
ティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。このため
、図中、トランジスタ１６２のソース電極またはドレイン電極とトランジスタ１６０のゲ
ート電極が電気的に接続される部位をフローティングゲート部ＦＧと呼ぶ場合がある。ト
ランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設され
たと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体
を用いたトランジスタ１６２のオフ電流は、シリコンなどで形成されるトランジスタの１
０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート
部ＦＧに蓄積される電荷の消失を無視することが可能である。つまり、酸化物半導体を用
いたトランジスタ１６２により、不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温でのオフ電流密度が１０ｚＡ（１ｚＡ（ゼプトアンペ
ア）は１×１０−２１Ａ）程度であり、容量素子１６４の容量値が１ｐＦ程度である場合
には、少なくとも１０６秒以上のデータ保持が可能である。なお、当該保持時間が、トラ
ンジスタ特性や容量値によって変動することはいうまでもない。
また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲ
ート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされ
ていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化を解消すること
ができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである
。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要
であった高電圧も不要である。
図５（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素
が抵抗および容量を含むものとして、図５（Ａ−２）のような回路に置き換えることが可
能である。つまり、図５（Ａ−２）では、トランジスタ１６０および容量素子１６４が、
それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１
は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１
６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、ト
ランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン
状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲー
ト電極と、ソース電極またはドレイン電極との間に形成される容量）値に相当する。なお
、抵抗値Ｒ２は、トランジスタ１６０のゲート電極とチャネル形成領域との間の抵抗値を
示すものに過ぎないから、この点を明確にするために、接続の一部を点線で示している。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実
効抵抗とも呼ぶ）をＲＯＳとすると、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以
上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保
持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定さ
れることになる。
逆に、当該関係を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくと
も、保持期間を十分に確保することが困難になる。トランジスタ１６２以外において生じ
るリークが大きいためである。このことから、本実施の形態において開示する半導体装置
は、上述の関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。
Ｃ１を大きくすることで、第５の配線によってフローティングゲート部ＦＧの電位を制御
する際（例えば、読み出しの際）に、第５の配線の電位の変動を低く抑えることができる
ためである。
上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、
Ｒ１およびＲ２は、トランジスタ１６０やトランジスタ１６２のゲート絶縁層によって制
御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さな
どを適宜設定し、上述の関係を満たすようにすることが望ましい。
図５（Ｂ）に示す半導体装置は、図５（Ａ−１）におけるトランジスタ１６０を設けない
構成の半導体装置である。図５（Ｂ）に示す半導体装置において、第１の配線（１ｓｔ
Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極
の一方とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：第２信号線とも呼ぶ）
と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジ
スタ１６２のソース電極またはドレイン電極の他方と、容量素子１６４の電極の一方とは
、電気的に接続され、第３の配線（３ｒｄ Ｌｉｎｅ：容量線とも呼ぶ）と、容量素子１
６４の電極の他方とは、電気的に接続されている。
ここで、トランジスタ１６２には、上述の酸化物半導体を用いたトランジスタが適用され
る。上述の酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を
有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４に
与えられた電位を、極めて長時間にわたって保持することが可能である。なお、酸化物半
導体を用いたトランジスタ１６２は、チャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下
としているため、消費電力が小さく、動作速度もきわめて大きいという特徴を有する。
図５（Ｂ）に示す半導体装置では、容量素子１６４に与えられた電位が保持可能という特
徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。ここでは簡単のため、第３の配
線の電位は固定されているものとする。まず、第２の配線の電位を、トランジスタ１６２
がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第１
の配線の電位が、容量素子１６４の電極の一方に与えられる。すなわち、容量素子１６４
には、所定の電荷が与えられる（書き込み）。その後、第２の配線の電位を、トランジス
タ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより
、容量素子１６４に与えられた電荷が保持される（保持）。トランジスタ１６２は上述の
とおり、極めてオフ電流が小さいので、長時間にわたって電荷を保持できる。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第２の配線の電位を、トランジスタ１６２がオン状態となる電位にすると、容量素
子１６４に保持されている電荷量に応じて、第１の配線は異なる電位をとる。このため、
第１の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、情報が読み出された場合、容量素子１６４の電荷は失われるため、再度の書き込み
を行う点に留意が必要である。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第２の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第１の配線の電位
（新たな情報に係る電位）が、容量素子１６４の電極の一方に与えられる。その後、第２
の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２
をオフ状態とすることにより、容量素子１６４は、新たな情報に係る電荷が与えられた状
態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このため、半導体装置の高速動作が実現される。
なお、上記説明は、電子を多数キャリアとするｎ型トランジスタ（ｎチャネル型トランジ
スタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔を多数キ
ャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、酸化物半導体を用いた半導体装置の作製方法、具体的には、図２の上
部のトランジスタ１６２の作製方法について、図６を用いて説明する。なお、図６は、主
としてトランジスタ１６２の作製工程などについて示すものであるから、トランジスタ１
６２の下部に存在するトランジスタ１７０等の詳細な説明については省略する。
まず、層間絶縁層１２８上に絶縁層１３８を形成する。その後、絶縁層１３８上に導電層
を形成し、該導電層を選択的にエッチングして、ソース電極またはドレイン電極１４２ａ
、ソース電極またはドレイン電極１４２ｂを形成する（図６（Ａ）参照）。
絶縁層１３８は下地として機能するものであり、ＰＶＤ法やＣＶＤ法などを用いて形成す
ることができる。また、絶縁層１３８は、酸化シリコン、酸窒化シリコン、窒化シリコン
、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用い
て形成することができる。なお、絶縁層１３８は、できるだけ水素や水を含まないように
形成することが望ましい。また、絶縁層１３８を設けない構成とすることも可能である。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分
とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウ
ムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。また、アルミニウ
ムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウム
から選ばれた元素、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１４２
ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極またはドレイン電極１４２ａ、およびソー
ス電極またはドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソ
ース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの端部を
テーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４
６の被覆性を向上し、段切れを防止することができる。なお、テーパー角とは、テーパー
形状を有する層（例えば、ソース電極またはドレイン電極１４２ａ）を、その断面（基板
の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角
を示す。
トランジスタのチャネル長（Ｌ）は、ソース電極またはドレイン電極１４２ａの下端部と
、およびソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。
なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形
成の露光を行う場合には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行うのが望ましい。超紫外線によ
る露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャ
ネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回
路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力
を低減することも可能である。
なお、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂの上には、絶縁層を形成しても良い。当該絶縁層を設けることにより、後に形成さ
れるゲート電極と、ソース電極またはドレイン電極１４２ａ、およびソース電極またはド
レイン電極１４２ｂとの間の寄生容量を低減することが可能である。
次に、ソース電極またはドレイン電極１４２ａ、およびソース電極またはドレイン電極１
４２ｂを覆うように、酸化物半導体層１４４を形成する（図６（Ｂ）参照）。
酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、一元系金属酸化物である
Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体を用いて形成することができる
。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０、ｍ：自然数とは限らない）で表記されるものがある。また、Ｇａに代えてＭ
を用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、ｍ：自然数とは限らない）のように表記され
る酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、
鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた
一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ
、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用するこ
とができる。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例
に過ぎないことを付記する。
酸化物半導体層１４４をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：
Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成式で表されるものを用い
るのが好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比
］の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ３：Ｇａ２Ｏ
３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットや、Ｉｎ２Ｏ
３：ＺｎＯ＝１：２［ｍｏｌ数比］の組成比を有するターゲットを用いることもできる。
本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層１４４を形成することが可能である。
酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。
酸化物半導体層１４４の形成の際には、例えば、減圧状態に保持された処理室内に被処理
物を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４０
０℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被
処理物の温度は、室温としてもよい。そして、処理室内の水分を除去しつつ、水素や水な
どが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層１４４を
形成する。被処理物を熱しながら酸化物半導体層１４４を形成することにより、酸化物半
導体層１４４に含まれる不純物を低減することができる。また、スパッタによる損傷を軽
減することができる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いる
ことが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポン
プなどを用いることができる。また、ターボポンプにコールドトラップを加えたものを用
いてもよい。クライオポンプなどを用いて排気することで、処理室から水素や水などを除
去することができるため、酸化物半導体層１４４中の不純物濃度を低減できる。
酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
流量比率１００％）雰囲気、またはアルゴン（アルゴン流量比率１００％）雰囲気、また
は酸素とアルゴンの混合雰囲気、といった条件を適用することができる。なお、パルス直
流（ＤＣ）電源を用いると、成膜時に形成される粉状の物質（パーティクル、ゴミともい
う）を低減でき、膜厚分布も均一となるため好ましい。酸化物半導体層１４４の厚さは、
１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３０ｎｍ以下、より好ましくは１ｎｍ以
上１０ｎｍ以下とする。このような厚さの酸化物半導体層１４４を用いることで、微細化
に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸化物半導体材料
や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や用
途などに応じて選択することもできる。
なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば層間絶縁層１２８の表面）
の付着物を除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいて
は、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突
させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させ
る方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近
にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、
酸素などによる雰囲気を適用してもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行うことが望ましい
。この第１の熱処理によって酸化物半導体層１４４中の、過剰な水素（水や水酸基を含む
）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減する
ことができる。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４０
０℃以上５００℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触
れさせず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠乏に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層１４４を形成することで、極めて優れた特性のトランジス
タを実現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成する（図６（Ｃ）参照）
。ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また
、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
ＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘ
ＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（Ｈ
ｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などを含むように形成するのが好適で
ある。ゲート絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、
その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作
を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎ
ｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層１４６を薄くすると、トンネル効果などに起因するゲートリ
ークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハ
フニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ
＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ
Ｎｚ（ｘ＞０、ｙ＞０、ｚ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良
い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、
ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ
材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、
酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし
、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼
ねさせても良い。
次に、ゲート絶縁層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極
１４８ａを形成する（図６（Ｄ）参照）。ゲート電極１４８ａは、ゲート絶縁層１４６上
に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成するこ
とができる。ゲート電極１４８ａとなる導電層は、スパッタ法をはじめとするＰＶＤ法や
、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極
またはドレイン電極１４２ａなどの場合と同様であり、これらの記載を参酌できる。なお
、ゲート電極１４８ａの形成の際に、先の実施の形態における容量素子１６４の電極１４
８ｂを併せて形成することができる。
次に、ゲート絶縁層１４６およびゲート電極１４８ａ上に、層間絶縁層１５０および層間
絶縁層１５２を形成する（図６（Ｅ）参照）。層間絶縁層１５０および層間絶縁層１５２
は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒
化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機
絶縁材料を含む材料を用いて形成することができる。なお、本実施の形態では、層間絶縁
層１５０と層間絶縁層１５２の積層構造としているが、開示する発明の一態様はこれに限
定されない。１層としても良いし、３層以上の積層構造としても良い。また、層間絶縁層
を設けない構成とすることも可能である。
なお、上記層間絶縁層１５２は、その表面が平坦になるように形成することが望ましい。
表面が平坦になるように層間絶縁層１５２を形成することで、半導体装置を微細化した場
合などにおいても、層間絶縁層１５２上に、電極や配線などを好適に形成することができ
るためである。なお、層間絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの
方法を用いて行うことができる。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２が完成す
る（図６（Ｅ）参照）。
図６（Ｅ）に示すトランジスタ１６２は、酸化物半導体層１４４と、酸化物半導体層１４
４と電気的に接続するソース電極またはドレイン電極１４２ａ、ソース電極またはドレイ
ン電極１４２ｂと、酸化物半導体層１４４、ソース電極またはドレイン電極１４２ａ、ソ
ース電極またはドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６
上のゲート電極１４８ａと、ゲート絶縁層１４６およびゲート電極１４８ａ上の層間絶縁
層１５０と、層間絶縁層１５０上の層間絶縁層１５２とを有する。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、これにより、オフ電流が十分に小さくなる。例えば、トランジスタ１６２の室温
でのオフ電流密度（オフ電流をトランジスタのチャネル幅で除した値）は１０ｚＡ／μｍ
から１００ｚＡ／μｍ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）程度となる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用い
ることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、酸化物半導体（特に非晶質構造を有する酸化物半導体）を用いたトラ
ンジスタの作製方法について、図７を用いて説明する。当該トランジスタは、先の実施の
形態におけるトランジスタ１６２などに代えて用いることができるものである。なお、本
実施の形態に係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共
通している。このため、以下では、主として相違点について述べる。また、以下では、ト
ップゲート型のトランジスタを例に挙げて説明するが、トランジスタの構成はトップゲー
ト型に限られない。
まず、被処理物２００上に絶縁層２０２を形成する。その後、絶縁層２０２上に酸化物半
導体層２０６を形成する（図７（Ａ）参照）。
被処理物２００は、例えば、先の実施の形態における層間絶縁層１２８である。被処理物
２００の表面は、算術平均粗さ（Ｒａ）が１ｎｍ以下であることが望ましい。より望まし
くは、０．５ｎｍ以下である。半導体装置の微細化に伴い、パターニングに用いるマスク
の露光条件の要求は高まるが、このような平坦性の高い表面とすることで、露光条件の要
求が高い場合でも、対応が容易になるためである。なお、上述の算術平均粗さには、例え
ば、１０μｍ×１０μｍの領域で測定できる。
絶縁層２０２は、先の実施の形態における絶縁層１３８に相当し、下地として機能する。
詳細については、先の実施の形態を参酌できる。なお、絶縁層２０２を設けない構成とす
ることも可能である。
酸化物半導体層２０６は、先の実施の形態における酸化物半導体層１４４に相当する。用
いることができる材料、作製方法、その他の詳細については、先の実施の形態を参酌でき
る。
本実施の形態では、非晶質構造の酸化物半導体層２０６を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成する。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層２０６を加工して、
島状の酸化物半導体層２０６ａを形成する。
酸化物半導体層２０６のエッチングには、ドライエッチング、ウェットエッチングのいず
れを用いても良い。もちろん、その両方を組み合わせて用いることもできる。酸化物半導
体層を所望の形状にエッチングできるように、材料に合わせてエッチング条件（エッチン
グガスやエッチング液、エッチング時間、温度等）は適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、
例えば、塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化
炭素（ＣＣｌ４）など）がある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化
炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（
ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ
）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導
結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるよ
うに、エッチング条件（コイル型の電極に印加される電力量、被処理物側の電極に印加さ
れる電力量、被処理物側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液など
を用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用い
てもよい。
酸化物半導体層２０６ａの端部は、テーパー形状となるようにエッチングすることが好ま
しい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。な
お、テーパー角とは、テーパー形状を有する層（例えば、酸化物半導体層２０６ａ）を、
その断面（被処理物の表面と直交する面）に垂直な方向から観察した際に、当該層の側面
と底面がなす傾斜角を示す。酸化物半導体層２０６ａの端部をテーパー形状となるように
エッチングすることにより、後に形成されるソース電極またはドレイン電極２０８ａ、ソ
ース電極またはドレイン電極２０８ｂの被覆性が向上し、段切れを防止することができる
。
その後、酸化物半導体層２０６ａに対して、熱処理（第１の熱処理）を行うことが望まし
い。この第１の熱処理によって酸化物半導体層２０６ａ中の、過剰な水素（水や水酸基を
含む）を除去し、酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減
することができる。詳細については先の実施の形態を参酌できる。なお、ここで示すよう
に、熱処理（第１の熱処理）をエッチング後に行う場合には、ウェットエッチングを用い
る場合であっても、エッチングレートが高い状態でエッチングを行うことができるため、
エッチングにかかる時間を短縮することができるというメリットがある。
なお、第１の熱処理は、島状の酸化物半導体層２０６ａに加工する前の酸化物半導体層２
０６に行うこともできる。その場合には、第１の熱処理後に、加熱装置から被処理物２０
０を取り出し、フォトリソグラフィ工程を行うことになる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理、脱水素化処理などと呼ぶこともできる。当該脱水化処理、脱
水素化処理は、酸化物半導体層の形成後や、酸化物半導体層２０６ａ上にソース電極また
はドレイン電極を積層させた後、ゲート絶縁層を形成した後、などのタイミングにおいて
行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複
数回行っても良い。
次に、酸化物半導体層２０６ａに接するように導電層を形成する。そして、導電層を選択
的にエッチングして、ソース電極またはドレイン電極２０８ａ、ソース電極またはドレイ
ン電極２０８ｂを形成する（図７（Ｂ）参照）。導電層や、ソース電極またはドレイン電
極２０８ａ、ソース電極またはドレイン電極２０８ｂ、その他の詳細については、先の実
施の形態における導電層や、ソース電極またはドレイン電極等に関する記載を参酌できる
。
次に、酸化物半導体層２０６ａの一部に接するゲート絶縁層２１２を形成する（図７（Ｃ
）参照）。ゲート絶縁層２１２の詳細については、先の実施の形態におけるゲート絶縁層
等に関する記載を参酌できる。
ゲート絶縁層２１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。第２の熱処理の詳細についても、先の実施の形態を参酌できる
。
なお、本実施の形態では、ゲート絶縁層２１２の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに特に限定されない。例えば、ゲート電極の形成後に第
２の熱処理を行っても良い。
次に、ゲート絶縁層２１２上において酸化物半導体層２０６ａと重畳する領域にゲート電
極２１４を形成する（図７（Ｄ）参照）。ゲート電極２１４は、ゲート絶縁層２１２上に
導電層を形成した後に、当該導電層を選択的にパターニングすることによって形成するこ
とができる。詳細は、先の実施の形態を参酌すればよい。なお、ゲート電極２１４の形成
の際に、先の実施の形態における容量素子の電極を併せて形成することができる。
次に、ゲート絶縁層２１２およびゲート電極２１４上に、層間絶縁層２１６および層間絶
縁層２１８を形成する（図７（Ｅ）参照）。詳細は、先の実施の形態を参酌すればよい。
なお、層間絶縁層を設けない構成とすることも可能である。
以上により、高純度化された非晶質構造の酸化物半導体層２０６ａを用いたトランジスタ
２５０が完成する（図７（Ｅ）参照）。なお、熱処理の条件によっては、酸化物半導体層
２０６ａ中に、結晶成分が僅かに存在する場合もある。
このように高純度化され、真性化された酸化物半導体層２０６ａを用いることで、トラン
ジスタのオフ電流を十分に低減することができる。そして、このようなトランジスタを用
いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる
。
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびド
レイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実
施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート
型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の
下部とが接触する構成（図２や図４に示す構成など）に、本実施の形態の構成の一部を適
用することができる。また、ボトムゲート型のトランジスタであって、ソース電極および
ドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のト
ランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部と
が接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つ
まり、本実施の形態により、非晶質構造の酸化物半導体を備えた様々なトランジスタを実
現することができる
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図８を用い
て説明する。本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物
半導体層と、第１の酸化物半導体層の結晶領域から結晶成長させた第２の酸化物半導体層
を用いる場合について、詳細に説明する。当該トランジスタは、先の実施の形態における
トランジスタ１６２などに代えて用いることができるものである。なお、本実施の形態に
係るトランジスタは、一部の構成が先の実施の形態に係るトランジスタと共通している。
このため、以下では、主として相違点について述べる。
なお、第１の酸化物半導体層のみで必要な厚さを確保できる場合には、第２の酸化物半導
体層は不要である。また、以下では、トップゲート型のトランジスタを例に挙げて説明す
るが、トランジスタの構成はトップゲート型に限られない。
まず、被処理物３００上に絶縁層３０２を形成する。それから、絶縁層３０２上に第１の
酸化物半導体層を形成し、第１の熱処理によって少なくとも第１の酸化物半導体層の表面
を含む領域を結晶化させて、第１の酸化物半導体層３０４を形成する（図８（Ａ）参照）
。
被処理物３００の詳細（表面などの詳細）については、先の実施の形態を参酌できる。
絶縁層３０２は下地として機能するものである。絶縁層３０２の詳細についても、先の実
施の形態を参酌すればよい。なお、絶縁層３０２を設けない構成としてもよい。
第１の酸化物半導体層は、先の実施の形態における酸化物半導体層と同様に形成すること
ができる。このため、第１の酸化物半導体層およびその成膜方法の詳細については、先の
実施の形態を参酌すればよい。ただし、本実施の形態では、第１の熱処理によって第１の
酸化物半導体層を意図的に結晶化させるため、結晶化が生じやすい酸化物半導体を用いて
第１の酸化物半導体層を形成することが望ましい。このような酸化物半導体としては、例
えば、ＺｎＯなどが挙げられる。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体であって
も、例えば、Ｚｎの濃度の高いものは結晶化しやすく、金属元素（Ｉｎ、Ｇａ、およびＺ
ｎ）においてＺｎの占める割合が６０ａｔｏｍ％以上のものは、この目的に用いるには望
ましい。また、第１の酸化物半導体層の厚さは、１ｎｍ以上１０ｎｍ以下とするのが望ま
しい。本実施の形態では一例として３ｎｍの厚さとする。ただし、適用する酸化物半導体
材料や半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる材料や
用途などに応じて選択すればよい。
第１の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以
下とする。また、熱処理の時間は、１分以上２４時間以下とすることが望ましい。なお、
熱処理の温度や、熱処理の時間は、酸化物半導体の種類などによって異なる。
また、第１の熱処理の雰囲気は、水素や水などを含まない雰囲気とすることが望ましい。
例えば、水が十分に除去された、窒素、酸素、希ガス（ヘリウム、ネオン、アルゴン等）
雰囲気とすることができる。
熱処理装置は、電気炉の他、加熱されたガスなどの媒体からの熱伝導、または熱輻射によ
って、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈ
ｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴ
ンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体
が用いられる。
上述の第１の熱処理によって、少なくとも第１の酸化物半導体層の表面を含む領域が結晶
化する。当該結晶領域は、第１の酸化物半導体層表面から、第１の酸化物半導体層内部に
向かって結晶成長が進行することにより形成される領域である。なお、当該結晶領域は、
平均厚さが１ｎｍ以上１０ｎｍ以下の板状結晶を含む場合がある。また、当該結晶領域は
、酸化物半導体層の表面に対して略垂直な方向にｃ軸配向する結晶を含む場合がある。こ
こで、略平行とは、平行方向から±１０°以内の状態をいうものとし、略垂直とは、垂直
方向から±１０°以内の状態を言うものとする。
また、第１の熱処理によって結晶領域を形成すると共に、第１の酸化物半導体層中の水素
（水や水酸基を含む）などを除去することが望ましい。水素などの除去を行う場合には、
純度が、６Ｎ（９９．９９９９％）以上（即ち不純物の濃度が１ｐｐｍ以下）の窒素、酸
素、希ガス（ヘリウム、ネオン、アルゴン等）雰囲気において第１の熱処理を行うと良い
。より望ましくは、純度が７Ｎ（９９．９９９９９％）以上（即ち不純物の濃度が０．１
ｐｐｍ以下）の雰囲気である。また、Ｈ２Ｏが２０ｐｐｍ以下の超乾燥空気中で、好まし
くは、Ｈ２Ｏが１ｐｐｍ以下の超乾燥空気中で、第１の熱処理を行っても良い。
また、第１の熱処理により結晶領域を形成すると共に、第１の酸化物半導体層に酸素を供
給することが望ましい。例えば、熱処理の雰囲気を酸素雰囲気とすることで、第１の酸化
物半導体層に酸素を供給することができる。
本実施の形態では、第１の熱処理として、窒素雰囲気下で７００℃、１時間の熱処理を行
って酸化物半導体層から水素などを除去した後、酸素雰囲気に切り替えることで、第１の
酸化物半導体層内部に酸素を供給する。なお、第１の熱処理の主たる目的は結晶領域の形
成にあるから、水素などの除去や、酸素の供給を目的とする処理は別に行うこともできる
。例えば、水素などを除去するための熱処理や、酸素を供給するための処理を行った後に
、結晶化のための熱処理を行うことが可能である。
このような第１の熱処理によって、結晶領域を有し、水素（水や水酸基を含む）などが除
去され、酸素が供給された第１の酸化物半導体層が得られる。
次に、少なくとも表面を含む領域に結晶領域を有する第１の酸化物半導体層３０４上に、
第２の酸化物半導体層３０５を形成する（図８（Ｂ）参照）。なお、第１の酸化物半導体
層３０４のみで必要な厚さを確保できる場合には、第２の酸化物半導体層３０５は不要で
ある。この場合、第２の酸化物半導体層３０５にかかる工程を省略することができる。
第２の酸化物半導体層３０５は、先の実施の形態における酸化物半導体層と同様に形成す
ることができる。このため、第２の酸化物半導体層３０５およびその成膜方法の詳細につ
いては、先の実施の形態を参酌すればよい。ただし、第２の酸化物半導体層３０５は、第
１の酸化物半導体層３０４より厚く形成することが望ましい。また、第１の酸化物半導体
層３０４と第２の酸化物半導体層３０５の厚さの和が１ｎｍ以上５０ｎｍ以下、好ましく
は１ｎｍ以上１０ｎｍ以下となるように、第２の酸化物半導体層３０５を形成することが
望ましい。本実施の形態では、一例として７ｎｍの厚さとする。なお、適用する酸化物半
導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、用いる
材料や用途などに応じて選択すればよい。
第２の酸化物半導体層３０５には、第１の酸化物半導体層３０４と同一主成分の材料であ
って、結晶化後の格子定数が近接した材料（ミスマッチが１％以下）を用いることが望ま
しい。このような材料を用いる場合には、第２の酸化物半導体層３０５の結晶化において
、第１の酸化物半導体層３０４の結晶領域を種とする結晶成長を進行させやすくなるため
である。さらに、同一主成分材料である場合には、界面物性や電気的特性も良好になる。
なお、結晶化によって所望の膜質が得られる場合には、異なる主成分の材料を用いて第２
の酸化物半導体層３０５を形成しても良い。
次に、第２の酸化物半導体層３０５に第２の熱処理を行い、第１の酸化物半導体層３０４
の結晶領域を種として結晶成長させて、第２の酸化物半導体層３０６を形成する（図８（
Ｃ）参照）。第２の酸化物半導体層３０５を形成しない場合、当該工程は省略することが
できる。
第２の熱処理の温度は、５５０℃以上８５０℃以下、好ましくは６００℃以上７５０℃以
下とする。第２の熱処理の加熱時間は１分以上１００時間以下とし、好ましくは５時間以
上２０時間以下とし、代表的には１０時間とする。なお、第２の熱処理においても、熱処
理の雰囲気には、水素や水などが含まれないことが望ましい。
雰囲気の詳細および熱処理による効果は、第１の熱処理と同様である。また、用いること
ができる熱処理装置も、第１の熱処理の場合と同様である。例えば、第２の熱処理の昇温
時には炉の内部を窒素雰囲気とし、冷却時には炉の内部を酸素雰囲気とすることで、窒素
雰囲気で水素などの除去を、酸素雰囲気で酸素の供給を行うことができる。
上述のような第２の熱処理を行うことにより、第１の酸化物半導体層３０４に形成された
結晶領域から第２の酸化物半導体層３０５全体に結晶成長を進行させて、第２の酸化物半
導体層３０６を形成することができる。また、水素（水や水酸基を含む）などが除去され
、酸素が供給された第２の酸化物半導体層３０６を形成することができる。また、第２の
熱処理によって、第１の酸化物半導体層３０４の結晶領域の配向性を高めることも可能で
ある。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を第２の酸化物半導体層３０６に用
いる場合、第２の酸化物半導体層３０６は、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数とは
限らない）で表される結晶や、Ｉｎ２Ｇａ２ＺｎＯ７（Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝２：２：
１：７［ａｔｏｍ比］）で表される結晶などを含み得る。このような結晶は、第２の熱処
理によって、そのｃ軸が、第２の酸化物半導体層３０６の表面と略垂直な方向をとるよう
に配向する。
ここで、上述の結晶は、ａ軸（ａ−ａｘｉｓ）およびｂ軸（ｂ−ａｘｉｓ）に平行なレイ
ヤーの積層構造である。また、各レイヤーはＩｎ、Ｇａ、Ｚｎのいずれかを含有する。具
体的には、上述の結晶は、Ｉｎを含有するレイヤーと、Ｉｎを含有しないレイヤー（Ｇａ
またはＺｎを含有するレイヤー）が、ｃ軸方向に積層された構造を有する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体結晶では、Ｉｎを含有するレイヤーの面内方向、
すなわち、ａ軸およびｂ軸に平行な方向に関する導電性は良好である。これは、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系の酸化物半導体結晶では電気伝導が主としてＩｎによって制御されること
、一のＩｎの５ｓ軌道が、隣接するＩｎの５ｓ軌道と重なりを有することにより、キャリ
アパスが形成されること、などによる。
また、第１の酸化物半導体層３０４が絶縁層３０２との界面に非晶質領域を有するような
構造の場合、第２の熱処理を行うことにより、第１の酸化物半導体層３０４の表面に形成
されている結晶領域から第１の酸化物半導体層３０４の下方に向かって結晶成長が進行し
、該非晶質領域が結晶化される場合もある。なお、絶縁層３０２を構成する材料や、熱処
理の条件などによっては、該非晶質領域が残存する場合もある。
また、第１の酸化物半導体層３０４と第２の酸化物半導体層３０５とに同一主成分の酸化
物半導体材料を用いる場合、図８（Ｃ）に示すように、第１の酸化物半導体層３０４と、
第２の酸化物半導体層３０６とが、同一の結晶構造を有する場合がある。このため、図８
（Ｃ）では点線で示したが、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６
の境界が判別できなくなり、第１の酸化物半導体層３０４と第２の酸化物半導体層３０６
を同一の層と見なせる場合もある。
次に、マスクを用いたエッチングなどの方法によって第１の酸化物半導体層３０４および
第２の酸化物半導体層３０６を加工して、島状の第１の酸化物半導体層３０４ａおよび第
２の酸化物半導体層３０６ａを形成する（図８（Ｄ）参照）。なお、ここでは、第２の熱
処理の後に、島状の酸化物半導体層への加工を行っているが、島状の酸化物半導体層への
加工後に、第２の熱処理を行っても良い。この場合、ウェットエッチングを用いる場合で
あっても、エッチングレートが高い状態でエッチングを行うことができるため、エッチン
グにかかる時間を短縮することができるというメリットがある。
第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエッチングには、ドラ
イエッチング、ウェットエッチングのいずれを用いても良い。もちろん、その両方を組み
合わせて用いることもできる。酸化物半導体層を所望の形状にエッチングできるよう、材
料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等
）は適宜設定する。第１の酸化物半導体層３０４および第２の酸化物半導体層３０６のエ
ッチングは、先の実施の形態における酸化物半導体層のエッチングと同様に行うことがで
きる。詳細については、先の実施の形態を参酌すればよい。
なお、酸化物半導体層のうち、チャネル形成領域となる領域は、平坦な表面を有している
ことが望ましい。例えば、第２の酸化物半導体層３０６表面の高低差（Ｐ−Ｖ）は、ゲー
ト電極と重畳する領域（チャネル形成領域）において、１ｎｍ以下（好ましくは０．５ｎ
ｍ以下）であると好適である。なお、上述の高低差には、例えば、１０μｍ×１０μｍの
領域で測定できる。
次に、第２の酸化物半導体層３０６ａに接するように導電層を形成する。それから、該導
電層を選択的にエッチングして、ソース電極またはドレイン電極３０８ａ、ソース電極ま
たはドレイン電極３０８ｂを形成する（図８（Ｄ）参照）。詳細については、先の実施の
形態を参酌すればよい。
なお、図８（Ｄ）に示す工程で、第１の酸化物半導体層３０４ａまたは第２の酸化物半導
体層３０６ａの、ソース電極またはドレイン電極３０８ａ、ソース電極またはドレイン電
極３０８ｂと接する結晶層が非晶質状態となることもある。このため、第１の酸化物半導
体層３０４ａおよび第２の酸化物半導体層３０６ａのすべての領域が結晶性とは限らない
。
次に、第２の酸化物半導体層３０６ａの一部に接するゲート絶縁層３１２を形成する。詳
細については、先の実施の形態を参酌すればよい。その後、ゲート絶縁層３１２上の、第
１の酸化物半導体層３０４ａおよび第２の酸化物半導体層３０６ａと重畳する領域にゲー
ト電極３１４を形成する。そして、ゲート絶縁層３１２およびゲート電極３１４上に、層
間絶縁層３１６および層間絶縁層３１８を形成する（図８（Ｅ）参照）。詳細については
、先の実施の形態を参酌すればよい。
ゲート絶縁層３１２の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の熱
処理を行うのが望ましい。第３の熱処理の温度は、２００℃以上４５０℃以下、望ましく
は２５０℃以上３５０℃以下である。例えば、酸素を含む雰囲気下で２５０℃、１時間の
熱処理を行えばよい。第３の熱処理を行うことによって、トランジスタの電気的特性のば
らつきを軽減することができる。また、ゲート絶縁層３１２が酸素を含む絶縁層である場
合、第２の酸化物半導体層３０６ａに酸素を供給することもできる。
なお、本実施の形態では、ゲート絶縁層３１２の形成後に第３の熱処理を行っているが、
第３の熱処理のタイミングはこれに限定されない。また、第２の熱処理など、他の処理に
よって第２の酸化物半導体層３０６ａに酸素を供給している場合には、第３の熱処理は省
略しても良い。
以上により、第１の酸化物半導体層３０４ａ、および、第２の酸化物半導体層３０６ａを
用いたトランジスタ３５０が完成する（図８（Ｅ）参照）。
このように高純度化され、真性化された第１の酸化物半導体層３０４ａおよび第２の酸化
物半導体層３０６ａを用いることで、トランジスタのオフ電流を十分に低減することがで
きる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を
保持することが可能な半導体装置が得られる。
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびド
レイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実
施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、トップゲート
型のトランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の
下部とが接触する構成（図２や図４に示す構成など）に、本実施の形態の構成の一部を適
用することができる。また、ボトムゲート型のトランジスタであって、ソース電極および
ドレイン電極の下部と、酸化物半導体層の上部とが接触する構成や、ボトムゲート型のト
ランジスタであって、ソース電極およびドレイン電極の上部と、酸化物半導体層の下部と
が接触する構成などに対しても、本実施の形態の構成の一部を適用することができる。つ
まり、本実施の形態により、結晶領域を有する酸化物半導体層を備えた様々なトランジス
タを実現することができる
さらに、本実施の形態では、酸化物半導体層として、結晶領域を有する第１の酸化物半導
体層３０４ａと、第１の酸化物半導体層３０４ａの結晶領域から結晶成長させた第２の酸
化物半導体層３０６ａを用いているため、電界効果移動度を向上させ、良好な電気特性を
有するトランジスタを実現することができる。例えば、電界効果移動度μ＞１００ｃｍ２
／Ｖ・ｓを実現することも可能である。これにより、高速動作が求められる各種論理回路
に、上記トランジスタを適用することも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、酸化物半導体を用いたトランジスタの作製方法について、図９を用い
て説明する。当該トランジスタは、先の実施の形態におけるトランジスタ１６２などに代
えて用いることができるものである。なお、本実施の形態に係るトランジスタは、一部の
構成が先の実施の形態に係るトランジスタと共通している。このため、以下では、主とし
て相違点について述べる。また、以下では、トップゲート型のトランジスタを例に挙げて
説明するが、トランジスタの構成はトップゲート型に限られない。
まず、被処理物４００上に、絶縁層４０２を形成する。そして、絶縁層４０２上に酸化物
半導体層４０６を形成する（図９（Ａ）参照）。詳細については先の実施の形態を参酌す
ればよい。
次に、マスクを用いたエッチングなどの方法によって酸化物半導体層４０６を加工して、
島状の酸化物半導体層４０６ａを形成し、当該酸化物半導体層４０６ａを覆うように、導
電層４０８および絶縁層４１０を形成する（図９（Ｂ）参照）。なお、絶縁層４１０は必
須の構成要素ではないが、後に形成されるソース電極またはドレイン電極の側面を選択的
に酸化させるためには有効である。また、ゲート電極と、ソース電極またはドレイン電極
との間の容量を低減するという点においても有効である。
島状の酸化物半導体層４０６ａの形成や熱処理などの詳細については、先の実施の形態を
参酌することができる。また、導電層４０８の詳細についても、先の実施の形態を参酌す
ればよい。
絶縁層４１０は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、
絶縁層４１０は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸
化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、絶縁層４
１０は、単層構造としても良いし、積層構造としても良い。絶縁層４１０の厚さは特に限
定されないが、例えば、１０ｎｍ以上２００ｎｍ以下とすることができる。
次に、導電層４０８および絶縁層４１０を選択的にエッチングして、ソース電極またはド
レイン電極４０８ａ、ソース電極またはドレイン電極４０８ｂ、絶縁層４１０ａ、絶縁層
４１０ｂを形成する（図９（Ｃ）参照）。詳細は、先の実施の形態におけるソース電極ま
たはドレイン電極の形成工程と同様である。なお、アルミニウム、チタン、モリブデン、
銅などの材料は、後に行われるプラズマ酸化処理に適しており、ソース電極またはドレイ
ン電極４０８ａ、ソース電極またはドレイン電極４０８ｂなどの材料として好適である。
次に、酸化物半導体層４０６ａに酸素を供給するための酸化処理を行う（図９（Ｄ）参照
）。当該酸化処理によって、ソース電極またはドレイン電極４０８ａの一部（特に、その
側面に相当する部分）には酸化領域４１１ａが、ソース電極またはドレイン電極４０８ｂ
の一部（特に、その側面に相当する部分）には酸化領域４１１ｂが形成される（図９（Ｄ
）参照）。また、当該酸化処理によって、ソース電極またはドレイン電極４０８ａや、ソ
ース電極またはドレイン電極４０８ｂの外周部にも、酸化領域が形成される。
酸化処理は、マイクロ波（３００ＭＨｚ〜３００ＧＨｚ）によって励起された酸素プラズ
マを用いた酸化処理（プラズマ酸化処理）とするのが好適である。マイクロ波によってプ
ラズマを励起することで、高密度プラズマが実現され、酸化物半導体層４０６ａへのダメ
ージを十分に低減することができるからである。
より具体的には、例えば、周波数を３００ＭＨｚ〜３００ＧＨｚ（代表的には２．４５Ｇ
Ｈｚ）、圧力を５０Ｐａ〜５０００Ｐａ（代表的には５００Ｐａ）、被処理物の温度を２
００〜４００℃（代表的には３００℃）とし、酸素とアルゴンとの混合ガスを用いて上記
処理を行うことができる。
上記酸化処理によって、酸化物半導体層４０６ａには酸素が供給されることになるため、
酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸素欠乏に起因するエネルギ
ーギャップ中の欠陥準位を減少させることができる。つまり、酸化物半導体層４０６ａの
特性を一層向上させることができる。
なお、酸化物半導体層４０６ａへのダメージを十分に低減しつつ、酸化物半導体層４０６
ａに酸素を供給することができる方法であれば、マイクロ波を用いたプラズマ酸化処理に
限定されない。例えば、酸素を含む雰囲気における熱処理などの方法を用いることもでき
る。
また、上記酸化処理と併せて、酸化物半導体層４０６ａから水や水素などを除去する処理
を行ってもよい。この場合、例えば、窒素やアルゴンなどのガスを用いたプラズマ処理を
用いることができる。
なお、上記酸化処理によって形成された酸化領域４１１ａや酸化領域４１１ｂは、トラン
ジスタ４５０が微細化されている場合（例えば、チャネル長が１０００ｎｍ未満である場
合）には、特に有効である。トランジスタの微細化に伴い、ゲート絶縁層に対してはその
厚みを小さくすることが要求されるが、当該酸化領域を有することで、ゲート絶縁層の薄
型化やカバレッジ不良などに起因して生じ得る、ゲート電極と、ソース電極またはドレイ
ン電極のショートを防止できるためである。なお、当該酸化領域は、５ｎｍ以上（好まし
くは１０ｎｍ以上）の厚みを有していれば、十分に効果的である。
また、上記酸化処理は、露出した絶縁層４０２の膜質改善の観点からも有効である。
なお、ソース電極またはドレイン電極４０８ａや、ソース電極またはドレイン電極４０８
ｂの上部の酸化を防止する役割を有する点で、絶縁層４１０ａおよび絶縁層４１０ｂは重
要である。エッチングの際に用いるマスクを残存させたまま、上記プラズマ処理をするに
は大きな困難が伴うからである。
次に、大気に触れさせることなく、酸化物半導体層４０６ａの一部に接するゲート絶縁層
４１２を形成する。そして、ゲート絶縁層４１２上の酸化物半導体層４０６ａと重畳する
領域にゲート電極４１４を形成し、ゲート絶縁層４１２およびゲート電極４１４上に、層
間絶縁層４１６および層間絶縁層４１８を形成する（図９（Ｅ）参照）。詳細については
、先の実施の形態を参酌することができる。
以上により、酸化物半導体を用いたトランジスタ４５０が完成する。
本実施の形態では、酸化物半導体層４０６ａに酸素を供給するために、酸化物半導体層４
０６ａに酸素プラズマ処理を施している。このため、トランジスタ４５０の特性はさらに
高いものとなる。また、ソース電極またはドレイン電極の側面に相当する領域が酸化され
ることになるため、ゲート絶縁層の薄膜化に起因して生じるおそれのある、ゲート電極−
ソース電極（またはドレイン電極）間の短絡を防止することができる。また、酸化領域４
１１ａ、酸化領域４１１ｂによって、適度なオフセット領域ができるので、酸化物半導体
層から、ソース電極（またはドレイン電極）との界面にかけての電界の変化を、低く抑え
ることも可能である。
また、ソース電極およびドレイン電極の上に絶縁層を設けることにより、ソース電極およ
びドレイン電極と、ゲート電極との間に形成される容量（寄生容量）を低減し、さらなる
高速動作を実現することが可能である。
なお、本実施の形態では、トップゲート型のトランジスタであって、ソース電極およびド
レイン電極の下部と、酸化物半導体層の上部とが接触する構成について説明したが、本実
施の形態の構成を適用できるトランジスタはこれに限定されない。例えば、ボトムゲート
型のトランジスタであって、ソース電極およびドレイン電極の下部と、酸化物半導体層の
上部とが接触する構成に、本実施の形態の構成の一部を適用することができる。つまり、
本実施の形態により、酸素が供給された酸化物半導体、酸化領域を有する電極、などを備
えた様々なトランジスタを実現することができる
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、酸化物半導体以外の半導体材料を用いた半導体装置の作製方法、具体
的には、図２（Ａ）の下部のトランジスタ１７０の作製方法について、図１０および図２
（Ａ）を用いて説明する。
まず、半導体材料を含む基板１００を用意する（図１０（Ａ）参照）。半導体材料を含む
基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することがで
きる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合
の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン
層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外
の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり、「Ｓ
ＯＩ基板」が有する半導体層は、シリコン層に限定されない。また、ＳＯＩ基板には、ガ
ラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれる
ものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図１０（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図１０（Ｂ）参照）。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１０（Ｂ）参
照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが
、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁
層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成す
る。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得
られる酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、
ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（
ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜の単層構造または積層構造とすると良い。他に、
高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化するこ
とにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、
Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用
いて行うことができる。また、絶縁層の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好
ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
、ゲート電極１１０を形成する（図１０（Ｃ）参照）。
次に、ゲート電極１１０を覆う絶縁層１１２を形成する（図１０（Ｃ）参照）。そして、
半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領
域１１４を形成する（図１０（Ｃ）参照）。なお、ここではｎ型トランジスタを形成する
ためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）
やアルミニウム（Ａｌ）などの不純物を添加すればよい。上記不純物領域１１４の形成に
より、半導体領域１０４のゲート絶縁層１０８下部には、チャネル形成領域１１６が形成
される（図１０（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができ
るが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。
また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用し
ているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図１０（Ｄ）参照）。サイドウォール絶
縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の
高いエッチング処理を行うことで、自己整合的に形成することができる。また、この際に
、絶縁層１１２を部分的にエッチングして、ゲート電極１１０の上面と、不純物領域１１
４の上面を露出させると良い。なお、サイドウォール絶縁層１１８は、高集積化などの目
的のために形成されない場合もある。
次に、ゲート電極１１０、不純物領域１１４、サイドウォール絶縁層１１８等を覆うよう
に、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（
Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図１０（Ｅ）参照）。その
後、上記絶縁層を除去し、ゲート電極１１０、サイドウォール絶縁層１１８、高濃度不純
物領域１２０等を覆うように金属層１２２を形成する（図１０（Ｅ）参照）。当該金属層
１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて
形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応
することによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。
このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コ
バルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高
濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図１０（Ｆ）参照）
。なお、ゲート電極１１０として多結晶シリコンなどを用いる場合には、ゲート電極１１
０の金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層
１２８を形成する（図１０（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化
シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層１２６と層間絶縁層１２８の積層構造としているが、開示する発明の一態様はこ
れに限定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層
１２８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておく
ことが望ましい。
その後、上記層間絶縁層１２６、１２８に、金属化合物領域１２４にまで達する開口を形
成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン
電極１３０ｂを形成する（図１０（Ｈ）参照）。ソース電極またはドレイン電極１３０ａ
やソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶ
Ｄ法などを用いて導電層を形成した後、エッチング処理やＣＭＰといった方法を用いて、
上記導電層の一部を除去することにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極（ここでは金属化合物領域１２４
）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、
導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによる
バリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極
またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工するこ
とが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、
開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不
要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性
を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソー
ス電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程におい
て、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０
ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲ
ート電極１１０と接触する電極などをあわせて形成することができる。ソース電極または
ドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができ
る材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデ
ン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジ
ウムなどの導電性材料を用いることができる。また、後に行われる熱処理を考慮して、ソ
ース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂは、熱処
理に耐えうる程度の耐熱性を有する材料を用いて形成することが望ましい。
以上により、半導体材料を含む基板１００を用いたトランジスタ１７０が形成される（図
１０（Ｈ）参照）。酸化物半導体以外の材料を用いたトランジスタ１７０は、高速動作が
可能であるから、当該トランジスタを用いて、論理回路（演算回路ともいう）などを構成
することができる。また、先の実施の形態に示す記憶回路を駆動するための駆動回路など
に用いることもできる。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、
高度に集積化した半導体装置を提供することができる。
たとえば、上記工程の後に絶縁層１３８を形成し、絶縁層１３８に開口を形成してもよい
。さらに該開口にソース電極またはドレイン電極１３０ａに接続される電極１４２ｃ、お
よびソース電極またはドレイン電極１３０ｂに接続される電極１４２ｄを形成しても良い
（図２（Ａ）参照）。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、酸化物半導体以外の半導体材料を用いた半導体装置の作製方法、具体
的には、図２（Ｂ）の下部のトランジスタ５７０の作製方法について、図１１および図１
２を用いて説明する。以下では、はじめにベース基板上に単結晶半導体層が設けられたＳ
ＯＩ基板の作製方法について、図１１を参照して説明し、その後、該ＳＯＩ基板を用いた
トランジスタの作製方法について、図１２を参照して説明する。
〈ＳＯＩ基板の作製方法〉
まず、ベース基板５００を準備する（図１１（Ａ）参照）。ベース基板５００としては、
絶縁体でなる基板を用いることができる。具体的には、アルミノシリケートガラス、アル
ミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガ
ラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコ
ンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用い
てもよい。
また、ベース基板５００として単結晶シリコン基板、単結晶ゲルマニウム基板などの半導
体基板を用いても良い。ベース基板５００として半導体基板を用いる場合には、ガラス基
板などを用いる場合と比較して熱処理の温度の上限が上がるため、良質なＳＯＩ基板を得
ることが容易になる。ここで、半導体基板としては、太陽電池級シリコン（ＳＯＧ−Ｓｉ
：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半
導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合に
は、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができ
る。
本実施の形態では、ベース基板５００としてガラス基板を用いる場合について説明する。
ベース基板５００として大面積化が可能で安価なガラス基板を用いることにより、低コス
ト化を図ることができる。
上記ベース基板５００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。
具体的には、ベース基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過
酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸
（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて超音波洗浄を行
う。このような洗浄処理を行うことによって、ベース基板５００表面の平坦性向上や、ベ
ース基板５００表面に残存する研磨粒子の除去などが実現される。
次に、ベース基板５００の表面に、窒素含有層５０２（例えば、窒化シリコン膜（ＳｉＮ
ｘ）や窒化酸化シリコン膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の窒素を含有する絶縁膜を含む
層）を形成する（図１１（Ｂ）参照）。窒素含有層５０２は、ＣＶＤ法、スパッタリング
法等を用いて形成することができる。
本実施の形態において形成される窒素含有層５０２は、後に単結晶半導体層を貼り合わせ
るための層（接合層）となる。また、窒素含有層５０２は、ベース基板に含まれるナトリ
ウム（Ｎａ）等の不純物が単結晶半導体層に拡散することを防ぐためのバリア層としても
機能する。
上述のように、本実施の形態では窒素含有層５０２を接合層として用いるため、その表面
が所定の平坦性を有するように窒素含有層５０２を形成することが好ましい。具体的には
、表面の平均面粗さ（Ｒａ、算術平均粗さともいう）が０．５ｎｍ以下、自乗平均粗さ（
Ｒｍｓ）が０．６０ｎｍ以下、より好ましくは、平均面粗さが０．３５ｎｍ以下、自乗平
均粗さが０．４５ｎｍ以下となるように窒素含有層５０２を形成する。なお、上述の平均
面粗さや自乗平均粗さには、例えば、１０μｍ×１０μｍの領域で測定できる。膜厚は、
１０ｎｍ以上２００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の範囲とする。こ
のように、表面の平坦性を高めておくことで、単結晶半導体層の接合不良を防止すること
ができる。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用
いる（図１１（Ｃ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが
、ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基
板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用い
ることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いるこ
ともできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ
（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１
６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５
１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結
晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法
を用いて作製することができる。
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１１（Ｄ）参照）。なお
、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ
）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）
、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結
晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に
吐出して洗浄してもよい。
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層
させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ
法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合
、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学
式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ま
しい。
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２
（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加
して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処
理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、
酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不
純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成
し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。ま
た、ベース基板５００と貼り合わせた後に、ベース基板からのＮａ等の不純物を固定して
、単結晶半導体基板５１０の汚染を防止できる。
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２に
はフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法と
しては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を
酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結
晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１
１（Ｅ）参照）。
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、質量と電荷、イオ
ンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均
侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結
晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例え
ば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２
００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことがで
きる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成さ
れた全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プ
ラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、
イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種
を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添
加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオ
ンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総
量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。
Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。
また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例え
ば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、別々の
工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体
層の表面荒れをおさえることが可能である。
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時
に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照
射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことが
できる。
次に、ベース基板５００と、単結晶半導体基板５１０とを対向させ、窒素含有層５０２の
表面と酸化膜５１２とを密着させる。これにより、ベース基板５００と、単結晶半導体基
板５１０とが貼り合わされる（図１１（Ｆ）参照）。
貼り合わせの際には、ベース基板５００または単結晶半導体基板５１０の一箇所に、０．
００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２
以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると
、密着させた部分において窒素含有層５０２と酸化膜５１２の接合が生じ、当該部分を始
点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素
結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板５１０とベース基板５００とを貼り合わせる前には、貼り合わせ
に係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導
体基板５１０とベース基板５００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み
合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いて
も良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱
処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃
未満）とする。また、この温度範囲で加熱しながら、窒素含有層５０２と酸化膜５１２と
を接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間
熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置な
どを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の
一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、
ベース基板５００上に、窒素含有層５０２および酸化膜５１２を介して単結晶半導体層５
１６を形成する（図１１（Ｇ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の
際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的
には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、
４００℃以上５００℃以下とすると、より効果的である。
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５０
０℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減さ
せてもよい。
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性
を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する。なお、レーザー光
の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レ
ーザー光の照射処理を行っているが、開示する発明の一態様はこれに限定して解釈されな
い。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半
導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行って良い
し、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行って
もよい。なお、上記、エッチング処理としては、ウェットエッチング、ドライエッチング
のいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照
射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶
半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、また
は双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることが
できる（図１１（Ｈ）参照）。
〈トランジスタの作製方法〉
次に、上記のＳＯＩ基板を用いたトランジスタ５７０の作製方法について、図１２を参照
して説明する。
図１２（Ａ）は、図１１に示す方法で作成したＳＯＩ基板の一部を示す断面図である。
まず、単結晶半導体層５１８を島状に加工して、半導体層５２０を形成する（図１２（Ｂ
）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するため
に、ｎ型の導電性を付与する不純物や、ｐ型の導電性を付与する不純物を半導体層に添加
してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば
、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては
、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層５２０を覆うように、絶縁層５２２を形成する（図１２（Ｃ）参照）。絶
縁層５２２は、後にゲート絶縁層となるものである。ここでは、プラズマＣＶＤ法を用い
て、酸化シリコン膜を単層で形成することとする。絶縁層５２２の材料および形成方法は
、先の実施の形態に係るゲート絶縁層（ゲート絶縁層１０８など）に関する記載を参照す
ることができる。
次に、絶縁層５２２上に導電層を形成した後、該導電層を選択的にエッチングして、半導
体層５２０の上方にゲート電極５２４を形成する（図１２（Ｄ）参照）。ゲート電極５２
４の材料および形成方法は、先の実施の形態に係るゲート電極（ゲート電極１１０など）
に関する記載を参照することができる。
次に、ゲート電極５２４をマスクとして、一導電型を付与する不純物を半導体層５２０に
添加して、不純物領域５２６を形成する（図１２（Ｅ）参照）。なお、ここでは、ｎ型ト
ランジスタを形成するために、リン（Ｐ）やヒ素（Ａｓ）を添加するが、ｐ型トランジス
タを形成する場合には、ホウ素（Ｂ）やアルミニウム（Ａｌ）などの不純物を添加すれば
よい。ここで、添加される不純物の濃度は適宜設定することができる。
次に、ゲート電極５２４の側面にサイドウォール絶縁層５２８を形成する。サイドウォー
ル絶縁層５２８は、絶縁層５２２およびゲート電極５２４を覆うように絶縁層を形成した
後、当該絶縁層に異方性の高いエッチング処理を適用することで、自己整合的に形成する
ことができる。また、この際に、絶縁層５２２を部分的にエッチングしてゲート絶縁層５
２２ａを形成すると共に、不純物領域５２６を露出させるとよい。
次に、ゲート電極５２４およびサイドウォール絶縁層５２８をマスクとして、一導電型を
付与する不純物元素を、不純物領域５２６に添加する。なお、不純物領域５２６に添加す
る不純物元素は、先の工程で添加した不純物元素と同じ導電型の不純物元素である。そし
て、その濃度は、先の工程より高くする。当該不純物元素の添加により、半導体層５２０
に、一対の高濃度不純物領域５３０と、一対の低濃度不純物領域５３２と、チャネル形成
領域５３４とが形成される（図１２（Ｇ）参照）。高濃度不純物領域５３０は、ソース領
域またはドレイン領域として機能する。
なお、半導体層５２０がシリコンを含む材料でなる場合には、ソース領域およびドレイン
領域をさらに低抵抗化するために、半導体層５２０の一部をシリサイド化したシリサイド
領域を形成してもよい。シリサイド化は、半導体層に金属を接触させ、加熱処理（例えば
、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体層中のシリコンと金属とを反応させて行う
。シリサイド領域としては、コバルトシリサイドまたはニッケルシリサイドを形成すれば
良い。半導体層５２０が薄い場合には、半導体層５２０の底部までシリサイド反応を進め
ても良い。シリサイド化に用いることができる金属材料としては、チタン、ニッケル、タ
ングステン、モリブデン、コバルト、ジルコニウム、ハフニウム、タンタル、バナジウム
、ネオジム、クロム、白金、パラジウム等が挙げられる。また、レーザー光の照射などに
よってもシリサイド領域を形成することができる。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層５３６、層間絶縁層
５３８を形成する（図１２（Ｈ）参照）。層間絶縁層５３６や層間絶縁層５３８は、酸化
シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タ
ンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、
アクリル樹脂等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層
間絶縁層５３６と層間絶縁層５３８の積層構造としているが、開示する発明の一態様はこ
れに限定されない。１層としても良いし、３層以上の積層構造としても良い。層間絶縁層
５３８の形成後には、その表面を、ＣＭＰやエッチング処理などによって平坦化しておく
ことが望ましい。
次に、上記層間絶縁層５３６、５３８に、高濃度不純物領域５３０にまで達する開口を形
成し、当該開口にソース電極またはドレイン電極５４０ａ、ソース電極またはドレイン電
極５４０ｂを形成する（図１２（Ｈ）参照）。ソース電極またはドレイン電極５４０ａ、
ソース電極またはドレイン電極５４０ｂの材料や作製方法は、ソース電極またはドレイン
電極１３０ａ、ソース電極またはドレイン電極１３０ｂなどに関する記載を参照すればよ
い。
以上により、ＳＯＩ基板を用いたトランジスタ５７０が形成される（図１２（Ｈ）参照）
。酸化物半導体以外の材料を用いたトランジスタ５７０は、高速動作が可能であるから、
当該トランジスタを用いて、論理回路（演算回路ともいう）などを構成することができる
。また、先の実施の形態に示す記憶回路を駆動するための駆動回路などに用いることもで
きる。
なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造
として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、
高度に集積化した半導体装置を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態８）
本実施の形態では、先に実施の形態に示す半導体装置の応用例につき、図１３および図１
４を用いて説明する。
図１３（Ａ）および図１３（Ｂ）は、図５（Ａ−１）に示す半導体装置（以下、メモリセ
ル１９０とも記載する）を複数用いて形成される半導体装置の回路図である。図１３（Ａ
）は、メモリセル１９０が直列に接続された、いわゆるＮＡＮＤ型の半導体装置の回路図
である。図１３（Ｂ）は、メモリセル１９０が並列に接続された、いわゆるＮＯＲ型の半
導体装置の回路図である。
図１３（Ａ）に示す半導体装置は、ソース線ＳＬ、ビット線ＢＬ、第１信号線Ｓ１、ｍ本
の第２信号線Ｓ２、ｍ本のワード線ＷＬと、複数のメモリセル１９０（１、１）〜１９０
（ｍ、１）が、縦ｍ個（行）×横１個（列）に配置されている。なお、図１３（Ａ）では
、ソース線ＳＬおよびビット線ＢＬを１本ずつ有する構成となっているが、これに限られ
ない。ソース線ＳＬおよびビット線ＢＬをｎ本有することで、縦ｍ個（行）×横ｎ個（列
）のメモリセルアレイを有する構成としてもよい。
各メモリセル１９０において、トランジスタ１６０のゲート電極と、トランジスタ１６２
のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に
接続されている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイ
ン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート
電極とは、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の
他方は電気的に接続されている。
また、メモリセル１９０が有するトランジスタ１６０のソース電極は、隣接するメモリセ
ル１９０のトランジスタ１６０のドレイン電極と電気的に接続され、メモリセル１９０が
有するトランジスタ１６０のドレイン電極は、隣接するメモリセル１９０のトランジスタ
１６０のソース電極と電気的に接続される。ただし、直列に接続された複数のメモリセル
のうち、一方の端に設けられたメモリセル１９０が有するトランジスタ１６０のドレイン
電極は、ビット線と電気的に接続される。また、直列に接続された複数のメモリセルのう
ち、他方の端に設けられたメモリセル１９０が有するトランジスタ１６０のソース電極は
、ソース線と電気的に接続される。
図１３（Ａ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は次のように行われる。書き込みを行う行の第２の信号線Ｓ２にトランジスタ
１６２がオン状態となる電位を与え、書き込みを行う行のトランジスタ１６２をオン状態
にする。これにより、指定した行のトランジスタ１６０のゲート電極に第１の信号線Ｓ１
の電位が与えられ、該ゲート電極に所定の電荷が与えられる。このようにして、指定した
行のメモリセルにデータを書き込むことができる。
また、読み出し動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬ
に、トランジスタ１６０のゲート電極の電荷によらず、トランジスタ１６０がオン状態と
なるような電位を与え、読み出しを行う行以外のトランジスタ１６０をオン状態とする。
それから、読み出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有す
る電荷によって、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位
（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続
されている読み出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビッ
ト線ＢＬ間の複数のトランジスタ１６０は、読み出しを行う行を除いてオン状態なので、
ソース線ＳＬ−ビット線ＢＬ間のコンダクタンスは、読み出しを行う行のトランジスタ１
６０の状態によって決定される。つまり、読み出しを行う行のトランジスタ１６０のゲー
ト電極が有する電荷によって、読み出し回路が読み出すビット線ＢＬの電位は異なる値を
とる。このようにして、指定した行のメモリセルからデータを読み出すことができる。
図１３（Ｂ）に示す半導体装置は、ｎ本のソース線ＳＬ、ビット線ＢＬおよび第１信号線
Ｓ１と、ｍ本の第２信号線Ｓ２およびワード線ＷＬと、複数のメモリセル１９０（１、１
）〜１９０（ｍ、ｎ）が、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモ
リセルアレイ１８１を有する。各トランジスタ１６０のゲート電極と、トランジスタ１６
２のソース電極またはドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的
に接続されている。また、ソース線ＳＬとトランジスタ１６０のソース電極とは、電気的
に接続され、ビット線ＢＬとトランジスタ１６０のドレイン電極とは、電気的に接続され
ている。また、第１信号線Ｓ１とトランジスタ１６２のソース電極またはドレイン電極の
他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ１６２のゲート電極とは
、電気的に接続されている。そして、ワード線ＷＬと、容量素子１６４の電極の他方は電
気的に接続されている。
図１３（Ｂ）に示す半導体装置は、行ごとの書き込み動作および読み出し動作を行う。書
き込み動作は、上述の図１３（Ａ）に示す半導体装置と同様の方法で行われる。読み出し
動作は次のように行われる。まず、読み出しを行う行以外のワード線ＷＬに、トランジス
タ１６０のゲート電極の電荷によらず、トランジスタ１６０がオフ状態となるような電位
を与え、読み出しを行う行以外のトランジスタ１６０をオフ状態とする。それから、読み
出しを行う行のワード線ＷＬに、トランジスタ１６０のゲート電極が有する電荷によって
、トランジスタ１６０のオン状態またはオフ状態が選択されるような電位（読み出し電位
）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＢＬに接続されている読み
出し回路（図示しない）を動作状態とする。ここで、ソース線ＳＬ−ビット線ＢＬ間のコ
ンダクタンスは、読み出しを行う行のトランジスタ１６０の状態によって決定される。つ
まり、読み出しを行う行のトランジスタ１６０のゲート電極が有する電荷によって、読み
出し回路が読み出すビット線ＢＬの電位は異なる値をとる。このようにして、指定した行
のメモリセルからデータを読み出すことができる。
次に、図１３に示す半導体装置などに用いることができる読出し回路の一例について図１
４を用いて説明する。
図１４（Ａ）には、読み出し回路の概略を示す。当該読出し回路は、トランジスタとセン
スアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線に接続される
。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａの電
位が制御される。
メモリセル１９０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル１９０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、
選択したメモリセル１９０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる
。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプ回路は端子Ａの電位に対応する電位（データ”１”）を出力する。一方、メモリセ
ルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回
路は端子Ａの電位に対応する電位（データ”０”）を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに
参照用のビット線が接続される構成としても良い。
図１４（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型セン
スアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（
＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、
概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力と
なる。
図１４（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型
センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有す
る。まず、制御用信号ＳｐをＨｉｇｈ、制御用信号ＳｎをＬｏｗとして、電源電位（Ｖｄ
ｄ）を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、制御用信号Ｓ
ｐをＬｏｗ、制御用信号ＳｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較
を行う電位Ｖ１ｉｎとＶ２ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉ
ｇｈ、Ｖ２の出力はＬｏｗとなり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬ
ｏｗ、Ｖ２の出力はＨｉｇｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの
差を増幅することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態９）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について
、図１５を参照して説明する。
図１５（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１５（Ａ）に示すメモリセ
ルアレイ６２０は、複数のメモリセル６３０がマトリクス状に配列された構成を有してい
る。また、メモリセルアレイ６２０は、ｍ本の第１の配線、およびｎ本の第２の配線を有
する。なお、メモリセル６３０は、図５（Ｂ）に示す半導体装置に相当するものである。
なお、本実施の形態においては、図５（Ｂ）における第１の配線をビット線ＢＬと呼び、
第２の配線をワード線ＷＬと呼ぶ。
メモリセル６３０は、トランジスタ６３１と、容量素子６３２と、から構成されている。
トランジスタ６３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。ま
た、トランジスタ６３１のソース電極またはドレイン電極の一方は、第２の配線（ビット
線ＢＬ）と接続されており、トランジスタ６３１のソース電極またはドレイン電極の他方
は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方は容量線ＣＬ
と接続され、一定の電位が与えられている。トランジスタ６３１には、先の実施の形態に
示すトランジスタが適用される。
先の実施の形態において示したトランジスタは、オフ電流が極めて小さいという特徴を有
する。このため、いわゆるＤＲＡＭとして認識されている図１５（Ａ）に示す半導体装置
に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが可能である。
図１５（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図１５（Ｂ）に示すメモリセル
アレイ６４０は、複数のメモリセル６５０がマトリクス状に配列された構成とすることが
できる。また、メモリセルアレイ６４０は、第１の配線（ワード線ＷＬ）、第２の配線（
ビット線ＢＬ）および第３の配線（反転ビット線／ＢＬ）をそれぞれ複数本有する。
メモリセル６５０は、第１のトランジスタ６５１〜第６のトランジスタ６５６を有してい
る。第１のトランジスタ６５１と第２のトランジスタ６５２は、選択トランジスタとして
機能する。また、第３のトランジスタ６５３と第４のトランジスタ６５４のうち、一方は
ｎチャネル型トランジスタ（ここでは、第４のトランジスタ６５４）であり、他方はｐチ
ャネル型トランジスタ（ここでは、第３のトランジスタ６５３）である。つまり、第３の
トランジスタ６５３と第４のトランジスタ６５４によってＣＭＯＳ回路が構成されている
。同様に、第５のトランジスタ６５５と第６のトランジスタ６５６によってＣＭＯＳ回路
が構成されている。
第１のトランジスタ６５１、第２のトランジスタ６５２、第４のトランジスタ６５４、第
６のトランジスタ６５６は、ｎチャネル型のトランジスタであり、先の実施の形態におい
て示したトランジスタを適用することができる。第３のトランジスタ６５３と第５のトラ
ンジスタ６５５は、ｐチャネル型のトランジスタであり、酸化物半導体、またはそれ以外
の材料（例えば、シリコンなど）を用いて形成することができる。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
（実施の形態１０）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１６を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ等のカメラ、電子ペーパー、テレビジョン
装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装
置を適用する場合について説明する。
図１６（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示す半導
体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速で、長
期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピ
ュータが実現される。
図１６（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込み
および読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されて
いる。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、
且つ消費電力が十分に低減された携帯情報端末が実現される。
図１６（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２
３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７
２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７によ
り接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７
２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１
、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。
先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の
記憶保持が可能で、且つ消費電力が十分に低減されている。そのため、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電
子書籍が実現される。
図１６（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１６（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。先の実施の形態に示す半導体装置は、情報の書き込みおよび読み出
しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されている。そのた
め、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
が十分に低減された携帯電話機が実現される。
図１６（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。先の実施の形態に示
す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、
且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高速
で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現
される。
図１６（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。先の実施の形態に
示す半導体装置は、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で
、且つ消費電力が十分に低減されている。そのため、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が
実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
開示する発明の一態様にかかる半導体装置の書き換え可能回数につき調査した。本実施例
では、当該調査結果につき、図１７を参照して説明する。
調査に用いた半導体装置は、図５（Ａ−１）に示す回路構成の半導体装置である。ここで
、トランジスタ１６２に相当するトランジスタには酸化物半導体を用いた。また、容量素
子１６４に相当する容量素子として、０．３３ｐＦの容量値のものを用いた。
調査は、初期のメモリウィンドウ幅と、データの保持およびデータの書き込みを所定回数
繰り返した後のメモリウィンドウ幅とを比較することにより行った。データの保持および
データの書き込みは、図５（Ａ−１）における第３の配線に相当する配線に０Ｖ、または
５Ｖのいずれかを与え、第４の配線に相当する配線に、０Ｖ、または５Ｖのいずれかを与
えることにより行った。第４の配線に相当する配線の電位が０Ｖの場合には、トランジス
タ１６２に相当するトランジスタはオフ状態であるから、フローティングゲート部ＦＧに
与えられた電位が保持される。第４の配線に相当する配線の電位が５Ｖの場合には、トラ
ンジスタ１６２に相当するトランジスタはオン状態であるから、第３の配線に相当する配
線の電位がフローティングゲート部ＦＧに与えられる。
メモリウィンドウ幅とは記憶装置の特性を示す指標の一つである。ここでは、異なる記憶
状態の間での、第５の配線に相当する配線の電位Ｖｃｇと、トランジスタ１６０に相当す
るトランジスタのドレイン電流Ｉｄとの関係を示す曲線（Ｖｃｇ−Ｉｄ曲線）の、シフト
量ΔＶｃｇをいうものとする。異なる記憶状態とは、フローティングゲート部ＦＧに０Ｖ
が与えられた状態（以下、Ｌｏｗ状態という）と、フローティングゲート部ＦＧに５Ｖが
与えられた状態（以下、Ｈｉｇｈ状態という）をいう。つまり、メモリウィンドウ幅は、
Ｌｏｗ状態とＨｉｇｈ状態において、電位Ｖｃｇの掃引を行うことで確認できる。またい
ずれの場合も、Ｖｄｓ＝１Ｖとした。
図１７に、初期状態のメモリウィンドウ幅と、１×１０９回の書き込みを行った後のメモ
リウィンドウ幅の調査結果を示す。図１７において、実線は１回目の書き込みを示し、破
線は１×１０９回目の書き込みを示す。また、実線と破線双方において、左側の曲線はＨ
ｉｇｈ状態の書き込みを示し、右側の曲線はＬｏｗ状態の書き込みを示す。また、横軸は
Ｖｃｇ（Ｖ）を示し、縦軸はＩｄ（Ａ）を示す。図１７から、１×１０９回の書き込み前
後において、Ｈｉｇｈ状態とＬｏｗ状態において電位Ｖｃｇを掃引したメモリウィンドウ
幅が変化していないことが確認できる。１×１０９回の書き込み前後においてメモリウィ
ンドウ幅が変化しないということは、少なくともこの間は、半導体装置の特性が変化しな
いことを示すものである。
上述のように、開示する発明の一態様に係る半導体装置は、保持および書き込みを多数回
繰り返しても特性が変化しない。つまり、開示する発明の一態様によって、極めて信頼性
の高い半導体装置が実現されるといえる。
１０ メモリセルアレイ
２０ カラムデコーダ
３０ ローデコーダ
４０ ＩＯコントローラ
５０ ＩＯバッファ
６０ コマンドバッファ
７０ アドレスバッファ
８０ コントローラ
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ ゲート絶縁層
１１０ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３２ 絶縁層
１３４ 絶縁層
１３８ 絶縁層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４２ｃ 電極
１４２ｄ 電極
１４３ 絶縁層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 層間絶縁層
１５２ 層間絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ トランジスタ
１８１ メモリセルアレイ
１９０ メモリセル
２００ 被処理物
２０２ 絶縁層
２０６ 酸化物半導体層
２０６ａ 酸化物半導体層
２０８ａ ソース電極またはドレイン電極
２０８ｂ ソース電極またはドレイン電極
２１２ ゲート絶縁層
２１４ ゲート電極
２１６ 層間絶縁層
２１８ 層間絶縁層
２５０ トランジスタ
３００ 被処理物
３０２ 絶縁層
３０４ 第１の酸化物半導体層
３０４ａ 第１の酸化物半導体層
３０５ 第２の酸化物半導体層
３０６ 第２の酸化物半導体層
３０６ａ 第２の酸化物半導体層
３０８ａ ソース電極またはドレイン電極
３０８ｂ ソース電極またはドレイン電極
３１２ ゲート絶縁層
３１４ ゲート電極
３１６ 層間絶縁層
３１８ 層間絶縁層
３５０ トランジスタ
４００ 被処理物
４０２ 絶縁層
４０６ 酸化物半導体層
４０６ａ 酸化物半導体層
４０８ 導電層
４０８ａ ソース電極またはドレイン電極
４０８ｂ ソース電極またはドレイン電極
４１０ 絶縁層
４１０ａ 絶縁層
４１０ｂ 絶縁層
４１１ａ 酸化領域
４１１ｂ 酸化領域
４１２ ゲート絶縁層
４１４ ゲート電極
４１６ 層間絶縁層
４１８ 層間絶縁層
４５０ トランジスタ
５００ ベース基板
５０２ 窒素含有層
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
５２０ 半導体層
５２２ 絶縁層
５２２ａ ゲート絶縁層
５２４ ゲート電極
５２６ 不純物領域
５２８ サイドウォール絶縁層
５３０ 高濃度不純物領域
５３２ 低濃度不純物領域
５３４ チャネル形成領域
５３６ 層間絶縁層
５３８ 層間絶縁層
５４０ａ ソース電極またはドレイン電極
５４０ｂ ソース電極またはドレイン電極
５７０ トランジスタ
６２０ メモリセルアレイ
６３０ メモリセル
６３１ トランジスタ
６３２ 容量素子
６４０ メモリセルアレイ
６５０ メモリセル
６５１ トランジスタ
６５２ トランジスタ
６５３ トランジスタ
６５４ トランジスタ
６５５ トランジスタ
６５６ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機

Claims (2)

  1. 積層構造を有する半導体装置であって、
    前記積層構造は、論理回路又は駆動回路を有する第１の層と、前記第１の層上に設けられ、且つ記憶回路を有する第２の層と、を有し、
    前記第１の層は、チャネル形成領域にシリコンを有する第１のトランジスタを有し、
    前記第２の層は、前記第１のトランジスタと電気的に接続され、且つ酸化物半導体層を有する第２のトランジスタと、を有し、
    前記第２のトランジスタは、ソース電極またはドレイン電極としての機能を有する第１の導電層と、前記第１の導電層の上面に接する領域を有する前記酸化物半導体層と、前記酸化物半導体層上のゲート電極と、を有し、
    断面視において、前記酸化物半導体層は、前記第１の導電層の端部を越えて延在し、前記第１のトランジスタのソース電極またはドレイン電極としての機能を有する第２の導電層と重なる領域を有する、半導体装置。
  2. 積層構造を有する半導体装置であって、
    前記積層構造は、論理回路又は駆動回路を有する第１の層と、前記第１の層上に設けられ、且つ記憶回路を有する第２の層と、を有し、
    前記第１の層は、チャネル形成領域にシリコンを有する第１のトランジスタを有し、
    前記第２の層は、前記第１のトランジスタと電気的に接続され、且つ酸化物半導体層を有する第２のトランジスタと、容量素子と、を有し、
    前記第２のトランジスタは、ソース電極またはドレイン電極としての機能を有する第１の導電層と、前記第１の導電層の上面に接する領域を有する前記酸化物半導体層と、前記酸化物半導体層上のゲート電極と、を有し、
    断面視において、前記酸化物半導体層は、前記第１の導電層の端部を越えて延在し、前記第１のトランジスタのソース電極またはドレイン電極としての機能を有する第２の導電層と重なる領域を有する、半導体装置。
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