JP2016225617A - 記憶装置、又は該記憶装置を有する電子機器 - Google Patents
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Abstract
【解決手段】記憶装置は、回路と、配線と、を有する。回路は、第1のメモリセルと、第2のメモリセルと、を有し、第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、第2のメモリセルは、第1のメモリセル上に積層され、第1のトランジスタのソース又はドレインの一方は、第2のトランジスタのゲート、及び第1の容量素子と電気的に接続され、第3のトランジスタのソース又はドレインの一方は、第4のトランジスタのゲート、及び第2の容量素子と電気的に接続され、第1のトランジスタのゲート及び第3のトランジスタのゲートは、配線と電気的に接続されている。
【選択図】図1
Description
本発明の一態様は、回路と、配線と、を有し、回路は、第1のメモリセルと、第2のメモリセルと、を有し、第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、第2のメモリセルは、第1のメモリセル上に積層され、第1のトランジスタのソース又はドレインの一方は、第2のトランジスタのゲート、及び第1の容量素子と電気的に接続され、第3のトランジスタのソース又はドレインの一方は、第4のトランジスタのゲート、及び第2の容量素子と電気的に接続され、第1のトランジスタのゲート及び第3のトランジスタのゲートは、配線と電気的に接続されている記憶装置である。
又は、本発明の一態様は、回路と、配線と、を有し、回路は、第1のメモリセルと、第2のメモリセルと、を有し、第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、第2のメモリセルは、第1のメモリセル上に積層され、第1のトランジスタのゲート及び第3のトランジスタのゲートは、配線と電気的に接続され、第1のトランジスタのソース又はドレインの一方は、第2のトランジスタのゲート、及び第1の容量素子と電気的に接続され、第3のトランジスタのソース又はドレインの一方は、第4のトランジスタのゲート、及び第2の容量素子と電気的に接続され、第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、及び第4のトランジスタは、チャネル形成領域に酸化物半導体を有する記憶装置である。
又は、本発明の一態様は、前記(2)において、行ドライバと、列ドライバと、を有し、回路は、行ドライバ及び列ドライバの上方に積層され、行ドライバ及び列ドライバは、チャネル形成領域に酸化物半導体以外の材料を有するトランジスタを有する記憶装置である。
又は、本発明の一態様は、前記(1)乃至(3)のいずれか一項において、第1の半導体と、第1の半導体上の第1の絶縁体と、第1の絶縁体上の導電体と、導電体上の第2の絶縁体と、第2の絶縁体上の第2の半導体と、を有し、第1の半導体は、第1のトランジスタのチャネル形成領域を有し、第1の絶縁体は、第1のトランジスタのゲート絶縁層としての機能を有し、導電体は、第1のトランジスタのゲートとしての機能、及び、第3のトランジスタのゲートとしての機能を有し、第2の絶縁体は、第3のトランジスタのゲート絶縁層としての機能を有し、第2の半導体は、第3のトランジスタのチャネル形成領域を有する記憶装置である。
又は、本発明の一態様は、前記(1)乃至(4)のいずれか一項において、複数の回路を有し、回路が複数積層されている記憶装置である。
又は、本発明の一態様は、前記(1)乃至(5)のいずれか一項において、記憶容量が1テラバイト以上である記憶装置である。
又は、本発明の一態様は、前記(1)乃至(6)のいずれか一項に記載の記憶装置と、ホスト装置と、を有し、ホスト装置と記憶装置とが電気的に接続されている電子機器である。
本実施の形態では、開示する発明の一態様の記憶装置について説明する。
図2は、本発明の一態様である記憶装置のメモリセルの構成例を示している。図2は、メモリセルMC1と、メモリセルMC2と、を有するメモリセルセット100を示している。
図5は、メモリセルアレイと周辺ドライバを有するメモリの構成例を示すブロック図である。半導体装置200は、メモリセルアレイ203と、行ドライバ201と、列ドライバ202と、を有する。メモリセルアレイ203は、メモリセルセット100と、配線WLと、配線WBL1と、配線WBL2と、配線RBLと、配線SLと、配線CL1と、配線CL2と、を有する。メモリセルセット100は、前述のとおりメモリセルMC1と、メモリセルMC2と、を有する。メモリセルセット100の数はm×n個あり、行方向にn個(nは1以上の整数)、列方向にm個(mは1以上の整数)、行列状に配置されている。同じ行のメモリセルセット100は、当該行の配線WL、配線CL1、及び配線CL2と電気的に接続され、同じ列のメモリセルセット100は、当該列の配線WBL1と、配線WBL2と、配線RBLと、配線SLと、に電気的に接続されている。
次に、メモリセルセット100の動作例について説明する。
期間P2は書き込み期間(Write)である。選択行の配線WLの電位をHレベルにして、トランジスタOS1−1をオンにする。メモリセルMC1に”1”を書き込む場合は、配線WBL1の電位をHレベルにし、”0”を書き込む場合は、配線WBL1の電位をLレベルにする。選択されたメモリセルMC1において、ノードND1の電位は、配線WBL1の電位に応じて、VDDM又はVSSMとなる。
期間P4は読み出し期間(Read)である。まず、期間P4の直前において、非選択行の配線WLの電位をLレベルにして、配線RBLの電位をHレベルにする。読み出しを行うとき、期間P4開始時に配線CL1の電位をHレベルにする。このとき、ノードND1の電位は、容量素子C1における容量結合によって、VDDH−VSSHの高さの電位分昇圧される。ノードND1が”0”を保持している場合、トランジスタOS1−2のゲート−ソース間電圧がしきい値電圧に達していないため、トランジスタOS1−2がオフとなり、配線RBLの電位はHレベルのまま維持される。ノードND1が”1”を保持している場合は、トランジスタOS1−2のゲート−ソース間電圧がしきい値電圧に達しているため、トランジスタOS1−2がオンとなる。このとき、配線SLはLレベルとなっているので、配線RBLからトランジスタOS1−2を介して、配線SLに電流が流れる。そのため、配線RBLの電位はLレベルに降圧される。その後、配線RBLの電位をHレベルに戻すことで、読み出し動作が終了する。列ドライバ202は、期間P4の配線RBLの電位に基づいて、メモリセルMC1から読み出したデータが”0”又は”1”であるかを判定する。
次に、メモリセルセット100の構造例を図1、図7乃至図10を用いて説明する。
図7は、メモリセルセット100の断面の模式図を示している。図7は、メモリセルセット100を構成するトランジスタOS1−1、トランジスタOS1−2、トランジスタOS2−1、及びトランジスタOS2−2のチャネル長方向に沿った断面を表している。
図8は、メモリセルセット100の上面の模式図を示している。図7の断面模式図は、図8に示す一点鎖線X1−X2に対応している。つまり、一点鎖線X1−X2に平行な方向がチャネル長方向となり、一点鎖線X1−X2に垂直な方向がチャネル幅方向となる。なお、図8は、導電体321a、導電体321b、導電体324乃至導電体331、導電体334a乃至導電体334dのみを図示しており、導電体322、導電体323、導電体332、導電体333、絶縁体301乃至絶縁体311、及び半導体341乃至半導体344を省略している。
図1は、図7の断面構造を有するメモリセルセット100をチャネル長方向に連続して形成し、かつ積層させた構造を示す。
さらに、図1の応用として、行ドライバ又は列ドライバなどの周辺回路を、図10に示すように、メモリセルアレイ構造401の下方に設ける構成としてもよい。
図13(C)は、チャネル形成領域に酸化物半導体を有するトランジスタ(以下、OS‐FETと呼ぶ)を用いて作製した不揮発性メモリの積層構造を示す模式図である。なお、本明細書中では、OS−FETを用いた不揮発性メモリをNOSRAM(Nonvolatile Oxide Semiconductor Random Access Memory)と呼ぶ場合がある。
本実施の形態では、半導体装置200及び半導体装置400の応用例について説明する。半導体装置200及び半導体装置400は、例えば、各種電子機器(例えば、情報端末、スマートフォン、電子書籍端末、デジタルカメラ(ビデオカメラも含む)、録画再生装置、ナビゲーションシステムなど)のストレージ装置に適用できる。又は、半導体装置200及び半導体装置400は、メモリカード(例えば、SDカード)、USBメモリ(USB;Universal Serial Bus)、SSD(Solid State Drive)等の各種のリムーバブル記憶装置に適用される。図17に、リムーバブル記憶装置の幾つかの構成例を模式的に示す。
本実施の形態では、ホスト装置と、半導体装置200又は半導体装置400を有する記憶装置と、を組み合わせた電子機器について説明する。
図18は、電子機器の構成例を示すブロック図である。電子機器1200は、記憶装置1201及びホスト装置1202を有する。
図19(A)では実施の形態1で説明した記憶装置を電子部品として適用する例について説明する。なお電子部品は、半導体パッケージ、又はIC用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
次に上述した電子部品を適用した電子機器の具体例について説明する。
本発明の一態様である、周辺回路を含めた記憶装置の構成の一例について、図22を用いながら説明する。
本実施の形態では、開示する発明の一態様に係るトランジスタについて説明する。
図23(A)乃至図23(C)は、トランジスタ1400aの上面図及び断面図である。図23(A)は上面図である。図23(B)は、図23(A)に示す一点鎖線A1−A2に対応する断面図であり、図23(C)は、図23(A)に示す一点鎖線A3−A4に対応する断面図である。なお、図23(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、一点鎖線A1−A2をトランジスタ1400aのチャネル長方向、一点鎖線A3−A4をトランジスタ1400aのチャネル幅方向と呼ぶ場合がある。
まず、金属酸化物1431乃至金属酸化物1433に適用可能な金属酸化物について説明を行う。
基板1450としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
絶縁膜1401は、基板1450と導電膜1414を電気的に分離させる機能を有する。
導電膜1411乃至導電膜1414として、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
導電膜1421乃至導電膜1424として、銅(Cu)、タングステン(W)、モリブデン(Mo)、金(Au)、アルミニウム(Al)、マンガン(Mn)、チタン(Ti)、タンタル(Ta)、ニッケル(Ni)、クロム(Cr)、鉛(Pb)、錫(Sn)、鉄(Fe)、コバルト(Co)、ルテニウム(Ru)、白金(Pt)、イリジウム(Ir)、ストロンチウム(Sr)の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Cu−Mn合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがCuの拡散を抑制する機能を持つので好ましい。
領域1441、領域1442は、例えば、導電膜1421、導電膜1423が、金属酸化物1431、金属酸化物1432の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタの作製工程には、いくつかの加熱工程があることから、領域1441、領域1442には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域1441、領域1442に含まれるキャリア濃度が増加する。その結果、領域1441、領域1442が低抵抗化する。
絶縁膜1406は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜1406は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などを有することが好ましい。
絶縁膜1405は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜1405は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は樹脂などを有することが好ましい。又は、絶縁膜1405は、酸化シリコン又は酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート又はアクリルなどがある。
図23に示すトランジスタ1400aは、導電膜1414及び絶縁膜1402、絶縁膜1403を省略してもよい。その場合の例を図26に示す。
図23に示すトランジスタ1400aにおいて、導電膜1421、導電膜1423は、ゲート電極(導電膜1411乃至導電膜1413)と重なる部分の膜厚を薄くしてもよい。その場合の例を図27に示す。
図27に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、1432の幅を広げてもよい。その場合の例を図28に示す。
図27に示すトランジスタ1400cにおいて、A3−A4方向に、金属酸化物1431、金属酸化物1432から成る領域(以下、フィンと呼ぶ)を複数設けてもよい。その場合の例を図29に示す。
図30(A)乃至図30(D)は、トランジスタ1400fの上面図及び断面図である。図30(A)は、トランジスタ1400fの上面図であり、図30(B)は図30(A)に示す一点鎖線A1−A2に対応する断面図であり、図30(C)は一点鎖線A3−A4に対応する断面図である。なお、一点鎖線A1−A2をチャネル長方向、一点鎖線A3−A4をチャネル幅方向という場合がある。トランジスタ1400fもトランジスタ1400a等と同様に、s−channel構造のトランジスタである。トランジスタ1400fでは、ゲート電極を構成する導電膜1412の側面に接して、絶縁膜1409が設けられている。絶縁膜1409及び導電膜1412は、絶縁膜1407及び絶縁膜1408に覆われている。絶縁膜1409はトランジスタ1400fのサイドウォール絶縁膜として機能する。トランジスタ1400aと同様に、ゲート電極を導電膜1411乃至導電膜1413の積層としてもよい。
図31(A)及び図31(B)は、トランジスタ1680の上面図及び断面図である。図31(A)は上面図であり、図31(A)に示す一点鎖線A−B方向の断面が図31(B)に相当する。なお、図31(A)及び図31(B)では、図の明瞭化のために一部の要素を拡大、縮小、又は省略して図示している。また、一点鎖線A−B方向をチャネル長方向と呼称する場合がある。
本実施の形態では、上記実施の形態で説明したOSトランジスタに適用可能な酸化物半導体膜の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、CAAC−OS(c−axis−aligned crystal oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)及び非晶質酸化物半導体などがある。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
以上の実施の形態における各構成の説明について、以下に付記する。
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、以上に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
以下では、上記実施の形態中で言及した語句の定義について説明する。
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、ドレインとチャネル形成領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソース(ソース領域又はソース電極)とドレイン(ドレイン領域又はドレイン電極)との間の距離をいう。
本明細書等において、チャネル幅とは、例えば、上面図において半導体(又はトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域、又はチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。
なお、本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
MC2 メモリセル
WBL1 配線
WBL2 配線
RBL 配線
WL 配線
SL 配線
CL1 配線
CL2 配線
OS1−1 トランジスタ
OS1−2 トランジスタ
OS2−1 トランジスタ
OS2−2 トランジスタ
C1 容量素子
C2 容量素子
ND1 ノード
ND2 ノード
BG バックゲート
BGL1−1 配線
BGL1−2 配線
BGL2−1 配線
BGL2−2 配線
P1 期間
P2 期間
P3 期間
P4 期間
P5 期間
CNT1 コンタクト領域
CNT2 コンタクト領域
CNT3 コンタクト領域
CNT4 コンタクト領域
CNT5 コンタクト領域
CNT6 コンタクト領域
Tr トランジスタ
BL1 配線
BL2 配線
BL3 配線
BL4 配線
RBL1 配線
RBL2 配線
RBL3 配線
RBL4 配線
WL1 配線
WL2 配線
WL3 配線
WL4 配線
SL1 配線
SL2 配線
SL3 配線
SL4 配線
CNODE1 配線
CNODE2 配線
CNODE3 配線
CNODE4 配線
OS3 トランジスタ
OS4 トランジスタ
C0 容量素子
100 メモリセルセット
120 メモリセルセット
130 メモリセルセット
200 半導体装置
201 行ドライバ
202 列ドライバ
203 メモリセルアレイ
301 絶縁体
302 絶縁体
303 絶縁体
304 絶縁体
305 絶縁体
306a 絶縁体
306b 絶縁体
307 絶縁体
308 絶縁体
309 絶縁体
310 絶縁体
311 絶縁体
321a 導電体
321b 導電体
322 導電体
323 導電体
324 導電体
325 導電体
326a 導電体
326b 導電体
327a 導電体
327b 導電体
327c 導電体
327d 導電体
328 導電体
329a 導電体
329b 導電体
330 導電体
331 導電体
332 導電体
333 導電体
334a 導電体
334b 導電体
334c 導電体
334d 導電体
341 半導体
342 半導体
343 半導体
344 半導体
400 半導体装置
401 メモリセルアレイ構造
402 周辺回路
1100 USBメモリ
1101 筐体
1102 キャップ
1103 USBコネクタ
1104 基板
1105 メモリチップ
1106 コントローラチップ
1110 SDカード
1111 筐体
1112 コネクタ
1113 基板
1114 メモリチップ
1115 コントローラチップ
1150 SSD
1151 筐体
1152 コネクタ
1153 基板
1154 メモリチップ
1155 メモリチップ
1156 コントローラチップ
1200 電子機器
1201 記憶装置
1202 ホスト装置
1210 ロジック部
1211 プロセッサ
1212 メモリ部
1213 インターフェース
1214 バス
1221 表示装置
1222 入力装置
1400a トランジスタ
1400b トランジスタ
1400c トランジスタ
1400d トランジスタ
1400e トランジスタ
1400f トランジスタ
1401 絶縁膜
1402 絶縁膜
1403 絶縁膜
1404 絶縁膜
1405 絶縁膜
1406 絶縁膜
1407 絶縁膜
1408 絶縁膜
1409 絶縁膜
1411 導電膜
1412 導電膜
1413 導電膜
1414 導電膜
1415 開口部
1421 導電膜
1422 導電膜
1423 導電膜
1424 導電膜
1430 金属酸化物
1431 金属酸化物
1431a 金属酸化物
1431b 金属酸化物
1431c 金属酸化物
1432 金属酸化物
1432a 金属酸化物
1432b 金属酸化物
1432c 金属酸化物
1433 金属酸化物
1441 領域
1442 領域
1450 基板
1451 低抵抗領域
1452 低抵抗領域
1461 領域
1461a 領域
1461b 領域
1461c 領域
1461d 領域
1461e 領域
1462 領域
1463 領域
1680 トランジスタ
1681 絶縁膜
1682 半導体
1683 導電膜
1684 導電膜
1685 絶縁膜
1686 絶縁膜
1687 絶縁膜
1688 導電膜
1689 導電膜
1700 基板
1701 素子分離層
1712 導電体
1730 導電体
1790 ゲート電極
1792 ウェル
1793 チャネル形成領域
1794 低濃度不純物領域
1795 高濃度不純物領域
1796 導電性領域
1797 ゲート絶縁膜
1798 側壁絶縁層
1799 側壁絶縁層
2600 記憶装置
2601 周辺回路
2610 メモリセルアレイ
2621 ローデコーダ
2622 ワード線ドライバ回路
2630 ビット線ドライバ回路
2631 カラムデコーダ
2632 プリチャージ回路
2633 センスアンプ
2634 書き込み回路
2640 出力回路
2660 コントロールロジック回路
4700 電子部品
4701 リード
4702 プリント基板
4703 回路部
4704 回路基板
5200 携帯型ゲーム機
5201 第1筐体
5202 第2筐体
5203 表示部
5204 表示部
5205 マイクロフォン
5206 スピーカ
5207 操作ボタン
5208 スタイラス
5210 ビデオカメラ
5211 第1筐体
5212 第2筐体
5213 表示部
5214 操作ボタン
5215 レンズ
5216 接続部
5220 タブレット型情報端末
5221 筐体
5222 表示部
5223 操作ボタン
5224 スピーカ
5230 腕時計型情報端末
5231 筐体
5232 表示部
5233 第1操作キー
5234 第2操作キー
5235 第3操作キー
5240 スマートフォン
5241 筐体
5242 操作ボタン
5243 マイクロフォン
5244 表示部
5245 スピーカ
5246 カメラ用レンズ
5250 ノート型PC
5251 筐体
5252 表示部
5253 キーボード
5254 ポインティングデバイス
5300 情報端末
5301 表示部
5302 筐体
5310 情報端末
5311 表示部
5312 表示部
5313 筐体
5320 情報端末
5321 表示部
5322 筐体
5323 筐体
6000 記憶装置
6100 メモリセル
Claims (7)
- 回路と、配線と、を有し、
前記回路は、第1のメモリセルと、第2のメモリセルと、を有し、
前記第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、
前記第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、
前記第2のメモリセルは、前記第1のメモリセル上に積層され、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲート、及び前記第1の容量素子と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲート、及び前記第2の容量素子と電気的に接続され、
前記第1のトランジスタのゲート及び前記第3のトランジスタのゲートは、前記配線と電気的に接続されている記憶装置。 - 回路と、配線と、を有し、
前記回路は、第1のメモリセルと、第2のメモリセルと、を有し、
前記第1のメモリセルは、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、を有し、
前記第2のメモリセルは、第3のトランジスタと、第4のトランジスタと、第2の容量素子と、を有し、
前記第2のメモリセルは、前記第1のメモリセル上に積層され、
前記第1のトランジスタのゲート及び前記第3のトランジスタのゲートは、前記配線と電気的に接続され
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲート、及び前記第1の容量素子と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲート、及び前記第2の容量素子と電気的に接続され、
前記第1のトランジスタ、前記第2のトランジスタ、前記第3のトランジスタ、及び前記第4のトランジスタは、チャネル形成領域に酸化物半導体を有する記憶装置。 - 請求項2において、
行ドライバと、列ドライバと、を有し、
前記回路は、前記行ドライバ及び前記列ドライバの上方に積層され、
前記行ドライバ及び前記列ドライバは、チャネル形成領域に酸化物半導体以外の材料を有するトランジスタを有する記憶装置。 - 請求項1乃至3のいずれか一項において、
第1の半導体と、
前記第1の半導体上の第1の絶縁体と、
前記第1の絶縁体上の導電体と、
前記導電体上の第2の絶縁体と、
前記第2の絶縁体上の第2の半導体と、を有し、
前記第1の半導体は、前記第1のトランジスタのチャネル形成領域を有し、
前記第1の絶縁体は、前記第1のトランジスタのゲート絶縁層としての機能を有し、
前記導電体は、前記第1のトランジスタのゲートとしての機能、及び、前記第3のトランジスタのゲートとしての機能を有し、
前記第2の絶縁体は、前記第3のトランジスタのゲート絶縁層としての機能を有し、
前記第2の半導体は、前記第3のトランジスタのチャネル形成領域を有する記憶装置。 - 請求項1乃至4のいずれか一項において、
複数の前記回路を有し、
前記回路が複数積層されている記憶装置。 - 請求項1乃至5のいずれか一項において、
記憶容量が1テラバイト以上である記憶装置。 - 請求項1乃至6のいずれか一項に記載の記憶装置と、ホスト装置と、を有し、
前記ホスト装置と前記記憶装置とが電気的に接続されている電子機器。
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