CN111584497B - 存储器制作方法及存储器 - Google Patents

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Abstract

本公开实施例公开了一种存储器的制作方法及存储器，所述方法包括：在衬底的第一表面的第一堆叠结构中形成支撑柱；其中，所述第一堆叠结构用于形成存储结构；对所述衬底的第二表面进行离子注入，以在所述第二表面形成保护层；其中，所述衬底的第二表面与所述衬底的第一表面为所述衬底相反的表面；利用刻蚀剂去除所述支撑柱；其中，所述刻蚀剂与所述保护层之间的化学反应为惰性反应。

Description

存储器制作方法及存储器
技术领域
本公开实施例涉及集成电路技术领域，特别涉及一种存储器制作方法及存储器。
背景技术
随着对存储器存储密度需求的增加，三维结构的存储器应运而生。通过在衬底上沿着垂直于衬底的方向层叠设置多个栅叠层结构、并形成贯穿栅叠层结构的导电沟道，以形成三维结构存储器，能在较小的面积上形成更多的存储单元，提高存储密度，降低每比特的存储成本。
当栅叠层结构的层数逐渐增加，形成导电沟道的难度也会增加。对于较高层数的栅叠层结构，则采用先后制作多个层数较少的子叠层结构、在各个子叠层结构中形成依次对准的子沟道的方式来实现。然而，上述方式形成的存储器良率较低。
发明内容
有鉴于此，本公开实施例提供一种存储制作方法及存储器。
根据本公开实施例的第一方面，提供一种存储器的制作方法，包括：
在衬底的第一表面形成支撑柱；其中，所述第一堆叠结构用于形成存储结构；
对所述衬底的第二表面进行离子注入，以在所述第二表面形成保护层；其中，所述衬底的第二表面与所述衬底的第一表面为所述衬底相反的表面；
利用刻蚀剂去除所述支撑柱；其中，所述刻蚀剂与所述保护层之间的化学反应为惰性反应。
在一些实施例中，所述对所述衬底的第二表面进行离子注入，以在所述第二表面形成保护层，包括：
向所述第二表面注入第一离子，注入所述第二表面的第一离子与所述衬底的组成粒子发生反应，生成构成所述保护层的第一产物。
在一些实施例中，所述方法还包括：在所述第一表面形成第一堆叠结构；形成贯穿所述第一堆叠结构的第一通孔；
所述在衬底的第一表面形成支撑柱，包括：在所述第一通孔中形成所述支撑柱；
所述方法还包括：
在形成所述支撑柱后，在所述第一堆叠结构上形成第二堆叠结构；其中，所述支撑柱用于阻挡所述第二堆叠结构的组成材料进入所述第一通孔；
形成贯穿所述第二堆叠结构的第二通孔，直至显露位于所述第一通孔中的所述支撑柱。
在一些实施例中，所述利用刻蚀剂去除所述支撑柱，包括：
通过所述第二通孔向所述第一通孔中注入所述刻蚀剂，以去除位于所述第一通孔中的所述支撑柱。
在一些实施例中，所述方法还包括：
去除所述支撑柱后，向所述第一通孔填充导电材料形成第一沟道，并向所述第二通孔填充导电材料形成第二沟道。
在一些实施例中，所述刻蚀剂包括：四甲基氢氧化氨TMAH；
所述第一离子包括：碳离子；
所述第二表面的组成粒子包括：硅粒子；
所述第一产物包括：碳化硅。
根据本公开实施例的第二方面，提供一种存储器，包括：
衬底；
存储结构，位于所述衬底的第一表面；
保护层，位于所述衬底的第二表面；其中，所述保护层，通过对所述第二表面进行离子注入以在所述第二表面形成的；所述第一表面与所述第二表面为所述衬底相反的表面。
在一些实施例中，所述保护层包括：
第一产物；其中，所述第一产物，通过向所述第二表面进行离子注入时，注入所述第二表面的第一离子与所述衬底的组成粒子发生反应生成。
在一些实施例中，所述第一离子包括：碳离子；
所述第二表面的组成粒子包括：硅粒子；
所述第一产物包括：碳化硅。
在一些实施例中，所述存储结构包括：
第一栅叠层结构和第二栅叠层结构；其中，所述第一栅叠层结构位于所述第二栅叠层结构和所述第一表面之间；
导电沟道，包括：第一沟道，与所述第一沟道连接的第二沟道；其中，所述第一沟道，贯穿所述第一栅叠层结构；所述第二沟道，贯穿所述第二栅叠层结构。
本公开实施例中，通过对衬底的第二表面进行离子注入，以在第二表面形成保护层，该保护层与去除支撑柱的刻蚀剂之间的化学反应为惰性反应，如此，可在利用刻蚀剂去除支撑柱的过程中，通过该保护层对衬底的第二表面进行保护，保证衬底第二表面具有较好的平整度，有利于保证后续工艺过程中的对准精度，减少了对准精度差导致的报废率或不良率，进而提高产品良率。
附图说明
图1是根据一示例性实施例示出的一种存储器的制作方法的流程示意图；
图2是根据一示例性实施例示出的形成阻挡层后的存储器局部示意图；
图3是根据一示例性实施例示出的一种存储器的示意图；
图4是根据一示例性实施例示出的另一种存储器的示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
在本公开实施例中，术语“A与B相连”包含A、B两者相互接触地A与B相连的情形，或者A、B两者之间还间插有其他部件而A非接触地与B相连的情形。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
通过在衬底正面先后制作多个层数较少的子叠层结构、在各个子叠层结构中形成依次对准的子沟道，以形成三维存储器的过程中，需要先在用于形成子沟道的通孔中形成支撑柱，然后将支撑柱去除，并在该通孔中填充导电材料以形成子沟道。
然而，去除支撑柱的过程中会对衬底的背面造成损伤，使得衬底背面凹凸不平，凹凸不平的衬底背面会导致后续工艺过程中工艺对准精度降低，导致存储器的良率较低。此处，衬底的背面与衬底的正面为相反的表面。
图1是根据一示例性实施例示出的一种存储器的制作方法，包括以下步骤：
S100：在衬底的第一表面的第一堆叠结构中形成支撑柱；其中，第一堆叠结构用于形成存储结构；
S110：对衬底的第二表面进行离子注入，以在第二表面形成保护层；其中，第二表面与第一表面为衬底相反的表面；
S120：利用刻蚀剂去除支撑柱；其中，刻蚀剂与保护层之间的化学反应为惰性反应。
支撑柱可包括：在形成存储器的存储结构的过程中，用于起支撑作用的结构。可以理解的是，在最终形成的存储结构中，可能不包括上述支撑柱。
第一堆叠结构可包括：依次层叠设置的氧化物层和伪栅极层。氧化物层的组成材料可包括：氧化硅。伪栅极层的组成材料可包括：氮化硅或者多晶硅等。后续工艺中，可通过使用导电材料替换第一堆叠结构中的伪栅极层，形成存储结构中的第一栅叠层结构。
示例性地，向第二表面注入的离子可与第二表面的组成粒子发生物理作用和/或化学作用，以改变衬底第二表面的性能。
具体地，在进行离子注入前，衬底的第二表面可与刻蚀剂发生化学反应，使得衬底的第二表面遭到损坏。在对衬底进行离子注入后，在衬底的第二表面形成与刻蚀剂之间的化学反应为惰性反应的保护层，即离子注入后的衬底第二表面与刻蚀剂之间的化学反应为惰性反应。
可以理解的是，在离子注入前后，衬底的厚度并未发生改变。形成的保护层是在衬底第二表面中形成的，保护层即为进行离子注入后衬底的第二表面。
示例性地，在衬底的第二表面形成保护层之后，可利用刻蚀剂去除位于衬底一表面的支撑柱。在利用刻蚀剂去除支撑柱时，所述惰性反应可包括：不发生化学反应；或者，发生化学反应的第一速率，远远低于刻蚀剂与支撑柱之间发生化学反应的第二速率。
当刻蚀剂与保护层之间发生化学反应的第一速率，远远低于刻蚀剂与支撑柱之间发生化学反应的第二速率时，可认为在利用刻蚀剂去除支撑柱的过程中，刻蚀剂不会对保护层造成破坏，形成有保护层的衬底第二表面依旧能够保持较好的平整度。
本公开实施例中，通过对衬底的第二表面进行离子注入，以在第二表面形成保护层，该保护层与去除支撑柱的刻蚀剂之间的化学反应为惰性反应，如此，可在利用刻蚀剂去除支撑柱的过程中，通过该保护层对衬底的第二表面进行保护，保证衬底第二表面具有较好的平整度，有利于保证后续工艺过程中的对准精度，减少了对准精度差导致的报废率或不良率，进而提高产品良率。
此外，衬底第一表面还可能包括掺杂区域。此处，掺杂区域中不仅包括衬底的组成粒子，还包括掺杂粒子，且掺杂粒子的种类不同于衬底组成粒子的种类。例如，衬底的组成粒子包括硅粒子；掺杂粒子可包括：硼粒子、磷粒子或者砷粒子等。掺杂区域可用于改变衬底的电学性能，例如，可用于减小接触电阻。
由于离子注入过程的反应温度较低，离子注入形成保护层的过程中较低的温度不会影响衬底表面掺杂区域中掺杂离子的分布。因此，本公开实施例与现有技术的兼容性强，对于衬底上已经形成的结构的影响较小，有利于保证产品良率。
在一些实施例中，S110可包括：向所述第二表面注入第一离子，注入所述第二表面的第一离子与所述衬底的组成粒子发生反应，生成构成所述保护层的第一产物。
示例性地，支撑柱的组成材料可包括：多晶硅；所述刻蚀剂包括：四甲基氢氧化氨TMAH。
所述第一离子包括：碳离子或者硼离子。衬底第二表面的组成粒子可包括：硅粒子。当第一离子包括碳离子时，第一产物可包括碳化硅。当第一离子包括硼离子时，第一产物可包括硼化硅。
需要指出的是，大部分的第一离子能够在衬底第二表面的组成粒子发生反应，进而基于第二表面发生反应的组成粒子的位置分布第一产物，以在衬底的第二表面形成致密的保护层，提高对于衬底第二表面的保护效果。
实际应用中，注入第二表面的第一离子中，可能有小部分第一离子没有与衬底的组成粒子发生反应，而是通过获取电子或失去电子的方式形成不带电荷的原子，存在于衬底的第二表面。
上述原子与第一离子具有相同的化学元素类型，形成的原子与上述刻蚀剂之间的化学反应为惰性反应。因此，上述保护层还可包括基于第一离子获取的原子。
具体地，以第一离子是碳离子为例，碳离子可通过获取电子的方式形成碳原子。形成的碳原子可以单质的形式存在于衬底的第二表面。由于碳与四甲基氢氧化氨TMAH之间的化学反应为惰性反应，因此，以单质形式存在的碳也可起到保护衬底第二表面的作用。
相关技术中，还可通过在衬底的第二表面沉积与刻蚀剂之间没有化学反应的阻挡层的方式，保护衬底的第二表面。图2是根据一示例性实施例示出的一种形成有阻挡层的存储器的示意图。
具体地，以支撑柱的组成材料为多晶硅，衬底的第二表面的组成材料包括硅，刻蚀剂为四甲基氢氧化氨TMAH为例，由于四甲基氢氧化氨可与硅发生反应，刻蚀衬底的第二表面，因此，相关技术中可在衬底的第二表面沉积与四甲基氢氧化氨之间没有化学反应的氧化物薄膜作为阻挡层，通过该阻挡层避免衬底的第二表面中的被四甲基氢氧化氨刻蚀，起到保护衬底的第二表面的作用。
然而，在对衬底的第二表面进行阻挡层沉积的过程中，阻挡层的组成材料可能会沉积到衬底的第一表面的至少部分区域，降低衬底第一表面的平整度，影响后续沉积在衬底第一表面的结构的对准精度，降低产品良率。
此外，当阻挡层的组成材料沉积在衬底的第一表面的至少部分区域后，还可能会影响后续沉积的存储结构的电学性能，进一步降低产品良率。
如果为了保证阻挡层的组成材料不会沉积在衬底的第一表面，则可能增加沉积阻挡层的工艺复杂度，提高成本。
本公开实施例通过对衬底的第二表面进行离子注入，在衬底的第二表面注入碳离子，注入的碳离子与衬底第二表面的硅粒子发生反应生成碳化硅，生成的碳化硅与四甲基氢氧化氨之间没有化学反应或化学反应速率极低，因此，通过对衬底第二表面进行离子注入的方式改变了衬底第二表面的性能，利用生成的碳化硅作为上述构成保护层的第一产物，实现了对衬底的第二表面进行保护。
相较于在衬底的第二表面沉积阻挡层来保护衬底的第二表面，本公开实施例通过对衬底的第二表面进行离子注入、以在衬底第二表面形成保护层的方式来保护衬底的第二表面，简化了对于衬底的第二表面进行保护的工艺步骤，降低了工艺成本。
在一些实施例中，所述方法还包括：在所述第一表面形成第一堆叠结构；形成贯穿所述第一堆叠结构的第一通孔；
S100可包括：在所述第一通孔中形成所述支撑柱；
所述方法还包括：
在形成所述支撑柱后，在所述第一堆叠结构上形成第二堆叠结构；其中，所述支撑柱用于阻挡所述第二堆叠结构的组成材料进入所述第一通孔；
形成贯穿所述第二堆叠结构的第二通孔，直至显露位于所述第一通孔中的所述支撑柱。
第二堆叠结构可包括：依次层叠设置的氧化物层和伪栅极层。氧化物层的组成材料可包括：氧化硅。伪栅极层的组成材料可包括：氮化硅或者多晶硅等。后续工艺中，可通过使用导电材料替换第二堆叠结构中的伪栅极层，形成存储结构中的第二栅叠层结构。
示例性地，可采用光刻工艺形成贯穿所述第一堆叠结构的第一通孔(LowerChannel Hole，LCH)，以及形成贯穿所述第二堆叠结构的第二通孔(Upper Channel Hole，UCH)。
在对第二堆叠结构进行光刻以形成第二通孔的过程中使用的第二掩模版，可与对第一堆叠结构进行光刻以形成第一通孔过程中使用的第一掩模版相同。即第一掩模版与第二掩模版可为具有相同图案的掩模版，甚至可为同一块掩模版。如此，由于形成第一通孔的掩模版和形成第二通孔的掩模版相同，不仅能够提高第一通孔和第二通孔的对准精度，减少了对准精度差导致的报废率或不良率，进而提高产品良率，还能够降低工艺成本。
一方面，通过在第一通孔中形成支撑柱，支撑柱可在第二堆叠结构的形成过程中对第二堆叠结构起到支撑作用，保证第二堆叠结构的完整性。
另一方面，由于第二堆叠结构的组成材料的导电性较差，后续第一通孔中需要填充导电材料，因此，进入第一通孔中的第二堆叠结构的材料会影响制作的存储器的电性能，降低产品良率。本实施例通过在第一通孔中填充支撑柱，还可阻挡第二堆叠结构的组成材料进入第一通孔中，有利于保证在第一通孔中形成的导电沟道的电性能，进而保证产品良率。
在一些实施例中，S120可包括：
通过第二通孔向第一通孔中注入刻蚀剂，以去除位于所述第一通孔中的所述支撑柱。
示例性地，刻蚀剂可包括液态刻蚀剂或者气态刻蚀剂。
以支撑柱的组成材料为多晶硅，刻蚀剂为液态的四甲基氢氧化氨为例，四甲基氢氧化氨可与多晶硅发生化学反应，生成氢氧化硅，并将生成的氢氧化硅排出第一通孔，以去除第一通孔中的支撑柱。
通过第二通孔注入刻蚀剂，以去除第一通孔中的支撑柱，工艺方法简单，且可减少刻蚀剂与衬底表面的其他结构接触，有利于保证衬底表面其他结构的完整性，进而保证制作的存储器的质量。
在一些实施例中，所述方法还包括：
去除所述支撑柱后，向所述第一通孔填充导电材料形成第一沟道，并向所述第二通孔填充导电材料形成第二沟道。
示例性地，在填充导电材料之前，还可沿第一通孔和第二通孔的内壁沉积形成存储器层。沿着第一沟道和第二沟道的径向方向，从第一沟道和第二沟道的侧壁至轴心，存储器层可依次包括：阻挡介质层，电荷存储层，隧穿介质层。
导电材料可包括：导电金属或者多晶硅等。
图3是根据一示例性示出的一种存储器100的示意图。示例性地，存储器100可通过本公开实施例提供的方法制作而成。参照图3所示，存储器100包括：
衬底110；
存储结构120，位于衬底110的第一表面；
保护层111，位于衬底110的第二表面；其中，保护层111，通过对衬底110的第二表面进行离子注入以在衬底110的第二表面形成的；第一表面与第二表面为衬底110相反的表面。
衬底110的组成材料可包括：硅。需要指出的是，衬底110第一表面的部分区域还可包括注入了掺杂粒子的区域，因此，掺杂后的衬底110的组成材料还可包括掺杂粒子，例如，磷粒子或者砷粒子等。
示例性地，保护层111可在第一表面形成存储结构120的过程中形成。或者，可首先对衬底的第二表面进行离子注入，形成第二表面具有保护层111的衬底，然后再利用具有保护层111的衬底的第一表面形成存储结构120。
本公开实施例中，通过对衬底的第二表面进行离子注入，以在第二表面形成的保护层来保护衬底的第二表面，如此，可在对衬底第一表面进行处理的过程中保证衬底第二表面的平整度，有利于保证后续工艺过程中的对准精度，减少了对准精度差导致的报废率或不良率，进而提高产品良率。
在一些实施例中，保护层111包括：
第一产物；其中，所述第一产物，通过向衬底110的第二表面进行离子注入时，注入衬底110第二表面的第一离子与衬底110的组成粒子发生反应生成。
示例性地，所述第一离子可包括：碳离子或者硼离子。衬底110第二表面的组成粒子可包括：硅粒子。当第一离子包括碳离子时，第一产物包括碳化硅。当第一离子包括硼离子时，第一产物包括硼化硅。
在一些实施例中，参照图4所示，存储结构120包括：
第一栅叠层结构1211和第二栅叠层结构1212；其中，第一栅叠层结构1211位于第二栅叠层结构1212和衬底110的第一表面之间；
导电沟道1220，包括：第一沟道1221，与第一沟道1221连接的第二沟道1222；其中，第一沟道1221，贯穿第一栅叠层结构1211；第二沟道1222，贯穿第二栅叠层结构1212。
参照图4所示，第一沟道1221和第二沟道1222连接处的虚线，用于区分第一沟道1221和第二沟道1222。
在本公开所提供的实施例中，应该理解到，所揭露的装置、系统与方法，可以通过其他的方式实现。以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种存储器的制作方法，其特征在于，包括：
在衬底的第一表面的第一堆叠结构中形成支撑柱；其中，所述第一堆叠结构用于形成存储结构；
对所述衬底的第二表面进行离子注入，以在所述第二表面形成保护层；其中，所述衬底的第二表面与所述衬底的第一表面为所述衬底相反的表面；
利用刻蚀剂去除所述支撑柱；其中，所述刻蚀剂与所述保护层之间的化学反应为惰性反应。
2.根据权利要求1所述的方法，其特征在于，所述对所述衬底的第二表面进行离子注入，以在所述第二表面形成保护层，包括：
向所述第二表面注入第一离子，注入所述第二表面的第一离子与所述衬底的组成粒子发生反应，生成构成所述保护层的第一产物。
3.根据权利要求1所述的方法，其特征在于，
所述方法还包括：
在所述第一表面形成所述第一堆叠结构；形成贯穿所述第一堆叠结构的第一通孔；
所述在衬底的第一表面的第一堆叠结构中形成支撑柱，包括：在所述第一通孔中形成所述支撑柱；
在形成所述支撑柱后，在所述第一堆叠结构上形成第二堆叠结构；其中，所述支撑柱用于阻挡所述第二堆叠结构的组成材料进入所述第一通孔；
形成贯穿所述第二堆叠结构的第二通孔，直至显露位于所述第一通孔中的所述支撑柱。
4.根据权利要求3所述的方法，其特征在于，所述利用刻蚀剂去除所述支撑柱，包括：
通过所述第二通孔向所述第一通孔中注入所述刻蚀剂，以去除位于所述第一通孔中的所述支撑柱。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
去除所述支撑柱后，向所述第一通孔填充导电材料形成第一沟道，并向所述第二通孔填充导电材料形成第二沟道。
6.根据权利要求2所述的方法，其特征在于，
所述刻蚀剂包括：四甲基氢氧化氨TMAH；
所述第一离子包括：碳离子；
所述第二表面的组成粒子包括：硅粒子；
所述第一产物包括：碳化硅。
7.一种存储器，其特征在于，包括：
衬底；
存储结构，位于所述衬底的第一表面，包括：第一沟道；其中，所述第一沟道，位于去除支撑柱后的第一通孔中；
保护层，位于所述衬底的第二表面；其中，所述保护层，是在利用刻蚀剂除去所述支撑柱之前，通过对所述第二表面进行离子注入以在所述第二表面形成的；所述刻蚀剂与所述保护层之间的化学反应为惰性反应；所述第一表面与所述第二表面为所述衬底相反的表面。
8.根据权利要求7所述的存储器，其特征在于，所述保护层包括：
第一产物；其中，所述第一产物，通过向所述第二表面进行离子注入时，注入所述第二表面的第一离子与所述衬底的组成粒子发生反应生成。
9.根据权利要求8所述的存储器，其特征在于，
所述第一离子包括：碳离子；
所述第二表面的组成粒子包括：硅粒子；
所述第一产物包括：碳化硅。
10.根据权利要求7所述的存储器，其特征在于，所述存储结构包括：
第一栅叠层结构和第二栅叠层结构；其中，所述第一栅叠层结构位于所述第二栅叠层结构和所述第一表面之间；
导电沟道，包括：所述第一沟道，与所述第一沟道连接的第二沟道；其中，所述第一沟道，贯穿所述第一栅叠层结构；所述第二沟道，贯穿所述第二栅叠层结构。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084824A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd 半導体装置の製造方法
CN105826167A (zh) * 2015-01-23 2016-08-03 三菱电机株式会社 半导体设备用衬底以及其制造方法
CN109545794A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109830483A (zh) * 2019-02-14 2019-05-31 长江存储科技有限责任公司 3d nand存储器及其形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6084824A (ja) * 1983-10-17 1985-05-14 Hitachi Ltd 半導体装置の製造方法
CN105826167A (zh) * 2015-01-23 2016-08-03 三菱电机株式会社 半导体设备用衬底以及其制造方法
CN109545794A (zh) * 2018-11-02 2019-03-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109830483A (zh) * 2019-02-14 2019-05-31 长江存储科技有限责任公司 3d nand存储器及其形成方法

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