KR20060041375A - 2비트 형태의 불휘발성 메모리소자 및 그 제조방법 - Google Patents

2비트 형태의 불휘발성 메모리소자 및 그 제조방법 Download PDF

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KR20060041375A
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Abstract

소자의 크기의 감소에 적절하게 대응하는 2비트 형태의 불휘발성 메모리소자 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 양측면과 저면이 열산화막 패턴에 의해 둘러싸인 충진된 하부 게이트전극 패턴을 사이에 두고 분리된 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 분리된 ONO막 패턴을 게재하면서 분리된 게이트전극 패턴 및 분리된 게이트전극 패턴 사이에 형성된 충진된 하부 게이트전극 패턴 상에 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴을 포함한다.
2비트, 불휘발성 메모리소자, ONO막, 충진된 게이트전극 패턴

Description

2비트 형태의 불휘발성 메모리소자 및 그 제조방법{2 bit type non-volatile memory device and method of fabricating the same}
도 1은 종래의 제1형 SONOS형 불휘발성 메모리소자를 나타낸 단면도이다.
도 2는 종래의 제2형 SONOS형 불휘발성 메모리소자를 나타낸 단면도이다.
도 3은 종래의 제3형 SONOS형 불휘발성 메모리소자를 나타낸 단면도이다.
도 4a는 본 발명에 의한 핀펫구조를 갖는 SONOS 소자를 설명하기 위해 나타낸 사시도이며, 도 4b 및 도 4c는 도 4a를 각각 4b-4b선과 4c-4c선으로 절단한 단면도들이다.
도 5 내지 도 17은 본 발명에 의한 핀펫구조를 갖는 SONOS 소자의 제조방법을 나타낸 공정단면도들이다.
도 18a는 본 발명에 의한 플래너 구조를 갖는 SONOS 소자를 설명하기 위해 나타낸 사시도이며, 도 18b 및 도 18c는 도 18a를 각각 18b-18b선과 18c-18c선으로 절단한 단면도들이다.
도 19 내지 도 28은 본 발명에 의한 플래너 구조를 갖는 SONOS 소자의 제조방법을 나타낸 공정단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
104; 돌출부 106a; 리세스된 소자분리막
110a, 202a; ONO막 패턴 110b, 202b; 분리된 ONO막 패턴
126a, 218a; 열산화막 패턴 132; 제1 콘트롤게이트
224; 제2 콘트롤게이트
본 발명은 불휘발성 메모리소자 및 그 제조방법에 관한 것으로, 특히 하나의 게이트 전극에 2개의 메모리소자가 형성되어 2비트(bit)의 정보를 저장할 수 있는 불휘발성 메모리소자 및 그 제조방법에 관한 것이다.
일반적으로, 전원의 공급이 중단되더라도 데이터가 유지되는 반도체 메모리소자는 불휘발성 메모리소자라고 불리고 있다. 불휘발성 메모리소자는 데이터 저장능력이 뛰어나 이동통신 시스템, 메모리 카드 등에 폭넓게 채용되고 있다.
불휘발성 메모리소자의 하나의 예로써, 최근에는 SONOS(Si-Oxide-Nitride-Oxide-Si)의 구조를 갖는 불휘발성 메모리소자가 제안된 바 있다. SONOS 구조의 불휘발성 메모리소자는 제조가 간편하고 집적회로의 주변영역 또는 로직영역과 쉽게 일체화하여 얇은 셀을 만들 수 있다는 장점이 있다.
도 1 내지 도 3은 종래의 SONOS형 불휘발성 메모리소자를 설명하기 위해 제1 형, 제2 형 및 제3 형으로 분류하여 나타낸 단면도들이다.
도 1을 참조하면, 제1형 SONOS 불휘발성 메모리소자(1)는 소오스 또는 드레인(12)을 갖는 실리콘 기판(10)과, 터널산화막(15), 질화막(16) 및 콘트롤산화막 (17)이 순차적으로 적층된 ONO막(14) 및 콘트롤산화막(17) 위에 위치하는 콘트롤게이트(18)를 포함한다. 질화막(16)은 터널산화막(15)을 관통한 전하들을 트랩(trap)하는 전하트랩층이다. 콘트롤산화막(17)은 질화막(16)을 벗어나는 전하들이 콘트롤게이트(18)로 침투하는 것을 방지한다.
콘트롤게이트(18)에 전압이 인가되면, 전자와 홀과 같은 전하들은 소오스 또는 드레인(12) 사이의 반도체 기판(10) 상에 형성된 터널산화막(15) 방향으로 주입된다. 콘트롤게이트(18)에 양의 전압이 인가되면, 전자들은 반도체 기판(10)으로부터 질화막(16)의 제1 영역(20)에 트랩된다. 반대로 콘트롤게이트(18)에 음의 전압이 가해지면, 반도체 기판(10)으로부터 홀들이 제1 영역(20)에 트랩된다. 그런데, 드레인은 소오스보다 높은 전압을 가지므로 전하들은 보다 높게 바이어스된 드레인 근처에 축적된다. 드레인이 질화막의 오른쪽 영역(12)의 하부에 위치하는 도 1의 경우에, 전하들은 드레인 근처인 제1 영역(20)에 축적된다.
제1 영역(20)에 축적된 전하들은 불휘발성 메모리소자의 문턱전압(Vth)을 변화시킬 수 있다. 제1형 SONOS형 불휘발성 메모리소자는 ONO막(14)이 채널영역의 전체영역 상에 존재하므로, 제1형 SONOS 소자는 높은 초기 문턱전압과 높은 프로그램 전류를 갖는다.
도 2를 참조하면, 제2형 SONOS 소자(2)는 소오스 또는 드레인(32)을 갖는 실리콘 기판(30)과, 터널산화막(35), 질화막(36) 및 콘트롤산화막(37)이 순차적으로 적층된 ONO막(34) 및 콘트롤산화막(17) 위에 위치하는 콘트롤게이트(18)를 포함한다. 질화막(36)은 중앙부분이 제거되고 유전체막(36)으로 채워져 양쪽으로 분리된 형태를 갖는다. 분리된 질화막(36)을 갖는 제2형 SONOS 소자(2)는 국부적 SONOS 소자라고도 한다. 국부적인 SONOS 소자는 하나의 게이트 전극에 2개의 메모리소자가 형성되어 2비트(bit)의 정보를 저장할 수 있는 2비트 형태의 불휘발성 메모리소자이다.
국부적 SONOS 소자는 트랩된 전하들이 분리된 질화막(36)에 의해 한정시키므로 프로그램 전류를 낮추고 읽기 속도를 향상시킨다. 그러나, 국부적 SONOS 소자는 터널산화막(35), 유전체막(36) 및 콘트롤산화막(37)이 채널영역의 전체영역 상에 존재하므로, 여전히 초기 문턱전압은 높다.
도 3을 참조하면, 제3형 SONOS 소자(3)는 소오스 또는 드레인(52)을 갖는 실리콘 기판(50)과, 터널산화막(55), 질화막(56) 및 콘트롤산화막(57)이 순차적으로 적층된 ONO막(54) 및 콘트롤산화막(17) 위의 콘트롤게이트(60)를 포함한다. ONO막(54)은 분리산화막(58)에 의해 분리된 형태를 갖는다. 제3형 SONOS 소자(3)는 채널영역 상에 분리산화막(58)만이 존재하므로, 문턱전압을 크게 낮출 수 있다.
최근, 2비트의 정보를 저장할 수 있는 불휘발성 메모리소자의 크기는 크게 줄어들고 있다. 이에 따라, 소자의 크기를 줄이기 위해 활성영역의 형태를 변화시키거나 ONO막 사이의 거리를 좁히는 등의 다양한 방법을 채용한 공정의 변화가 일어나고 있다. 그런데, 종래의 불휘발성 메모리소자는 최근의 소자의 크기의 감소에 대하여 적절하게 대응할 수 없다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소자의 크기의 감소에 적 절하게 대응하는 2비트 형태의 불휘발성 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소자의 크기의 감소에 적절하게 대응하는 2비트 형태의 불휘발성 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 2비트 형태의 불휘발성 메모리소자의 일례는 반도체 기판과, 상기 반도체 기판 상의 일정영역에 핀형태로 돌출된 돌출부와, 상기 돌출부의 양측면과 상부면을 덮으며, 양측면과 저면이 열산화막 패턴에 의해 둘러싸인 충진된 하부 게이트전극 패턴을 포함한다. 또한, 상기 메모리소자는 상기 충진된 하부 게이트전극 패턴을 사이에 두고 분리된 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 분리된 ONO막 패턴을 게재하면서 상기 돌출부의 양측면과 상부면을 덮는 분리된 게이트전극 패턴 및 상기 분리된 게이트전극 패턴 사이에 형성된 상기 충진된 하부 게이트전극 패턴 상에 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴을 포함한다.
상기 돌출부는 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩되거나 원통형태일 수 있다.
상기 돌출부의 양측면 바깥쪽의 반도체 기판의 상부에 리세스된 소자분리막이 형성되어 있을 수 있다.
상기 충진된 하부 게이트전극 패턴은 상기 열산화막 패턴에 의해 양측면과 저면이 둘러싸일 수 있다. 또한, 상기 충진된 하부 게이트전극은 상기 돌출부의 상부면과 양측면을 덮을 수 있다.
상기 분리된 게이트전극 패턴, 상기 충진된 하부 게이트전극 패턴 및 상기 충진된 상부 게이트전극 패턴은 채널형성을 위한 제1 콘트롤게이트를 형성할 수 있다.
상기 열산화막 패턴은 상기 충진된 하부 게이트전극 패턴의 하부면 및 상기 분리된 게이트전극 패턴과 상기 충진된 하부 게이트전극 패턴 사이에 형성될 수 있다.
분리된 ONO막 패턴은 상기 열산화막 패턴을 사이에 두고 상기 돌출부와 상기 제1 콘트롤게이트 사이 및 상기 돌출부의 상부면에 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 2비트 형태의 불휘발성 메모리소자의 다른 례는 반도체 기판과, 상기 반도체 기판 상의 일정영역에 양측면과 저면이 열산화막 패턴에 의해 둘러싸인 충진된 하부 게이트전극 패턴을 포함한다. 또한, 상기 메모리소자는 상기 충진된 하부 게이트전극 패턴을 사이에 두고, 분리된 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 분리된 ONO막 패턴을 게재하면서 상기 반도체 기판 상에 형성된 분리된 게이트전극 패턴 및 상기 분리된 게이트전극 패턴 사이에 형성된 상기 충진된 하부 게이트전극 패턴 상에 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴을 포함한다.
상기 충진된 하부 게이트전극 패턴은 상기 열산화막 패턴에 의해 양측면과 저면이 둘러싸일 수 있다.
상기 분리된 게이트전극 패턴, 상기 충진된 하부 게이트전극 패턴 및 상기 충진된 상부 게이트전극 패턴은 제2 콘트롤게이트를 형성할 수 있다.
상기 열산화막 패턴은 상기 충진된 하부 게이트전극 패턴의 하부면 및 상기 분리된 게이트전극 패턴과 상기 충진된 하부 게이트전극 패턴 사이에 형성될 수 있다.
상기 분리된 ONO막 패턴은 상기 열산화막 패턴을 사이에 두고 상기 반도체 기판과 상기 제2 콘트롤게이트 사이에 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 2비트 형태의 불휘발성 메모리소자의 제조방법의 일례는 먼저, 반도체 기판의 일정영역에 핀형태의 돌출부를 형성한다. 그후, 상기 돌출부의 양측면과 상부면을 덮는 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 ONO막 패턴을 형성한다. 상기 돌출부 상에 형성된 상기 ONO막 패턴의 양측면과 상부면을 감싸는 게이트전극 패턴을 형성한다. 상기 게이트전극 패턴의 상부면에 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴을 전면식각 또는 등방성 식각을 이용하여 상기 하드마스크층의 폭과 길이를 균일하게 줄여 축소된 하드마스크 패턴을 형성한다. 상기 게이트전극 패턴의 중심부를 건식식각을 이용하여 소정의 간격만큼 제거하여 분리된 게이트전극 패턴을 형성한다. 상기 분리된 게이트전극 패턴에 의해 한정된 트렌치 내에 노출된 상기 ONO막 패턴을 제거하여 상기 돌출부가 노출되도록 분리된 ONO막 패턴을 형성한다. 상기 노출된 돌출부와 상기 분리된 게이트전극의 내측벽에 열산화법을 이용하여 열산화막을 형성한다. 상기 열산화막이 형성된 상기 돌출부의 양측면과 상부면 및 상기 트렌치 내의 상기 반도체 기판을 덮도록 상기 트렌치의 하부에 도전물질을 매립하여 충진된 하부 게이트전극 패턴을 형성한다. 상기 충진된 하부 게이트전극 패턴 상의 상기 분리된 게이트전극 패턴의 내측벽에 형성된 상기 열산화막을 제거하여 열산화막 패턴을 형성한다. 상기 트렌치의 상기 충진된 하부 게이트전극 패턴의 상부를 도전물질로 매립하여 충진된 상부 게이트전극 패턴을 형성한다.
상기 하드마스크 패턴의 전면식각은 에치백을 이용할 수 있으며, 상기 하드마스크 패턴의 등방성 식각은 인산을 이용한 습식식각일 수 있다.
상기 축소된 하드마스크 패턴의 폭은 상기 분리된 ONO막 패턴 사이의 간격을 결정할 수 있다.
상기 충진된 하부 게이트전극 패턴과 상기 충진된 상부 게이트전극 패턴 사이에 텅스텐나이트라이드막을 더 형성할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 2비트 형태의 불휘발성 메모리소자의 제조방법의 다른 례는 먼저 반도체 기판 상의 일정영역에 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 ONO막 패턴을 형성한다. 그후, 상기 ONO막 패턴 상에 게이트전극 패턴 및 하드마스크 패턴을 순차적으로 형성한다. 상기 하드마스크 패턴을 전면식각 또는 등방성 식각을 이용하여 상기 하드마스크 패턴의 폭과 길이를 줄여 축소된 하드마스크 패턴을 형성한다. 상기 게이트 전극의 중심부를 건식식각을 이용하여 소정의 간격만큼 제거하여 분리된 게이트전극 패턴을 형성한다. 상기 분리된 게이트전극 패턴에 의해 한정된 트렌치 내에 노출된 상기 ONO막 패턴을 제거하여 상기 반도체 기판이 노출되도록 분리된 ONO막 패턴을 형성한다. 상기 노출된 반도체 기판과 상기 분리된 게이트전극 패턴의 내측벽에 열산화법을 이용하여 열산화막을 형성한다. 상기 열산화막이 형성된 상기 반도체 기판을 덮도록 상기 트렌치의 하부를 도전물질로 매립하여 충진된 하부 게이트전극 패턴을 형성한다. 상기 충진된 하부 게이트전극 패턴 상의 상기 분리된 게이트전극 패턴의 내측벽에 형성된 상기 열산화막을 제거하여 열산화막 패턴을 형성한다. 상기 충진된 하부 게이트전극 패턴의 상부를 도전물질로 매립하여 충진된 상부 게이트전극 패턴을 형성한다.
상기 하드마스크 패턴의 전면식각은 에치백을 이용할 수 있고, 상기 하드마스크 패턴의 등방성 식각은 인산을 이용한 습식식각일 수 있다.
상기 축소된 하드마스크 패턴의 폭은 상기 분리된 ONO막 패턴 사이의 간격을 결정할 수 있다.
상기 충진된 하부 게이트전극 패턴과 상기 충진된 상부 게이트전극 패턴 사이에 텅스텐나이트라이드막을 더 형성할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
제1 실시예
반도체 메모리소자의 채널의 길이는 고집적화로 인하여 짧아지고 있다. 짧은 채널의 길이는 단채널(short channel) 효과, 미세한 패턴의 형성 및 동작속도의 한계 등의 여러 가지 문제를 발생시키고 있다. 특히 단채널 효과는 심각한 문제로 대두되고 있다. 예를 들어, 드레인 부근의 전계증가는 드레인 공핍영역이 소오스 근처의 전위장벽까지 침투하는 펀치쓰루를 발생시킨다. 그리고, 단채널에서 용이하게 발생하는 열전자는 애벌런치를 야기하고 수직방향 전계는 전하의 이동도를 감소시킨다.
이에 따라, 단채널효과를 없애기 위한 방법은 예들 들어 채널의 길이를 증가시키는 방향으로 진행되어 왔다. 채널의 길이를 증가시키는 하나의 방법은 기판에 대해 수직방향으로 채널을 돌출시키는 것이다. 돌출된 형태의 채널을 갖는 구조는 핀펫(FinFET)이라고 불리고 있다. 본 발명의 제1 실시예에서는 핀펫구조를 갖는 반도체 메모리소자를 중심으로 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 제1 실시예에 의한 핀펫구조를 갖는 SONOS 소자를 설명하기 위해 나타낸 사시도 및 단면도들이다.
도 4a 내지 도 4c를 참조하면, 제1 실시예에 의한 SONOS 소자는 반도체 기판(100)과, 반도체 기판(100) 상의 일정영역에 핀 모양으로 돌출된 돌출부(104)와, 돌출부(104)의 양측면과 상부면을 덮는 제1 콘트롤게이트(132)를 갖는 게이트 구조를 포함한다. 돌출부(104)의 양측면 바깥쪽의 반도체 기판(100)과 게이트 구조 사이에는 리세스된 소자분리막(106a)이 형성되어 있다.
게이트 구조는 양쪽으로 분리된 ONO막 패턴(110b)과, 열산화막 패턴(126a) 및 제1 콘트롤게이트(132)를 포함한다. 분리된 ONO막 패턴(110b)은 열산화막 패턴 (126a)을 사이에 두고 돌출부(104)와 제1 콘트롤게이트(132) 사이 및 돌출부(104)의 상부면에 형성된다. 즉, 분리된 ONO막 패턴(110b)은 열산화막 패턴(126a)을 사이에 두고 양쪽으로 분리되어 있다. 열산화막 패턴(126a)은 돌출부(104)의 양측면과 상부면을 덮는 것과 동시에 분리된 게이트전극 패턴(118b)과 충진된 하부 게이트전극 패턴(128) 사이에 게재된다.
제1 콘트롤게이트(132)는 돌출부(104) 상의 열산화막 패턴(126a)을 지나는 충진된 하부 게이트전극 패턴(128)과, 충진된 하부 게이트전극 패턴(128)의 양측에 형성된 분리된 게이트전극 패턴(118b)을 포함한다. 분리된 하부 게이트전극 패턴(118b) 사이에 형성된 충진된 하부 게이트전극 패턴(128) 상에는 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴(130)이 형성된다. 여기서, 제1 콘트롤게이트(132)는 분리된 게이트전극 패턴(118b)과 충진된 하부 게이트전극 패턴(128) 및 충진된 상부 게이트전극 패턴(130)으로 이루어질 수 있다.
충진된 하부 게이트전극 패턴(128)은 돌출부(104)의 양측면과 상부면을 덮으며, 양측면과 저면은 열산화막 패턴(126a)에 의해 둘러싸여 있다. 분리된 게이트전극 패턴(118b)은 충진된 하부 게이트전극 패턴(128)을 사이에 두고 분리된 터널산화막 패턴(112b)/전하트랩용 질화막 패턴(114b)/콘트롤산화막 패턴(116b)으로 이루어진 분리된 ONO막 패턴(110b)을 게재하면서 돌출부(104)의 양측면과 상부면을 덮는다.
이때, 충진된 하부 게이트전극 패턴(128)은 돌출부(104)보다 높게 형성하는 것이 바람직하다. 즉, 충진된 하부 게이트전극 패턴(128)은 돌출부(104)의 상부면 과 양측면을 덮으므로 문턱전압을 일정하게 유지하기 위함이다.
제1 콘트롤게이트(132)에 전압이 인가되면, 전자와 홀과 같은 전하들은 돌출부(104) 상에 터널산화막 패턴(112a)으로 주입된다. 제1 콘트롤게이트(132)에 양의 전압이 인가되면, 전자들은 돌출부(104)로부터 전하트랩용 질화막 패턴(114b)에 트랩된다. 반대로 제1 콘트롤게이트(132)에 음의 전압이 가해지면, 돌출부(104)로부터 홀들이 전하트랩용 질화막 패턴(114b)에 트랩된다.
도 5 내지 도 17은 본 발명의 제1 실시예에 의한 핀펫구조를 갖는 SONOS 소자의 제조방법을 나타낸 공정단면도들이다.
도 5를 참조하면, 반도체 기판(100) 상에 핀형태의 돌출부(도 6의 104)를 정의하는 제1 포토레지스트 패턴(102)이 통상의 방법으로 형성된다.
도 6을 참조하면, 제1 포토레지스트 패턴(102)을 식각마스크로 하여 반도체 기판(100)을 소정의 깊이만큼 식각되어 핀 모양의 돌출부(104)가 형성된다. 이어서, 제1 포토레지스트 패턴(102)이 제거된 후, 리세스된 영역은 소자분리막(106)으로 채워진다. 제1 포토레지스트 패턴(102)은 통상적인 방법, 예컨대 산소 플라즈마를 사용하여 에슁(ashing)한 다음 유기 스트립으로 제거할 수 있다. 돌출부(104)는 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩되거나 원통형태일 수도 있다.
소자분리막(106)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 매립하는 데에 가장 적합하다. HDP CVD 공정은 CVD와 스퍼터링 방식에 의한 식각 방법이 결합된 기술로써, 물질막을 증착하기 위한 증착가스만이 챔버 내로 공급되는 것이 아니라, 증착되는 물질막을 스퍼터링 방식으로 식각할 수 있는 스퍼터링 가스도 챔버 내로 공급된다. 따라서, SiH4와 O2가 증착가스로써 챔버 내에 공급되고, 불활성 가스(예컨대, Ar 가스)가 스퍼터링 가스로써 챔버 내로 공급된다. 공급된 증착가스와 스퍼터링 가스의 일부는 고주파 전력에 의하여 챔버 내에 유발된 플라즈마에 의하여 이온화된다. 한편, 기판(100)이 로딩된 챔버 내의 웨이퍼척(예컨대, 정전척)에는 바이어스된 고주파 전력이 인가되기 때문에, 이온화된 증착가스 및 스퍼터링 가스는 기판(100)의 표면으로 가속된다. 가속된 증착가스 이온은 실리콘 산화막을 형성하고, 가속된 스퍼터링 가스이온은 증착된 실리콘 산화막을 스퍼터링한다. 이러한 방식에 의하여 증착되기 때문에 소자분리막(106)으로 HDP 산화막을 형성하면 막질이 치밀하고 갭필 특성이 우수하다.
도 7을 참조하면, 소자분리막(106)은 이방성 건식식각을 이용하여 식각선택비의 차이에 의해 소정의 깊이만큼 식각되어, 돌출부(104)의 양측면의 일부를 노출시킨 리세스 영역(108)이 형성된다. 소자분리막(106)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거할 수 있다.
리세스 영역(108)을 형성하는 다른 방법은 먼저 돌출부(104)의 상부면을 덮는 포토레지스트 패턴(미도시)을 형성한다. 그후, 포토레지스트 패턴을 식각마스크로 하여 포토레지스트 패턴의 형상대로 돌출부(104)의 양측면 바깥쪽의 소자분리막 (106)을 제거하여 리세스된 소자분리막(106a)을 형성한다. 이때, 소자분리막(106)의 식각은 건식식각, 예를 들어 플라즈마 식각 또는 반응성 이온 에칭을 사용하여 형성할 수 있다.
소자분리막(106)이 식각되는 깊이는 본 발명의 제1 실시예에 의한 반도체 소자의 채널의 넓이를 결정한다. 만일, 식각되는 깊이가 지나치게 깊어지면 후속공정에서 채워져야 할 리세스 영역(108)이 깊어지므로 갭필이 어려워지는 등의 여러 가지 문제를 야기한다. 또한, 식각되는 깊이가 작으면 채널영역의 넓이가 줄어들게 된다. 따라서, 리세스 영역(108)의 깊이는 소자분리효과와 채널영역의 넓이를 적절하게 고려하여 결정된다.
도 8을 참조하면, 노출된 돌출부(104)의 양측면과 상부면을 터널산화막(112), 전하트랩용 질화막(114) 및 콘트롤산화막(116)이 순차적으로 적층된 ONO막(110)으로 덮는다. 이때, 터널산화막(112)은 30 내지 80Å 두께, 질화막(114)은 30 내지 100Å 두께 그리고 콘트롤산화막(116)은 50 내지 100Å 두께로 증착할 수 있다. 터널산화막(112) 및 콘트롤산화막(116)은 열산화법에 의해 형성하고, 전하트랩용 질화막(114)은 통상적인 방법, 예컨대 CVD(Chemical Vapor Deposition), SACVD(Sub-Atmospheric CVD), LPCVD(Low Pressure CVD) 또는 PECVD(Plasma Enhanced CVD)에 의해 형성할 수 있다.
터널산화막(112)은 전하들이 통과되는 절연막이고, 전하트랩용 질화막(114)은 전하들이 트랩되는 절연막이며, 콘트롤산화막(116)은 트랩된 전하가 외부로 유출되는 것을 차단하는 절연막이다. ONO막(110)은 돌출부(104)의 상부면과 양측면을 덮도록 형성되며, ONO막(110)이 형성된 부분을 제외한 리세스된 소자분리막(106a)의 상부면은 노출된다.
이어서, 리세스된 소자분리막(106a)의 노출된 부분과 ONO막(110)의 양측면과 상부면은 게이트전극 물질층(118)으로 덮인다. 게이트전극 물질층(118)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다.
다음에, 게이트전극 물질층(118)은 CMP나 에치백 등에 의해 평탄화된 후, 상부면에 하드마스크용 질화막(120)이 형성된다. 하드마스크용 질화막(120) 상에 하부의 층들을 소정의 폭만큼 식각하기 위한 제2 포토레지스트 패턴(122)이 형성된다.
도 9를 참조하면, 제2 포토레지스트 패턴(122)의 형상대로 하드마스크용 질화막(120), 게이트전극 물질층(118) 및 ONO막(110)을 식각하여 하드마스크 패턴(120a), 게이트전극 패턴(118a) 및 ONO 패턴(110a)을 형성한다. 하드마스크용 질화막(120)과 전하트랩 질화막(114)은 인산(H3PO4)을 이용하여 제거할 수 있고, 게이트 전극 물질층(118)의 제거는 H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 및 SC1 용액을 이용할 수 있으며, 터널산화막(112)과 콘트롤산화막(116)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용 하여 제거할 수 있다.
도 10을 참조하면, 하드마스크 패턴(120a)이 형성된 기판(100)의 전면에 에치백(etch-back)과 같은 전면식각 또는 인산을 이용한 등방성 식각으로 축소된 하드마스크 패턴(120b)을 형성한다. 전면식각 및 등방성 식각을 실시하면 하드마스크 패턴(120a)은 폭(W)과 길이(L)가 모든 방향으로 균일하게 축소된다. 특히, 축소된 하드마스크 패턴(120b)의 폭(W)은 도 13에서 보여질 분리된 ONO막 패턴(110b)사이의 간격을 결정한다.
도 11을 참조하면, 축소된 하드마스크 패턴(120b)의 양측면, 게이트전극 패턴(118a)과 돌출부(104) 그리고 리세스된 소자분리막(106a)의 노출된 부분을 덮는 층간절연막(122)을 형성한다. 층간절연막(122)은 USG막, HDP 산화막, PECVD법을 이용하여 형성한 TEOS막, PECVD법을 이용하여 형성한 산화막 및 이들의 조합으로 이루어지는 군에서 선택된 절연막이 사용될 수 있다. 이 중, 막질이 치밀한 HDP 산화막이 매립하는 데에 가장 적합하다. 층간절연막(122)은 전기적인 절연 뿐만 아니라 소자분리의 역할도 수행할 수 있다.
도 12를 참조하면, 축소된 하드마스크 패턴(120b)은 층간절연막(122)을 식각마스크로 하여 인산으로 제거된다
도 13을 참조하면, 게이트전극 패턴(118a)은 층간절연막(122)을 식각마스크로 하여 리세스된 소자분리막(106a)과 ONO막 패턴(110a)이 노출되도록 제거된다. 이에 따라, 게이트전극 패턴(118a)은 축소된 하드마스크 패턴(120b)과 동일한 폭을 가진 트렌치(124)를 사이에 두고 분리된 게이트전극 패턴(118b)으로 나누어진다. 이때, 게이트전극 패턴(118a)은 H2O2, HF 및 CH3COOH의 혼합액, 과초산을 포함하는 식각액 및 SC1 용액을 이용하여 식각될 수 있다. 이어서, 노출된 ONO막 패턴(110a)은 트렌치(124) 내의 돌출부(104)의 양측면과 상부면을 노출시키도록 도 9에서와 동일한 방식으로 제거되어 분리된 ONO막 패턴(110b; 도 4a 참조)이 된다.
도 14를 참조하면, 분리된 게이트전극 패턴(118b)의 내측벽은 열산화되어 열산화막(124)이 형성된다. 또한, 도면에는 나타나 있지 않지만 분리된 게이트전극 패턴(118b) 사이에 노출된 돌출부(104)의 양측면과 상부면도 열산화되어 열산화막(124)이 형성된다.
도 15를 참조하면, 트렌치(124)의 하부는 충진된 하부 게이트전극 패턴(128)으로 매립된다. 충진된 하부 게이트전극 패턴(128)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있다.
충진된 하부 게이트전극 패턴(128)은 충진 특성이 우수한 폴리실리콘막을 사용하여 보이드의 형성을 원천적으로 방지하는 것이 바람직하다. 폴리실리콘막은 LPCVD 법으로 형성하는 것이 바람직하다. LPCVD 법에 따르면 펌프를 사용하여 공정 압력을 수 Torr 정도로 낮추기 때문에 반응 소오스 가스의 확산 속도가 현저히 빨라진다. 따라서 반응 소오스 가스가 표면으로 빠르게 전달될 수 있다. 표면에서의 반응 속도가 반응 소오스 가스의 유입 속도를 미처 따라가지 못할 경우, 전체 반응 속도는 표면 반응 속도에 의해 결정된다. 따라서, 단차피복성(step coverage)이 뛰어나서 갭 필 특성이 우수한 막을 형성할 수가 있다. 600 내지 700℃, 바람직하기로는 600 내지 650℃ 의 온도, 0.1 내지 1.0 Torr의 압력에서, SiH4 가스를 열분해함으로써 폴리실리콘막으로 이루어진 충진된 하부 게이트전극 패턴(128)을 형성한다.
이때, 충진된 하부 게이트전극 패턴(128)은 돌출부(104)보다 높게 형성하는 것이 바람직하다. 즉, 충진된 하부 게이트전극 패턴(128)은 돌출부(104)의 상부면과 양측면을 덮으므로 문턱전압을 일정하게 유지하기 위함이다.
도 16을 참조하면, 충진된 하부 게이트전극 패턴(128) 상부의 분리된 게이트전극 패턴(118b)의 내측벽에 형성된 열산화막(126)을 제거하여 열산화막 패턴(126a)을 형성한다. 열산화막(126)은 희석된 HF 또는 NH4F, HF 및 탈이온수의 혼합액인 BOE(Buffered Oxide Etchant)를 이용하여 제거할 수 있다.
도 17을 참조하면, 충진된 하부 게이트전극 패턴(128) 상부의 트렌치(124)는 충진된 상부 게이트전극 패턴(130)에 의해 충진된다. 충진된 상부 게이트전극 패턴(130)은 비정질 폴리실리콘, 도핑된 폴리실리콘, 폴리-SiGe 및 도전성 금속 함유 물질 중에 선택된 단일층 또는 복합층으로 형성할 수 있다. 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈륨질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 중에 선택된 적어도 하나의 층으로 이루어질 수 있 다. 만일, 충진된 상부 게이트전극 패턴(130)은 텅스텐이고 충진된 하부 게이트전극 패턴(128)이 폴리실리콘이면, 양 패턴 사이에 텅스텐나이트라이드막(미도시)을 형성할 수 있다.
본 발명의 제1 실시예에 의한 분리된 게이트전극 패턴(118b)과 충진된 하부 게이트전극 패턴(128) 및 충진된 상부 게이트전극 패턴(130)은 돌출부(104) 내에 채널을 형성하기 위한 제1 콘트롤게이트(132)의 역할을 한다.
본 발명의 제1 실시예에 의한 불휘발성 메모리소자는 축소된 하드마스크 패턴(120b)을 이용함으로써, 분리된 ONO막 패턴(110b) 사이의 거리를 최대한 축소할 수 있다. 이에 따라, 불휘발성 메모리소자의 크기는 크게 감소할 수 있다. 나아가, 축소된 하드마스크 패턴(120b)에 의한 불휘발성 메모리소자의 제조방법은 핀펫에 구현됨에 따라, 다양한 형태의 불휘발성 메모리소자에는 적용될 수 있다.
제2 실시예
본 발명의 제2 실시예에서는 평활한 채널영역을 갖는 플래너(planar) 구조의 반도체 메모리소자를 중심으로 설명하기로 한다. 여기서, 제1 실시예와 동일한 기능을 갖는 구성요소들은 참조부호와 형태가 달라도 설명의 편의를 위하여 될 수 있는 한 동일한 명칭을 사용하기로 한다.
도 18a 내지 도 18c는 본 발명의 제2 실시예에 의한 플래너 구조를 갖는 SONOS 소자를 설명하기 위해 나타낸 사시도 및 단면도들이다.
도 18a 도 18c를 참조하면, 제2 실시예에 의한 SONOS 소자는 반도체 기판(200)과, 반도체 기판(200) 상의 일정영역에 형성된 제2 콘트롤게이트(224)를 갖는 게이트 구조를 포함한다.
게이트 구조는 양쪽으로 분리된 ONO막 패턴(202b)과, 열산화막 패턴(218a) 및 제2 콘트롤게이트(224)를 포함한다. 분리된 ONO막 패턴(202b)은 열산화막 패턴(126a)의 양측면에 반도체 기판(200)과 제2 콘트롤게이트(224) 사이에 형성된다. 즉, 분리된 ONO막 패턴(202b)은 열산화막 패턴(126a)을 사이에 두고 양쪽으로 분리되어 있다. 열산화막 패턴(218a)은 충진된 하부 게이트전극 패턴(220)의 양측면과 저면을 덮는 것과 동시에 충진된 하부 게이트전극 패턴(220)과 분리된 게이트전극 패턴(210b) 사이에 게재된다.
제2 콘트롤게이트(224)는 열산화막 패턴(126a)에 의해 둘러싸인 충진된 하부 게이트전극 패턴(220)과, 충진된 하부 게이트전극 패턴(220)의 양측에 형성된 분리된 게이트전극 패턴(210b)을 포함한다. 분리된 게이트전극 패턴(210b) 사이에 형성된 충진된 하부 게이트전극 패턴(220) 상에는 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴(222)이 형성된다. 여기서, 제2 콘트롤게이트(224)는 분리된 게이트전극 패턴(210b), 충진된 하부 게이트전극 패턴(220) 및 충진된 상부 게이트전극 패턴(222)으로 이루어질 수 있다.
분리된 게이트전극 패턴(210b)은 충진된 하부 게이트전극 패턴(220)을 사이에 두고 분리된 터널산화막 패턴(204b)/전하트랩용 질화막 패턴(206b)/콘트롤산화막 패턴(208b)으로 이루어진 분리된 ONO막 패턴(202b)을 게재하면서 반도체 기판(200) 상에 형성된다.
제2 콘트롤게이트(224)에 전압이 인가되면, 전자와 홀과 같은 전하들은 돌출 부(104) 상에 터널산화막 패턴(204a)으로 주입된다. 제2 콘트롤게이트(224)에 양의 전압이 인가되면, 전자들은 반도체 기판(200)으로부터 전하트랩용 질화막 패턴(206b)에 트랩된다. 반대로 제2 콘트롤게이트(224)에 음의 전압이 가해지면, 반도체 기판(200)으로부터 홀들이 전하트랩용 질화막 패턴(206b)에 트랩된다.
도 19 내지 도 28은 본 발명의 제2 실시예에 의한 플래너 구조를 갖는 SONOS 소자의 제조방법을 나타낸 공정단면도들이다. 본 발명의 제2 실시예에서 사용되는 물질들은 제1 실시예에서와 동일하다.
도 19를 참조하면, 소자분리막(미도시)에 의해 한정된 반도체 기판(200)의 활성영역 상에 터널산화막(204), 전하트랩용 질화막(206) 및 콘트롤산화막(208)이 순차적으로 적층된 ONO막(202)을 형성한다. 그후, ONO막(202)은 순차적으로 적층된 게이트전극 물질층(210)과 하드마스크용 물질층(212)에 의해 덮인다. 하드마스크용 물질층(212) 상에 하부의 층들을 소정의 폭만큼 식각하기 위한 제3 포토레지스트 패턴(214)이 형성된다.
도 20을 참조하면, 도 9에서와 동일한 방법으로 제3 포토레지스트 패턴(214)의 형상대로 하드마스크용 물질층(212), 게이트전극 물질층(210) 및 ONO막(202)을 식각하여 하드마스크 패턴(212a), 게이트전극 패턴(210a) 및 ONO막 패턴(202a)을 형성한다.
도 21을 참조하면, 제3 포토레지스트 패턴(214)을 제거된 다음, 하드마스크 패턴(212a)은 도 10에서와 동일한 방법으로 폭(W)과 길이(L)를 줄인 축소된 하드마스크 패턴(212b)이 형성된다.
이어서, 도 11과 동일한 방법으로 도 22에서와 같이 하드마스크 패턴(212b)의 양측면, 게이트전극 패턴(210a)과 반도체 기판(200)의 노출된 부분을 덮는 층간절연막(214)을 형성한다. 그후, 도 23에서와 같이 축소된 하드마스크 패턴(212b)은 제거된다. 다음에, 도 13에서 설명한 바와 같은 방법으로 게이트전극 패턴(210a)과 ONO막 패턴(202a)을 제거하여 트렌치(216)에 의해 분리된 게이트전극 패턴(210b)과 ONO막 패턴(202b; 도 18a 참조)을 형성한다(도 24). 분리된 게이트전극 패턴(210b)의 내측벽 및 트렌치(216)의 하부의 반도체 기판(200)은 도 14에서와 같이 열산화법에 의해 열산화막(218)이 형성된다(도 25).
도 26을 참조하면, 트렌치(216)의 하부는 충진된 하부 게이트전극 패턴(220)으로 매립된다. 이어서, 도 27에서와 같이 충진된 하부 게이트전극 패턴(220) 상부의 분리된 게이트전극 패턴(210b)의 내측벽에 형성된 열산화막(218)을 제거하여 열산화막 패턴(218a)을 형성한다.
도 28을 참조하면, 충진된 하부 게이트전극 패턴(220) 상부의 트렌치(216)는 충진된 상부 게이트전극 패턴(222)에 의해 충진된다. 분리된 게이트전극 패턴(210b)과 충진된 하부 게이트전극 패턴(220) 및 충진된 상부 게이트전극 패턴(222)은 반도체 기판(200)의 표면 근처에 채널을 형성하기 위한 제2 콘트롤게이트(224)의 역할을 한다.
본 발명의 제2 실시예에 의한 불휘발성 메모리소자는 축소된 하드마스크 패턴(212b)을 이용함으로써, 분리된 ONO막 패턴(202b) 사이의 거리를 최대한 축소할 수 있다. 이에 따라, 불휘발성 메모리소자의 크기는 크게 감소할 수 있다
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다. 예를 들어, 전하가 트랩되는 질화막 패턴 대신에 폴리실리콘을 사용할 수 있다.
상술한 본 발명에 따른 2비트 형태의 불휘발성 메모리소자는 축소된 하드마스크 패턴을 이용함으로써, 분리된 ONO막 패턴사이의 거리를 최대한 축소하여 불휘발성 메모리소자의 크기는 크게 감소시킬 수 있다.
또한, 축소된 하드마스크 패턴에 의한 불휘발성 메모리소자의 제조방법은 핀펫에 구현됨에 따라, 다양한 형태의 불휘발성 메모리소자에는 적용될 수 있다.

Claims (23)

  1. 반도체 기판;
    상기 반도체 기판 상의 일정영역에 핀형태로 돌출된 돌출부;
    상기 돌출부의 양측면과 상부면을 덮으며, 양측면과 저면이 열산화막 패턴에 의해 둘러싸인 충진된 하부 게이트전극 패턴;
    상기 충진된 하부 게이트전극 패턴을 사이에 두고 분리된 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 분리된 ONO막 패턴을 게재하면서 상기 돌출부의 양측면과 상부면을 덮는 분리된 게이트전극 패턴; 및
    상기 분리된 게이트전극 패턴 사이에 형성된 상기 충진된 하부 게이트전극 패턴 상에 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴을 포함하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  2. 제1항에 있어서, 상기 돌출부는 직사각형 형태의 단면을 갖거나 상부면의 에지가 라운딩되거나 원통형태인 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  3. 제1항에 있어서, 상기 돌출부의 양측면 바깥쪽의 반도체 기판의 상부에 리세스된 소자분리막이 형성되어 있는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  4. 제1항에 있어서, 상기 충진된 하부 게이트전극 패턴은 상기 열산화막 패턴에 의해 양측면과 저면이 둘러싸인 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  5. 제1항에 있어서, 상기 충진된 하부 게이트전극은 상기 돌출부의 상부면과 양측면을 덮는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  6. 제1항에 있어서, 상기 분리된 게이트전극 패턴, 상기 충진된 하부 게이트전극 패턴 및 상기 충진된 상부 게이트전극 패턴은 채널형성을 위한 제1 콘트롤게이 트를 형성하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  7. 제1항에 있어서, 상기 열산화막 패턴은 상기 충진된 하부 게이트전극 패턴의 하부면 및 상기 분리된 게이트전극 패턴과 상기 충진된 하부 게이트전극 패턴 사이에 형성된 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  8. 제1항에 있어서, 분리된 ONO막 패턴은 상기 열산화막 패턴을 사이에 두고 상기 돌출부와 상기 제1 콘트롤게이트 사이 및 상기 돌출부의 상부면에 형성된 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  9. 반도체 기판;
    상기 반도체 기판 상의 일정영역에 양측면과 저면이 열산화막 패턴에 의해 둘러싸인 충진된 하부 게이트전극 패턴;
    상기 충진된 하부 게이트전극 패턴을 사이에 두고, 분리된 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 분리된 ONO막 패턴을 게재하면서 상기 반도체 기판 상에 형성된 분리된 게이트전극 패턴; 및
    상기 분리된 게이트전극 패턴 사이에 형성된 상기 충진된 하부 게이트전극 패턴 상에 외부와의 전기적인 접속을 위하여 충진된 상부 게이트전극 패턴을 포함하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  10. 제9항에 있어서, 상기 충진된 하부 게이트전극 패턴은 상기 열산화막 패턴에 의해 양측면과 저면이 둘러싸인 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  11. 제9항에 있어서, 상기 분리된 게이트전극 패턴, 상기 충진된 하부 게이트전극 패턴 및 상기 충진된 상부 게이트전극 패턴은 제2 콘트롤게이트를 형성하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  12. 제9항에 있어서, 상기 열산화막 패턴은 상기 충진된 하부 게이트전극 패턴의 하부면 및 상기 분리된 게이트전극 패턴과 상기 충진된 하부 게이트전극 패턴 사이에 형성된 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  13. 제11항에 있어서, 상기 분리된 ONO막 패턴은 상기 열산화막 패턴을 사이에 두고 상기 반도체 기판과 상기 제2 콘트롤게이트 사이에 형성된 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  14. 반도체 기판의 일정영역에 핀형태의 돌출부를 형성하는 단계;
    상기 돌출부의 양측면과 상부면을 덮는 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 ONO막 패턴을 형성하는 단계;
    상기 돌출부 상에 형성된 상기 ONO막 패턴의 양측면과 상부면을 감싸는 게이 트전극 패턴을 형성하는 단계;
    상기 게이트전극 패턴의 상부면에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 전면식각 또는 등방성 식각을 이용하여 상기 하드마스크층의 폭과 길이를 균일하게 줄여 축소된 하드마스크 패턴을 형성하는 단계;
    상기 게이트전극 패턴의 중심부를 건식식각을 이용하여 소정의 간격만큼 제거하여 분리된 게이트전극 패턴을 형성하는 단계;
    상기 분리된 게이트전극 패턴에 의해 한정된 트렌치 내에 노출된 상기 ONO막 패턴을 제거하여 상기 돌출부가 노출되도록 분리된 ONO막 패턴을 형성하는 단계;
    상기 노출된 돌출부와 상기 분리된 게이트전극의 내측벽에 열산화법을 이용하여 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 상기 돌출부의 양측면과 상부면 및 상기 트렌치 내의 상기 반도체 기판을 덮도록 상기 트렌치의 하부에 도전물질을 매립하여 충진된 하부 게이트전극 패턴을 형성하는 단계;
    상기 충진된 하부 게이트전극 패턴 상의 상기 분리된 게이트전극 패턴의 내측벽에 형성된 상기 열산화막을 제거하여 열산화막 패턴을 형성하는 단계; 및
    상기 트렌치의 상기 충진된 하부 게이트전극 패턴의 상부를 도전물질로 매립하여 충진된 상부 게이트전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  15. 제14항에 있어서, 상기 하드마스크 패턴의 전면식각은 에치백을 이용하는 것 을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  16. 제14항에 있어서, 상기 하드마스크 패턴의 등방성 식각은 인산을 이용한 습식식각인 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  17. 제14항에 있어서, 상기 축소된 하드마스크 패턴의 폭은 상기 분리된 ONO막 패턴 사이의 간격을 결정하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  18. 제14항에 있어서, 상기 충진된 하부 게이트전극 패턴과 상기 충진된 상부 게이트전극 패턴 사이에 텅스텐나이트라이드막을 더 형성하는 것을 특징으로 하는 2비 형태의 불휘발성 메모리소자의 제조방법.
  19. 반도체 기판 상의 일정영역에 터널산화막 패턴/전하트랩용 질화막 패턴/콘트롤산화막 패턴으로 이루어진 ONO막 패턴을 형성하는 단계;
    상기 ONO막 패턴 상에 게이트전극 패턴 및 하드마스크 패턴을 순차적으로 형성하는 단계;
    상기 하드마스크 패턴을 전면식각 또는 등방성 식각을 이용하여 상기 하드마스크 패턴의 폭과 길이를 줄여 축소된 하드마스크 패턴을 형성하는 단계;
    상기 게이트 전극의 중심부를 건식식각을 이용하여 소정의 간격만큼 제거하 여 분리된 게이트전극 패턴을 형성하는 단계;
    상기 분리된 게이트전극 패턴에 의해 한정된 트렌치 내에 노출된 상기 ONO막 패턴을 제거하여 상기 반도체 기판이 노출되도록 분리된 ONO막 패턴을 형성하는 단계;
    상기 노출된 반도체 기판과 상기 분리된 게이트전극 패턴의 내측벽에 열산화법을 이용하여 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 상기 반도체 기판을 덮도록 상기 트렌치의 하부를 도전물질로 매립하여 충진된 하부 게이트전극 패턴을 형성하는 단계;
    상기 충진된 하부 게이트전극 패턴 상의 상기 분리된 게이트전극 패턴의 내측벽에 형성된 상기 열산화막을 제거하여 열산화막 패턴을 형성하는 단계; 및
    상기 충진된 하부 게이트전극 패턴의 상부를 도전물질로 매립하여 충진된 상부 게이트전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자.
  20. 제19항에 있어서, 상기 하드마스크 패턴의 전면식각은 에치백을 이용하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  21. 제19항에 있어서, 상기 하드마스크 패턴의 등방성 식각은 인산을 이용한 습식식각인 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  22. 제19항에 있어서, 상기 축소된 하드마스크 패턴의 폭은 상기 분리된 ONO막 패턴 사이의 간격을 결정하는 것을 특징으로 하는 2비트 형태의 불휘발성 메모리소자의 제조방법.
  23. 제19항에 있어서, 상기 충진된 하부 게이트전극 패턴과 상기 충진된 상부 게이트전극 패턴 사이에 텅스텐나이트라이드막을 더 형성하는 것을 특징으로 하는 2비 형태의 불휘발성 메모리소자의 제조방법.
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