CN113675214A - 存储器器件及其制造方法 - Google Patents

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Abstract

本发明的实施例公开了存储器器件及其制造方法。在实施例中，存储器器件包括：源线，在第一方向上延伸；位线，在第一方向上延伸；背栅，在源线与位线之间，背栅在第一方向上延伸；沟道层，围绕背栅；字线，在第二方向上延伸，第二方向垂直于第一方向；以及数据存储层，沿字线延伸，数据存储层在字线与沟道层之间，数据存储层在字线与位线之间，数据存储层在字线与源线之间。

Description

存储器器件及其制造方法
技术领域
本发明的实施例涉及存储器器件及其制造方法。
背景技术
例如，半导体存储器用于包括无线电、电视、手机和个人计算设备等 电子应用的集成电路中。半导体存储器包括两个主要类别。一种是易失性 存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器 (RAM)，可以将其进一步分为两个子类别：静态随机存取存储器(SRAM) 和动态随机存取存储器(DRAM)。SRAM和DRAM都是易失性的，因为它们在不通电时会丢失存储的信息。
另一方面，非易失性存储器可以将数据存储在其上。一种类型的非易 失性半导体存储器是铁电随机存取存储器(FeRAM)。FeRAM的优点包 括读/写速度快和尺寸小。
发明内容
根据本发明实施例的一个方面，提供了一种制造存储器器件的方法， 包括：在一对第一介电层之间形成字线；在第一介电层的侧壁和字线的侧 壁上沉积数据存储层；在数据存储层上形成第一隔离区；在第一隔离区中 图案化第一开口；以及在第一开口中形成沟道层和背栅，背栅被沟道层包 围。
根据本发明实施例的一个方面，提供了一种存储器器件，包括：源线， 在第一方向上延伸；位线，在第一方向上延伸；背栅，在源线与位线之间， 背栅在第一方向上延伸；沟道层，围绕背栅；字线，在第二方向上延伸， 第二方向垂直于第一方向；以及数据存储层，沿字线延伸，数据存储层在 字线与沟道层之间，数据存储层在字线与位线之间，数据存储层在字线与 源线之间。
根据本发明实施例的一个方面，提供了一种存储器器件，包括：背栅， 在第一方向上延伸；隔离区，围绕背栅；沟道层，围绕隔离区；数据存储 层，与沟道层接触；以及字线，在第二方向上延伸，第二方向垂直于第一 方向，字线包括第一主层、第二主层和晶种层，晶种层横向布置在第一主 层与第二主层之间，第一主层接触数据存储层。
附图说明
当与附图一起阅读时，根据以下详细描述可最好地理解本发明的各方 面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上， 为论述清楚，各种部件的尺寸可任意增加或减少。
图1是随机存取存储器的框图。
图2A和图2B是存储器阵列的各种视图。
图3A至图20C是根据一些实施例的制造存储器阵列的中间阶段的各 种视图。
图21A至图21D是根据一些实施例的存储器阵列的俯视图。
图22A和图22B是根据一些实施例的存储器阵列的俯视图。
图23A、图23B和图24是根据一些实施例的半导体器件的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，以用于实现本发明的不 同特征。以下将描述元件和布置的特定实例以简化本发明。当然，这些仅 仅是实例，并非旨在限制本发明。例如，在以下描述中，在第二部件上方 或上形成第一部件可以包括第一部件与第二部件直接接触的实施例，也可 以包括形成在第一部件与第二部件之间的附加部件使得第一部件与第二部 件不直接接触的实施例。另外，本发明可在多个实例中重复参考数字和/或 字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各 个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、 “下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的 一个元件或部件与另一个(或另一些)元件或部件的关系。除了各图中所 描绘的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取 向。装置可以其他方式进行取向(旋转90度或者以其他取向)，并且在此使用的空间相对描述语可以同样地被相应地解释。
根据各种实施例，三维存储器阵列由具有背栅的可编程薄膜晶体管 (TFT)形成。TFT的数据存储层设置在TFT的背栅与字线之间。在针对 TFT的写操作(例如，擦除或编程操作)期间，将偏置电压施加到TFT的 背栅，从而在写操作期间增大横跨TFT的数据存储层施加的写电压。在写 操作期间增加横跨数据存储层施加的写电压可以帮助提高写操作的速度和 准确性。存储器阵列的性能因此可得到改善。
图1是随机存取存储器50的框图。随机存取存储器50包括存储器阵 列52、行解码器54和列解码器56。存储器阵列52、行解码器54和列解 码器56可以各自是同一半导体管芯的一部分，或者可以是不同半导体管芯 的一部分。例如，存储器阵列52可以是第一半导体管芯的一部分，而行解 码器54和列解码器56可以是第二半导体管芯的一部分。
存储器阵列52包括存储器单元58、字线62、位线64B和源线64S。 存储器单元58以行和列布置。字线62、位线64B和源线64S电连接到存 储器单元58。字线62是沿着存储器单元58的行延伸的导电线。位线64B 和源线64S是沿着存储器单元58的列延伸的导电线。
行解码器54可以是例如静态CMOS解码器、伪NMOS解码器等。在 操作期间，行解码器54通过激活用于存储器阵列52的一行的字线62来选 择该行中的期望的存储器单元58。列解码器56可以是例如静态CMOS解 码器、伪NMOS解码器等，并且可以包括写入器驱动器、读出放大器、其 组合等。在操作期间，列解码器56从选定行中的存储器阵列52的列中选 择期望的存储器单元58，并且利用位线64B和源线64S从选定存储器单元 58读取数据或将数据写入选定存储器单元58。
图2A和图2B是存储器阵列52的各种视图。图2A是存储器阵列52 的电路图。图2B是存储器阵列52的一部分的三维视图，并结合图2A进 行描述。存储器阵列52的每个存储器单元58是包括可编程TFT的闪存单 元。
图2A和图2B示出三个垂直方向D1、D2和D3，为了清楚地说明，随 后的附图参考图2A和图2B。第一方向D1平行于下面的衬底的主表面。第 二方向D2垂直于第一方向D1并且平行于下面的衬底的主表面。第三方向 D3垂直于第一方向D1、第二方向D2和下面的衬底的主表面。
在一些实施例中，存储器阵列52是闪存阵列，诸如NOR闪存阵列。 在一些实施例中，存储器阵列52是另一类型的非易失性存储器阵列，诸如 磁阻式随机存取存储器(MRAM)阵列、电阻式随机存取存储器(RRAM) 阵列等。存储器单元58中的每个是包括TFT 68的闪存单元。每个TFT 68 的栅极电连接到相应的字线62，每个TFT 68的第一源极/漏极区电连接到 相应的位线64B，并且每个TFT 68的第二源极/漏极区电连接到相应的源线 64S(它们各自电连接到地)。存储器阵列52的同一行中的存储器单元58 共享公共字线62，而存储器阵列52的同一列中的存储器单元共享公共位 线64B和公共源线64S。
存储器阵列52包括多条水平布置的导电线(例如，字线62)，其中， 字线62中的每个设置在介电层72之间。字线62在第一方向D1上延伸。 字线62可具有阶梯布置，使得下字线62比上字线62的端点长并且横向延 伸超过上字线62的端点。例如，在图2B中，示出多个字线62堆叠层，其 中，最顶字线62T是最短的线，而最底字线62B是最长的线。字线62的 相应长度在朝着下面的衬底延伸的方向上增加。以这种方式，可从存储器 阵列52上方访问每个字线62的一部分，从而可以对每个字线62的暴露部 分进行导电接触。
位线64B和源线64S是竖直布置的导电线。位线64B和源线64S在第 三方向D3上延伸。隔离区74设置在位线64B和源线64S中的相邻位线和 源线的之间并对其进行隔离。每个存储器单元58的边界由成对的位线64B 和源线64S以及相交的字线62限定。隔离区76设置在相邻的TFT 68(例 如，相邻的一对位线64B和源线64S)之间并对其进行隔离。尽管图2A和图2B示出位线64B相对于源线64S的特定布置，但应当理解，在其他实 施例中，位线64B和源线64S的布置可被翻转。
存储器阵列52还包括半导体带82和隧穿带84。隧穿带84与字线62 接触。半导体带82设置在隧穿带84与隔离区74之间。在此实施例中，半 导体带82也设置在隧穿带84与位线64B和源线64S中的每个之间。在另 一实施例中(下面针对图20A至图20C更详细地讨论)，半导体带82设 置在隔离区74与位线64B和源线64S中的每个之间。
半导体带82为存储器单元58的TFT 68提供沟道区，并且也可称为沟 道层。例如，当通过对应字线62施加适当的电压(例如，高于对应的TFT 68的相应阈值电压)时，半导体带82的与字线62相交的一部分可允许电 流从位线64B流到对应源线64S(例如，在第一方向D1上)。在所示的实 施例中，每个半导体带82接触每个对应字线62的一个表面，从而为TFT68 提供平面沟道区。在另一实施例中，字线62被形成为使得每个半导体带 82接触每个对应字线62的多个表面，从而为TFT 68提供三维沟道区。
可通过横跨隧穿带84施加适当的电压来使隧穿带84在两个不同方向 中的一个方向上极化，并且也可称为数据存储层。取决于隧穿带84的特定 部分的极化方向，对应的TFT68的阈值电压改变，并且可以存储数字值(例 如，0或1)。例如，当隧穿带84的一部分具有第一电极化方向时，对应 的TFT 68可以具有相对较低的阈值电压，并且当隧穿带84的一部分具有 第二电极化方向时，对应的TFT 68可以具有相对较高的阈值电压。两个阈 值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存 储在对应的存储器单元58中的数字值更容易(例如，更不容易出错)。在 一些实施例中，隧穿带84由高k铁电材料形成，因此存储器阵列52也可 被称为铁电随机存取存储器(FeRAM)阵列。
为了在特定的存储器单元58上执行写操作，横跨与存储器单元58对 应的隧穿带84的一部分施加写电压。可例如通过向与存储器单元58对应 的字线62、位线64B和源线64S施加适当的电压来施加写电压。通过横跨 隧穿带84的一部分施加写电压，可以改变隧穿带84的一部分的极化方向。 结果，可以将对应的TFT 68的对应阈值电压从低阈值电压切换到高阈值电 压(反之亦然)，从而可将数字值存储在存储器单元58中。因为字线62 和位线64B在存储器阵列52中相交，所以可以选择各个存储器单元58并 对其进行写入。
为了在特定存储器单元58上执行读取操作，将读取电压(低阈值电压 与高阈值电压之间的电压)施加到与存储器单元58对应的字线62。取决 于隧穿带84的对应部分的极化方向，存储器单元58的TFT 68可被导通或 不被导通。结果，位线64B可以通过或可以不通过源线64S放电(例如， 到地)，从而可以确定存储在存储器单元58中的数字值。因为字线62和位线64B在存储器阵列52中相交，所以可以选择各个存储器单元58并从 中进行读取。
如将在下面更详细地讨论，将形成延伸穿过隔离区74的背栅(图2A 和图2B未示出，见图20A至图20C)。在对存储器单元58的写操作期间 施加写电压还包括向与存储器单元58对应的背栅施加偏置电压。将偏置电 压施加到背栅上，从而增加横跨隧穿带84的与存储器单元58对应的一部 分施加的写电压。增加在写操作期间施加的写电压可以帮助提高写操作的 速度和准确性。此外，因为施加了偏置电压，所以可以减小在写操作期间 施加到字线62、位线64B和源线64S的电压，从而降低了存储器阵列52 的行解码器和/或列解码器的复杂性。在读操作期间不使用后栅极，并且在 读操作期间可将其保持悬浮状态。
图3A至图20C是根据一些实施例的制造存储器阵列52的中间阶段的 各种视图。存储器阵列52的每个存储器单元58是包括可编程TFT 68的闪 存单元(见图20A至图20C)。图3A、图4A、图5A、图6A、图7A、图 8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A是三维图。图3B、图4B、图5B、图 6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、 图15B、图16B、图17B、图18B、图19B和图20B是沿着图19A中的参考截面B-B示出的截面图。图20C是沿着图19A中的参考截面C-C示出的 截面图。示出存储器阵列52的一部分。为了清楚地说明，未示出一些部件， 诸如字线的阶梯布置(见图2B)。
在图3A和图3B中，提供衬底102。衬底102可以是半导体衬底，诸 如块状半导体、绝缘体上半导体(SOI)衬底等，这些半导体衬底可以(例 如，用p型或n型掺杂剂)掺杂或未掺杂。衬底102可以是晶圆，诸如硅 晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可 以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在通常为硅或 玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些 实施例中，衬底102的半导体材料可以包括硅；锗；化合物半导体，包括 碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包 括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化 镓铟砷；或其组合。衬底102可以包括介电材料。例如，衬底102可以是 介电衬底，或者可以包括在半导体衬底上的介电层。衬底102的可接受的 介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳 化物，诸如碳化硅；等等；或其组合，诸如氮氧化硅、碳氧化硅、碳氮化 硅、氧碳氮化硅等。在一些实施例中，衬底102由碳化硅形成。
在衬底102上方形成多层堆叠件104。多层堆叠件104包括交替的介 电层106和牺牲层108。介电层106由第一介电材料形成，并且牺牲层108 由第二介电材料形成。介电材料可各自从衬底102的候选介电材料中选择。
多层堆叠件104将在后续处理中被图案化。如此，介电层106和牺牲 层108的介电材料都具有蚀刻衬底102的高蚀刻选择性。图案化的介电层 106将用于隔离随后形成的TFT。图案化的牺牲层108也可被称为伪层， 并且将在随后的处理中选择性地被TFT的字线代替。如此，牺牲层108的 第二介电材料也具有蚀刻介电层106的第一介电材料的高蚀刻选择性。在 衬底102由碳化硅形成的实施例中，介电层106可由氧化硅形成，并且牺 牲层108可由氮化硅形成。也可使用彼此具有可接受的蚀刻选择性的介电 材料的其他组合。
可通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等可接受的 沉积工艺来形成多层堆叠件104的每一层。每个层的厚度可在约40nm至 约50nm的范围内。在一些实施例中，介电层106形成为与牺牲层108不 同的厚度。例如，牺牲层108可形成为具有比介电层106更大的厚度。在 所示的实施例中，多层堆叠件104包括五个介电层106和四个牺牲层108。 应当理解，多层堆叠件104可以包括其他数量的介电层106和牺牲层108。 多层堆叠件104可具有在约1000nm至约10000nm的范围内的总高度H1。
如将在下面更详细地讨论，图4A至图11B示出一种使用多重图案化 工艺来形成TFT的一些部件的工艺。多重图案化工艺可以是双重图案化工 艺、四重图案化工艺等。图4A至图11B示出双重图案化工艺。在双重图 案化工艺中，利用第一蚀刻工艺在多层堆叠件104的部分中图案化沟槽 110A(见图4A和图4B)，并且在沟槽110A中形成用于TFT的第一子集的部件。然后利用第二蚀刻工艺在多层堆叠件104的其他部分中图案化沟 槽110B(见图8A和图8B)，并且在沟槽110B中形成用于TFT的第二子 集的部件。利用多次图案化工艺形成TFT的部件允许以低的图案密度执行 每个图案化工艺，这可以帮助减少缺陷，同时仍然允许存储器阵列52具有 足够的存储器单元密度。此外，利用多次图案化工艺形成TFT的部件还允 许多层堆叠件104的每个图案化部分避免具有过大的纵横比，从而提高了 所得存储器阵列的结构稳定性。
在图4A和图4B中，在多层堆叠件104中图案化沟槽110A。在所示 的实施例中，沟槽110A延伸穿过多层堆叠件104并暴露衬底102。在另一 个实施例中，沟槽110A延伸穿过多层堆叠件104的一些层而非全部层。可 使用可接受的光刻和蚀刻技术来图案化沟槽110A，诸如利用对多层堆叠件 104具有选择性的蚀刻工艺(例如，以比除去衬底102的材料更快的速率 选择性地除去介电层106和牺牲层108的介电材料)。蚀刻可以是任何可 接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其 组合。蚀刻可以是各向异性的。在衬底102由碳化硅形成，介电层106由 氧化硅形成，并且牺牲层108由氮化硅形成的实施例中，沟槽110A可以通 过使用与氢(H2)气或氧(O2)气混合的基于氟的气体(例如，C4F6)通 过干法蚀刻来形成。在图案化之后，将多层堆叠件104的相应部分设置在 沟槽110A的相应一个沟槽之间。多层堆叠件104的每个部分在第二方向 D2上具有宽度W1(见图2A和图2B)，其可在约50nm至约500nm的范 围内。此外，多层堆叠件104的每个部分在第二方向D2上被间隔开间隔距 离S1，该间隔距离可在约50nm至约200nm的范围内。
在图5A和图5B中，沟槽110A被扩展以形成侧壁凹槽112A。具体地， 牺牲层108的由沟槽110A暴露的侧壁的部分从介电层106的由沟槽110A 暴露的侧壁的部分凹陷，以形成侧壁凹槽112A。尽管牺牲层108的侧壁被 示出为是笔直的，但侧壁可以是凹形的或凸形的。侧壁凹槽112A可通过可 接受的蚀刻工艺形成，诸如对牺牲层108的材料具有选择性的蚀刻工艺(例 如，以比除去介电层106和衬底102的材料更快的速率选择性地除去牺牲 层108的材料)。蚀刻可以是各向同性的。在衬底102由碳化硅形成，介 电层106由氧化硅形成并且牺牲层108由氮化硅形成的实施例中，可通过 使用磷酸(H3PO4)的湿法蚀刻来扩展沟槽110A。在另一实施例中，可使 用对牺牲层108的材料具有选择性的干法蚀刻。
在形成之后，侧壁凹槽112A在第二方向D2上具有深度D4(见图2A 和图2B)，该深度延伸超过介电层106的侧壁。在侧壁凹槽112A达到期 望的深度D4之后，可使用定时蚀刻工艺来停止对侧壁凹槽112A的蚀刻。 例如，侧壁凹槽112A可具有在约10nm至约60nm范围内的深度D4。形 成侧壁凹槽112A可将牺牲层108的宽度减小约5％至约30％。继续先前的 实例，在蚀刻之后，牺牲层108可在第二方向D2上具有宽度W2，该宽度 可在约50nm至约450nm的范围内。
在图6A和图6B中，在侧壁凹槽112A中形成导电部件114A(例如， 金属线)，从而完成了用于替换牺牲层108的第一部分的工艺。导电部件 114A可各自包括一个或多个层，诸如晶种层、胶层、阻挡层、扩散层、填 充层等。在一些实施例中，每个导电部件114A包括晶种层114AS(或阻挡 层)和主层114AM。每个晶种层114AS沿着位于对应的侧壁凹槽112A内 的对应主层114AM的三个侧面(例如，顶面、侧壁和底面)延伸。晶种层 114AS由第一导电材料形成，该第一导电材料可用于帮助生长或帮助粘附 随后沉积的材料，诸如金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化 锆、氮化铪等。主层114AM可由第二导电材料形成，诸如金属，诸如钨、 钌、钼、钴、铝、镍、铜、银、金、其合金等。晶种层114AS的材料是对 介电层106的材料具有良好粘附性的材料，而主层114AM的材料是对晶种 层114AS的材料具有良好粘附性的材料。在介电层106由诸如氧化硅的氧 化物形成的实施例中，晶种层114AS可由氮化钛或氮化钽形成，并且主层 114AM可由钨形成。晶种层114AS和主层114AM的材料可通过可接受的沉积工艺形成，诸如化学气相沉积(CVD)、原子层沉积(ALD)等。可执 行可接受的蚀刻工艺，诸如干法蚀刻(例如，反应离子蚀刻(RIE)、中性 束蚀刻(NBE)等)、湿法蚀刻等或其组合，以从介电层106的侧壁和衬 底102的顶面除去多余材料。蚀刻可以是各向异性的。导电部件114A中的 每个可具有与牺牲层108(在上文针对图3A和图3B所讨论)类似的总体 厚度，并且可具有与侧壁凹槽112A的深度D4(在上文针对图5A和图5B 所讨论)类似的总体宽度。每个晶种层114AS可具有在约1nm至约10nm 范围内的厚度，并且每个主层114AM可具有在约15nm至约35nm范围内 的厚度，其中，晶种层114AS的厚度大于主层114AM的厚度。
在图7A和图7B中，在沟槽110A中形成隧穿带116A和隔离区118A。 具体地，在每个沟槽110A中形成一个隧穿带116A和一个隔离区118A。 在该处理步骤中没有形成半导体带。相反，如将在下面更详细地讨论，在 随后的处理步骤中，半导体带将形成通过隔离区118A中的开口。
隧穿带116A由可接受的材料形成，用于存储数字值。在一些实施例中， 隧穿带116A由高k铁电材料形成，诸如氧化铪锆(HfZrO)；氧化锆(ZrO)； 掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)；未掺杂的氧化 铪(HfO)；等。在一些实施例中，隧穿带116A包括一种或多种低k介电 材料，诸如氮化硅、氧化硅、氮氧化硅等。可通过诸如ALD、CVD、物理 气相沉积(PVD)等可接受的沉积工艺来形成隧穿带116A的材料。在一些 实施例中，隧穿带116A由通过ALD沉积的HfZrO形成。
隔离区118A由可接受的材料形成，用于保护和电隔离下面的隧穿带 116A。用于隔离区118A的可接受的介电材料包括：氧化物，诸如氧化硅 或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等等；或其组合， 诸如氮氧化硅、碳氧化硅、碳氮化硅、氧碳氮化硅等。隔离区118的材料 可通过诸如ALD、CVD、可流动CVD(FCVD)等可接受的沉积工艺来形 成。在一些实施例中，隔离区118A由通过FCVD沉积的诸如氧化硅的氧 化物形成。
可通过沉积、蚀刻和平坦化的组合来形成隧穿带116A和隔离区118A。 例如，隧穿层共形地沉积在多层堆叠件104上和沟槽110A中(例如，在导 电部件114A的侧壁和介电层106的侧壁上)。具体地，隧穿层沿着介电层 106的侧壁和导电部件114A的侧壁(例如，由沟槽110A暴露的晶种层 114AS和主层114AM的侧壁)延伸。可以可选地各向异性蚀刻隧穿层以除 去在沟槽110A的底部处的隧穿层的部分，从而露出衬底102并且沿着方向 D2将水平相邻的TFT的隧穿带分开(见图2A和图2B)。然后将隔离材料 共形地沉积在隧穿层上以及沟槽110A的其余部分中。然后将除去工艺应用 于各个层，以除去最顶介电层106/牺牲层108上方的多余材料。除去工艺 可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀、其组合等。保留 在沟槽110A中的隧穿层的部分和隔离材料分别形成隧穿条116A和隔离区 118A。平坦化工艺暴露最顶层的介电层106/牺牲层108，使得在平坦化工 艺之后，隔离区118A、隧穿带116A和最顶层的介电层106/牺牲层108的 顶面是共平面的(在工艺变化之内)。
在图8A和图8B中，在多层堆叠件104中图案化沟槽110B。在所示 的实施例中，沟槽110B延伸穿过多层堆叠件104并暴露衬底102。在另一 个实施例中，沟槽110B延伸穿过多层堆叠件104的一些层而非全部层。可 使用可接受的光刻和蚀刻技术来图案化沟槽110B，诸如利用对多层堆叠件 104具有选择性的蚀刻工艺(例如，以比除去衬底102的材料更快的速率 选择性地除去介电层106和牺牲层108的介电材料)。蚀刻可以是任何可 接受的蚀刻工艺，并且在一些实施例中，可类似于用于形成沟槽110A的蚀 刻(以上针对图4A和图4B讨论)。
在图案化之后，将多层堆叠件104的相应部分布置在相应对的沟槽 110A、110B之间。多层堆叠件104的每个部分在第二方向D2上具有宽度 W3(见图2A和图2B)，其可在约50nm至约500nm的范围内。此外， 多层堆叠件104的每个部分在第二方向D2上被间隔开间隔距离S2，该间隔 距离可在约50nm至约200nm的范围内。当图案化沟槽110B时，可能会 发生未对准。当发生未对准时，多层堆叠件104的图案化部分并不都具有 相同的宽度W3。当未发生未对准时，多层堆叠件104的图案化部分具有相 同的宽度W3。
在图9A和图9B中，沟槽110B被扩展以形成侧壁凹槽112B。具体地， 除去牺牲层108的其余部分以形成侧壁凹槽112B。侧壁凹槽112B因此暴 露导电部件114A的侧壁(例如，晶种层114AS的侧壁)。侧壁凹槽112B 可通过可接受的蚀刻工艺形成，诸如对牺牲层108的材料具有选择性的蚀 刻工艺(例如，以比除去介电层106和衬底102的材料更快的速率选择性地除去牺牲层108的材料)。蚀刻可以是任何可接受的蚀刻工艺，并且在 一些实施例中，可类似于用于形成侧壁凹槽112A的蚀刻(以上针对图5A 和图5B讨论)。
在形成之后，侧壁凹槽112B在第二方向D2上具有深度D5(见图2A 和图2B)，该深度延伸超过介电层106的侧壁。在侧壁凹槽112B达到期 望的深度D5之后，可使用定时蚀刻工艺来停止对侧壁凹槽112B的蚀刻。 如上所述，当图案化沟槽110B时，可能会发生未对准。当发生未对准时， 深度D5不同于(例如，大于或小于)深度D4(以上针对图5A和图5B讨 论)。当未发生未对准时，深度D5类似于深度D4。
在图10A和图10B中，在侧壁凹槽112B中形成导电部件114B，从而 完成用于替换牺牲层108的第二部分的工艺。导电部件114B可由选自导电 部件114A的同一组候选材料的材料形成，该材料可使用选自用于形成导电 部件114A的材料的同一组候选方法的方法形成。导电部件114A和导电部 件114B可由相同的材料形成，或者可以包括不同的材料。在一些实施例中， 导电部件114B各自包括晶种层114BS(或阻挡层)和主层114BM。晶种层 114BS和主层114BM可分别具有与晶种层114AS和主层114AM类似的厚度。 在一些实施例中，晶种层114AS和晶种层114BS由类似的材料形成，在这 种情况下，晶种层114AS和晶种层114BS可在形成期间合并，使得它们之 间不存在可辨别的接口。在另一个实施例中，晶种层114AS和晶种层114BS由不同的材料形成，在这种情况下，晶种层114AS和晶种层114BS可在形 成期间不合并，使得它们之间存在可辨别的接口。如上所述，当图案化沟 槽110B时，可能会发生未对准。当发生未对准时，主层114AM沿着第二 方向D2具有与主层114BM不同的宽度(见图2A和图2B)。当未发生未对 准时，主层114AM沿着第二方向D2具有与主层114BM相同的宽度。每个 晶种层114AS、114BS的部分横向地设置在主层114AM与主层114BM之间。
导电部件114A和导电部件114B被统称为存储器阵列52的字线114。 导电部件114A和导电部件114B的相邻对彼此物理接触并且彼此电耦合。 因此，每对导电部件114A、114B用作单个字线114。
在图11A和图11B中，在沟槽110B中形成隧穿带116B和隔离区118B。 具体地，在每个沟槽110B中形成一个隧穿带116B和一个隔离区118B。在 该处理步骤中没有形成半导体带。相反，如将在下面更详细地讨论，在随 后的处理步骤中，半导体带将形成通过隔离区118B中的开口。
隧穿带116B可由选自隧穿带116A的同一组候选材料的材料形成，并 且可使用选自用于形成隧穿带116A的材料的同一组候选方法的方法形成。 隧穿带116A和隧穿带116B可由相同的材料形成，或者可以包括不同的材 料。隧穿带116A和隧穿带116B统称为隧穿带116。隧穿带116的厚度可 在约2nm至约20nm的范围内。
隔离区118B可由选自隔离区118A的同一组候选材料的材料形成，并 且可使用选自用于形成隔离区118A的材料的同一组候选方法的方法形成。 隔离区118A和隔离区118B可由相同的材料形成，或者可以包括不同的材 料。隔离区118A和隔离区118B被统称为隔离区118。隔离区118的厚度 可在约42nm至约192nm的范围内。
可通过沉积、蚀刻和平坦化的组合来形成隧穿带116B和隔离区118B。 例如，隧穿带116B和隔离区118B可通过与用于形成隧穿带116A和隔离 区118A的那些步骤类似的步骤(以上针对图7A和图7B讨论)形成。
在图12A和图12B中，形成延伸通过隔离区118的导电线(包括位线 120B和源线120S)。位线120B和源线120S是导电柱，并且也可称为位 线柱和源线柱。每个TFT将包括位线120B和源线120S。位线120B和源 线120S还用作TFT的源极/漏极区。如此，包括TFT的沟道区的半导体带 将在随后的处理步骤中形成为与位线120B/源线120S接触，使得位线120B/源线120S邻接TFT的沟道区。
作为形成位线120B/源线120S的实例，形成穿过隔离区118的开口。 可利用对隔离区118具有选择性的蚀刻工艺来形成开口(例如，以比隧穿 带116的材料更快的速率选择性地除去隔离区118的材料)。例如，可通 过使用氨(NH3)和氟化氢(HF)气体的干法蚀刻来形成穿过隔离区118 的开口，这可使用具有位线120B/源线120S的图案的蚀刻掩模来执行。然后在开口中形成衬垫，诸如扩散阻挡层、粘附层等和主层。衬垫可由诸如 钛、氮化钛、钽、氮化钽等导电材料形成，该导电材料可通过共形沉积工 艺来沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相 沉积(PVD)等。在一些实施例中，衬垫可以包括粘附层，并且粘附层的 至少一部分可被处理以形成扩散阻挡层。主层可由诸如钨、钴、钌、铝、 镍、铜、铜合金、银、金等导电材料形成，该导电材料可通过ALD、CVD、 PVD等沉积。在一些实施例中，位线120B/源线120S包括由氮化钛形成的 衬垫和由钨形成的主层。然后，将除去工艺应用于各个层，以除去在隔离 区118、隧穿带116和最顶介电层106/字线114上方的位线120B/源线120S 的多余材料。除去工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、 回蚀、其组合等。开口中的其余材料形成位线120B/源线120S。平坦化工 艺暴露最顶介电层106/字线114，使得在平坦化工艺之后，位线120B/源线 120S、隔离区118、隧穿带116和最顶介电层106/字线114的顶面是共平 面的(在工艺变化之内)。
如将在下面更详细地讨论，图13A至图19B示出用TFT的其余部件代 替隔离区118的部分的工艺。具体地说，用TFT的隔离区136(见图16A 和图16B)、半导体带138(见图17A和图17B)和背栅144(见图19A 和图19B)代替隔离区118的部分。半导体带138包括TFT的沟道区。隔 离区136围绕背栅144，并将背栅144与半导体带138(例如，沟道区)分 开。隔离区118的其余部分沿方向D1将水平相邻的TFT的部件分开(见图 2A和图2B)。如上所述，背栅144用于在TFT的写操作(例如，擦除或 编程操作)期间提供偏置电压。背栅144还可在写操作期间帮助控制半导 体带138的表面电势(具体地半导体带138的远于字线114的部分)。
在图13A和图13B中，隔离区118的部分被除去以形成开口130。开 口130可通过对隔离区118具有选择性的蚀刻工艺形成(例如，以比隧穿 带116和位线120B/源线120S的材料更快的速率选择性地除去隔离区118 的材料)。例如，可通过使用氨(NH3)和氟化氢(HF)气体的干法蚀刻 来形成穿过隔离区118的开口130，这可使用具有开口130的图案的蚀刻掩模来执行。
在图14A和图14B中，半导体层132共形地沉积在开口130中以及最 顶介电层106/字线114、隔离区118和位线120B/源线120S上。随后将对 半导体层132进行图案化以形成包括TFT的沟道区的半导体带。半导体层 132由用于提供TFT的沟道区的可接受的材料形成，诸如铟镓锌氧化物 (IGZO)、铟锡氧化物(ITO)、铟镓锌锡氧化物(IGZTO)、氧化锌(ZnO)、 多晶硅、非晶硅等。半导体层132的材料可通过诸如ALD、CVD、PVD等 可接受的沉积工艺来形成。在一些实施例中，半导体层132是通过ALD沉 积的IGZTO。半导体层132的厚度可在约9nm至约11nm的范围内。
在图15A和图15B中，介电层134共形地沉积在半导体层132上和开 口130中。介电层134可由选自介电层106的同一组候选材料的材料形成， 并且可使用选自用于形成介电层106的材料的同一组候选方法的方法形 成。介电层106和介电层134可由相同的材料形成，或者可以包括不同的 材料。在一些实施例中，介电层134是氧化物，诸如通过ALD沉积的氧化 硅。在另一个实施例中，介电层134可由高k铁电材料形成，诸如选自隧 穿带116的同一组候选材料的材料。介电层134的厚度可在约1nm至约 100nm范围内。
在图16A和图16B中，对介电层134进行图案化以在开口130中形成 隔离区136。使用半导体层132作为蚀刻停止层在介电层134上执行适当 的蚀刻工艺。蚀刻工艺对介电层134具有选择性(例如，以比半导体层132 的材料更快的速率选择性地除去介电层134的材料)。蚀刻可以是各向异 性的。蚀刻工艺除去介电层134的水平部分，从而使开口130延伸穿过介 电层134并暴露半导体层132。在蚀刻工艺之后，隔离区136包括介电层 134的其余竖直部分。
在图17A和图17B中，对半导体层132进行图案化以在开口130中形 成半导体带138。使用隔离区136作为蚀刻掩模对半导体层132执行适当 的蚀刻工艺。蚀刻工艺对半导体层132具有选择性(例如，以比介电层134 和隧穿带116的材料更快的速率选择性地除去半导体层132的材料)。蚀 刻可以是各向异性的。蚀刻工艺除去未被隔离区136掩盖的半导体层132 的水平部分，从而使开口130延伸穿过半导体层132并暴露隧穿带116。
可选地，开口130可进一步延伸穿过隧穿带116和衬底102。如将在 下面更详细地讨论，在一些实施例中，存储器阵列52被嵌入在另一个半导 体器件中。具体地，可在半导体器件的互连结构中形成存储器阵列52。在 此类实施例中，开口130延伸穿过隧穿带116和衬底102，使得随后形成 的背栅可连接到位于存储器阵列52之下的互连结构的金属化层。可使用隔 离区136和半导体带138作为蚀刻掩模在隧穿带116和衬底102上执行适 当的蚀刻工艺。蚀刻工艺对隧穿带116和衬底102具有选择性(例如，以 比隔离区136和半导体带138的材料更快的速率选择性地除去隧穿带116 和衬底102的材料)。蚀刻可以是各向异性的。在一些实施例中，蚀刻工 艺包括多次蚀刻。例如，可执行第一蚀刻以将开口130延伸穿过隧穿带116， 并且可执行第二蚀刻以将开口130延伸穿过衬底102。
在图18A和图18B中，在开口130中以及在最顶介电层106/字线114、 隔离区118、位线120B/源线120S、隔离区136和半导体带138上形成导 电层142。导电层142可由诸如钨、钴、钌、铝、镍、铜、铜合金、银、 金等导电材料形成，该导电材料可通过ALD、CVD、PVD等沉积。可共形 地沉积导电层142。在一些实施例中，导电层142是钨层。
在图19A和图19B中，对导电层142进行除去工艺以形成背栅144。 除去工艺除去了最顶介电层106/字线114、隔离区118、位线120B/源线 120S、隔离区136和半导体带138上方的导电层142的多余材料。除去工 艺还可除去半导体层132(见图14A和图14B)和/或介电层134(见图15A 和图15B)的多余材料，其可保留在最顶介电层106/字线114、隔离区118 和位线120B/源线120S上方。除去工艺可以是平坦化工艺，诸如化学机械 抛光(CMP)、回蚀、其组合等。开口130中的导电层142的其余材料形 成背栅144。背栅144是设置在位线120B与源线120S之间并与其平行的 导电柱。平坦化工艺暴露最顶介电层106/字线114，使得在平坦化工艺之 后，最顶介电层106/字线114、隔离区118、位线120B/源线120S、隔离区 136、半导体带138和背栅144的顶面共面(在工艺变化内)。
在图20A、图20B和图20C中，互连结构160形成在中间结构上方。 互连结构160可以包括例如在介电材料164中的金属化图案162(图20A 未示出，见图20B和图20C)。介电材料164可以包括一个或多个介电层， 诸如低k(LK)或超低k(ELK)介电材料的一个或多个层。金属化图案 162可以是形成在一个或多个介电层中的金属互连件(例如，导电线162L、 导电通孔162V等)。互连结构160可通过镶嵌工艺形成，诸如单镶嵌工艺、 双镶嵌工艺等。互连结构160的金属化图案162电连接到位线120B/源线 120S，并且与TFT 68互连以形成功能存储器。
图21A至图21D是根据一些实施例的存储器阵列52的俯视图。示出 互连结构的一些部件。图21A示出在互连结构的第一级的导电通孔(例如， 图20B和图20C中的第一级导电通孔162V1)。图21B示出在互连结构的 第一级的导电线(例如，图20B和图20C中的第一级导电线162L1)。图 21C示出互连结构的第二级的导电通孔(例如，图20B和图20C中的第二 级导电通孔162V2)。图21D示出互连结构的第二级的导电线(例如，图 20B和图20C中的第二级导电线162L2)。
参考图21A，导电通孔162V1在位线120B/源线120S上方并连接到位 线120B/源线120S。在俯视图中，位线120B和源线120S沿着存储器阵列 52的行和列以交替的图案形成。以交替的图案形成位线120B和源线120S 有助于避免在字线114(见图20B和图20C)被激活时使相邻的位线120B/ 源线120S短路。在此实施例中，相邻的位线120B和相邻的源线120S沿 着第一方向D1彼此横向对准(见图2A和图2B)。在一些实施例中，每个 导电通孔162V1的中心与相应的下面的位线120B/源线120S的中心横向对 准。
参考图21B，导电线162L1在导电通孔162V1上方并连接到导电通孔 162V1。导电线162L1在第一方向D1上延伸(见图2A和图2B)，并使与 下面的位线/源线的互连横向偏移。换句话说，连接到位线120B(见图21A) 的导电线162L1沿第二方向D2(见图2A和图2B)与连接到源线120S(见 图21A)的导电线162L1横向偏移。
参考图21C，导电通孔162V2在导电线162L1上方并连接到导电线 162L1。因为导电线162L1使与下面的位线/源线的互连横向偏移，所以每个 导电通孔162V2的中心与相应的下面的位线/源线的中心和相应的下面的导 电通孔162V1的中心横向偏移。导电通孔162V2可大于导电通孔162V1(例 如，具有更大的宽度)。
参考图21D，导电线162L2在导电通孔162V2上方并连接到导电通孔 162V2。导电线162L2包括位线互连件162B(其连接到位线120B，见图21A) 和源线互连件162S(其连接到源线120S，见图21A)。因为导电线162L1 (见图21C)使与下面的位线/源线的互连横向偏移，所以位线互连件162B 和源线互连件162S可以是在第二方向D2上延伸的直的导电段(见图2A和图2B)。
图22A和图22B是根据一些实施例的存储器阵列52的俯视图。示出 互连结构的一些部件。图22A示出在互连结构的第一级的导电通孔(例如， 图20B和图20C中的第一级导电通孔162V1)。图22B示出在互连结构的 第一级的导电线(例如，图20B和图20C中的第一级导电线162L1)。
参考图22A，在此实施例中，位线120B和源线120S以交错的布局形 成。换句话说，位线120B和源线120S仍然以交替的图案形成，但相邻的 位线120B和相邻的源线120S也沿着第一方向D1彼此横向偏移(见图2A 和图2B)。导电通孔162V1在位线120B/源线120S上方并连接到位线120B/ 源线120S。
参考图22B，导电线162L1在导电通孔162V1上方并连接到导电通孔 162V1。导电线162L1包括位线互连件162B(其连接到位线120B，见图22A) 和源线互连件162S(其连接到源线120S，见图22A)。因为位线120B和 源线120S以交错的布局形成，所以可从互连结构中省略横向互连，因此位 线互连件162B和源线互连件162S可形成在位线120B/源线120S上方的互 连结构的最低级。
在以上针对图3A至图20C描述的实施例中，存储器阵列52形成在诸 如电介质衬底的衬底102上方。在一些实施例中，存储器阵列52被形成为 独立器件(例如，存储器管芯)的一部分，该独立器件通过器件封装与其 他器件(例如，逻辑管芯)集成在一起。在一些实施例中，存储器阵列52 被嵌入在另一器件中，诸如逻辑管芯。在此类实施例中，衬底102可被省 略，或者可以是下层，诸如下面的介电层、下面的半导体衬底等。
图23A、图23B和图24是根据一些实施例的半导体器件200的截面图。 图23A和图23B沿与图20B类似的截面示出。图24沿与图20C类似的截 面示出。图23A、图23B和图24是简化视图，并且为了清楚地说明，省略 一些部件。半导体器件200包括逻辑区200L和存储区200M。在存储区200M 中形成存储器器件(例如，闪存)，并且在逻辑区200L中形成逻辑器件(例 如，逻辑电路)。例如，可在存储区200M中形成存储器阵列52(见图1)， 并且可在逻辑区200L中形成行解码器54和列解码器56(见图1)。存储 区200M可设置在逻辑区200L的边缘处，或者逻辑区200L可围绕存储区 200M。
逻辑区200L和存储区200M形成在同一半导体衬底202上方。半导体 衬底202可以是掺杂或未掺杂的硅，或者是绝缘体上半导体(SOI)衬底的 有源层。半导体衬底202可以包括其他半导体材料，诸如锗；化合物半导 体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟； 合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/ 或GaInAsP；或其组合。也可以使用其他衬底，诸如多层或梯度衬底。
器件204形成在半导体衬底202的有源表面处。器件204可以是有源 器件或无源器件。例如，电气部件可以是通过任何合适的形成方法形成的 晶体管、二极管、电容器、电阻器等。器件204互连以形成半导体器件200 的存储器器件和逻辑器件。
在半导体衬底202上形成一个或多个层间介电(ILD)层206，并且形 成导电部件，诸如接触塞208，以电连接到器件204。ILD层206可由任何 合适的介电材料形成，例如氧化物，诸如氧化硅、磷硅玻璃(PSG)、硼 硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等；氮化物，诸如氮化硅；等等。 可通过任何可接受的沉积工艺形成ILD层，沉积工艺诸如旋涂、物理气相 沉积(PVD)、化学气相沉积(CVD)等或其组合。可通过任何合适的工 艺形成ILD层中的导电部件，合适的工艺诸如沉积、金属镶嵌(例如，单 金属镶嵌、双金属镶嵌等)等，或其组合。
互连结构210形成在半导体衬底202上方。互连结构210使器件204 互连，以在逻辑区200L和存储区200M的每一个中形成集成电路。互连结 构210包括多个金属化层M1-M5。尽管示出五个金属化层，但应当理解， 可以包括更多或更少的金属化层。金属化层M1-M5中的每个在介电层中包 括金属化图案。金属化图案连接到半导体衬底202的器件204，并且分别包括形成在一个或多个金属间电介质(IMD)层中的金属线L1-L5和金属 通孔V1-V5。互连结构210可通过镶嵌工艺形成，诸如单镶嵌工艺、双镶 嵌工艺等。在一些实施例中，接触塞208也是金属化图案的一部分，诸如 作为金属通孔V1的最低层的一部分。
在此实施例中，存储器阵列52形成在互连结构210中。存储器阵列 52可形成在金属化层M1-M5中的任一个中，并且被示出为形成在中间金 属化层M4中，但是它也可形成在下金属化层M1-M3或上金属化层M5中。 存储器阵列52电连接到器件204。例如，覆盖存储器阵列52的金属化层 (例如，金属化层M5)可包含与存储器阵列52的源线120S和位线120B(见图24)的互连件。类似地，位于存储器阵列52下面的金属化层(例 如，金属化层M3)可包含与存储器阵列52的背栅144(见图23A和图2B) 的互连件。
在一些实施例中，可通过首先形成在存储器阵列52下面的层，例如金 属化层M1-M3，来形成互连结构210。然后可在金属化层M3上形成存储 器阵列52，其中，衬底102是在金属化层M3的IMD上的蚀刻停止层。在 形成存储器阵列52之后，可形成金属化层M4的其余部分，诸如通过沉积 和平坦化金属化层M4的IMD，然后形成金属线M4和金属通孔M4。然后 可形成覆盖存储器阵列52的层，例如金属化层M5。
通过以与以上针对图17A和图17B所讨论的类似的方式，将用于背栅 144的开口延伸穿过隧穿带116和衬底102，从而将背栅144连接到下面的 导电线。在图23A的实施例中，多个背栅144被连接到单个下面的导电线 (例如，背栅互连件212)，并且因此多个背栅144可连接到单个器件204 (例如，单晶体管)并由其控制。在图23B的实施例中，每个背栅144连接到不同的下面的导电线(例如，背栅互连件212)，并且因此每个背栅 144可连接到其自身的器件204(例如，其自身的晶体管)并由其控制。换 句话说，每个背栅144可以是连接到下面的背栅互连件212的唯一背栅144， 或者可以是连接到下面的背栅互连件212的多个背栅144中的一个。
实施例可实现优点。背栅144可在写操作期间帮助控制半导体带138 的表面电势(具体地半导体带138的远于字线114的部分)。例如，背栅 144的材料(例如，钨)的功函数可帮助降低半导体带138的表面电势。 写操作的窗口因此可被加宽。此外，在写操作期间，可以将偏置电压施加 到背栅144，从而在写操作期间增加横跨对应的隧穿带116施加的写电压。 存储器阵列52的性能因此可得到改善。
在实施例中，一种方法包括：在一对第一介电层之间形成字线；在所 述第一介电层的侧壁和所述字线的侧壁上沉积数据存储层；在所述数据存 储层上形成第一隔离区；在所述第一隔离区中图案化第一开口；以及在所 述第一开口中形成沟道层和背栅，所述背栅被所述沟道层包围。
在所述方法的一些实施例中，形成所述沟道层和所述背栅包括：在所 述第一开口的第一部分中形成所述沟道层；以及在形成所述沟道层之后， 在所述第一开口的第二部分中形成所述背栅。在所述方法的一些实施例中， 形成所述沟道层包括：在所述第一开口中沉积半导体层；在所述半导体层 上方沉积第二介电层；通过第一蚀刻工艺图案化所述第二介电层以形成第 二隔离区，所述第一蚀刻工艺使用所述半导体层作为蚀刻停止层；以及通过第二蚀刻工艺图案化所述半导体层以形成所述沟道层，所述第二蚀刻工 艺使用所述第二隔离区作为蚀刻掩模。在一些实施例中，所述方法还包括： 在图案化所述半导体层之后，将所述第一开口延伸通过所述数据存储层。 在所述方法的一些实施例中，形成所述背栅包括：在所述沟道层上方和所 述第一开口中沉积导电层；以及除去所述沟道层上方的所述导电层的部分， 所述背栅包括保留在所述第一开口中的所述导电层的部分。在所述方法的一些实施例中，所述导电层由钨形成。在所述方法的一些实施例中，形成 所述字线包括：蚀刻多层堆叠件中的第一沟槽，所述多层堆叠件包括所述 第一介电层和在所述第一介电层之间的牺牲层；用第一导电部件代替由所 述第一沟槽暴露的所述牺牲层的第一部分；蚀刻所述多层堆叠件中的第二 沟槽；以及用第二导电部件代替由所述第二沟槽暴露的所述牺牲层的第二 部分，所述字线包括所述第一导电部件和所述第二导电部件。在所述方法 的一些实施例中，沉积所述数据存储层包括：在蚀刻所述多层堆叠件中的 所述第二沟槽之前，在所述第一沟槽中沉积所述数据存储层。
在实施例中，一种器件包括：源线，在第一方向上延伸；位线，在所 述第一方向上延伸；背栅，在所述源线与所述位线之间，所述背栅在所述 第一方向上延伸；沟道层，围绕所述背栅；字线，在第二方向上延伸，所 述第二方向垂直于所述第一方向；以及数据存储层，沿所述字线延伸，所 述数据存储层在所述字线与所述沟道层之间，所述数据存储层在所述字线 与所述位线之间，所述数据存储层在所述字线与所述源线之间。
在一些实施例中，所述器件还包括：隔离区，围绕所述背栅，所述隔 离区将所述背栅与所述沟道层分开。在所述器件的一些实施例中，所述数 据存储层包括铁电材料，并且所述背栅、所述位线、所述源线和所述字线 中的每个均包括金属。在所述器件的一些实施例中，所述背栅延伸穿过所 述沟道层。在一些实施例中，所述器件还包括：源线互连件，在所述源线 上方并连接到所述源线；位线互连件，在所述位线上方并连接到所述位线； 以及背栅互连件，在所述背栅下方并连接到所述背栅。在所述器件的一些 实施例中，所述背栅是连接到所述背栅互连件的唯一背栅。在所述器件的 一些实施例中，所述背栅是连接到所述背栅互连件的多个背栅中的一个。
在实施例中，一种器件包括：背栅，在第一方向上延伸；隔离区，围 绕所述背栅；沟道层，围绕所述隔离区；数据存储层，与所述沟道层接触； 以及字线，在第二方向上延伸，所述第二方向垂直于所述第一方向，所述 字线包括第一主层、第二主层和晶种层，所述晶种层横向布置在所述第一 主层与所述第二主层之间，所述第一主层接触所述数据存储层。
在一些实施例中，所述器件还包括：源线，在所述第一方向上延伸， 所述源线接触所述数据存储层；以及位线，在所述第一方向上延伸，所述 位线接触所述数据存储层，其中，所述背栅、所述隔离区和所述沟道层中 的每个均布置在所述位线与所述源线之间。在一些实施例中，所述器件还 包括：源线互连件，在所述源线上方并连接到所述源线；位线互连件，在 所述位线上方并连接到所述位线；以及背栅互连件，在所述背栅下方并连 接到所述背栅。在所述器件的一些实施例中，所述第一主层和所述第二主 层具有不同的宽度。在所述器件的一些实施例中，所述第一主层和所述第 二主层具有相同的宽度。
前述内容概述了若干实施例的特征，以使得本领域技术人员可更好地 理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本 发明作为基础来设计或修改用于实施与本文所介绍的实施例相同目的和/ 或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样 的等同构造不脱离本发明的精神和范围，并且在不脱离本发明的精神和范 围的情况下，它们可在这里进行各种改变、替换和变更。

Claims (10)

1.一种制造存储器器件的方法，包括：
在一对第一介电层之间形成字线；
在所述第一介电层的侧壁和所述字线的侧壁上沉积数据存储层；
在所述数据存储层上形成第一隔离区；
在所述第一隔离区中图案化第一开口；以及
在所述第一开口中形成沟道层和背栅，所述背栅被所述沟道层包围。
2.根据权利要求1所述的方法，其中，形成所述沟道层和所述背栅包括：
在所述第一开口的第一部分中形成所述沟道层；以及
在形成所述沟道层之后，在所述第一开口的第二部分中形成所述背栅。
3.根据权利要求2所述的方法，其中，形成所述沟道层包括：
在所述第一开口中沉积半导体层；
在所述半导体层上方沉积第二介电层；
通过第一蚀刻工艺图案化所述第二介电层以形成第二隔离区，所述第一蚀刻工艺使用所述半导体层作为蚀刻停止层；以及
通过第二蚀刻工艺图案化所述半导体层以形成所述沟道层，所述第二蚀刻工艺使用所述第二隔离区作为蚀刻掩模。
4.根据权利要求3所述的方法，还包括：
在图案化所述半导体层之后，将所述第一开口延伸通过所述数据存储层。
5.根据权利要求2所述的方法，其中，形成所述背栅包括：
在所述沟道层上方和所述第一开口中沉积导电层；以及
除去所述沟道层上方的所述导电层的部分，所述背栅包括保留在所述第一开口中的所述导电层的部分。
6.根据权利要求5所述的方法，其中，所述导电层由钨形成。
7.根据权利要求1所述的方法，其中，形成所述字线包括：
蚀刻多层堆叠件中的第一沟槽，所述多层堆叠件包括所述第一介电层和在所述第一介电层之间的牺牲层；
用第一导电部件代替由所述第一沟槽暴露的所述牺牲层的第一部分；
蚀刻所述多层堆叠件中的第二沟槽；以及
用第二导电部件代替由所述第二沟槽暴露的所述牺牲层的第二部分，所述字线包括所述第一导电部件和所述第二导电部件。
8.根据权利要求7所述的方法，其中，沉积所述数据存储层包括：
在蚀刻所述多层堆叠件中的所述第二沟槽之前，在所述第一沟槽中沉积所述数据存储层。
9.一种存储器器件，包括：
源线，在第一方向上延伸；
位线，在所述第一方向上延伸；
背栅，在所述源线与所述位线之间，所述背栅在所述第一方向上延伸；
沟道层，围绕所述背栅；
字线，在第二方向上延伸，所述第二方向垂直于所述第一方向；以及
数据存储层，沿所述字线延伸，所述数据存储层在所述字线与所述沟道层之间，所述数据存储层在所述字线与所述位线之间，所述数据存储层在所述字线与所述源线之间。
10.一种存储器器件，包括：
背栅，在第一方向上延伸；
隔离区，围绕所述背栅；
沟道层，围绕所述隔离区；
数据存储层，与所述沟道层接触；以及
字线，在第二方向上延伸，所述第二方向垂直于所述第一方向，所述字线包括第一主层、第二主层和晶种层，所述晶种层横向布置在所述第一主层与所述第二主层之间，所述第一主层接触所述数据存储层。
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