KR20220015298A - 삼차원 메모리 디바이스 및 방법 - Google Patents

삼차원 메모리 디바이스 및 방법 Download PDF

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Abstract

일 실시형태에서, 디바이스는 제1 방향으로 연장되는 소스 라인; 상기 제1 방향으로 연장되는 비트 라인; 상기 소스 라인과 상기 비트 라인 사이의 백 게이트로서, 상기 제1 방향으로 연장되는 백 게이트; 상기 백 게이트를 둘러싸는 채널층; 상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인; 및 상기 워드 라인을 따라 연장되는 데이터 저장층으로서, 상기 워드 라인과 상기 채널층 사이, 상기 워드 라인과 상기 비트 라인 사이, 상기 워드 라인과 상기 소스 라인 사이의 데이터 저장층을 포함한다.

Description

삼차원 메모리 디바이스 및 방법{THREE-DIMENSIONAL MEMORY DEVICE AND METHOD}
[우선권 주장 및 상호 참조]
본 출원은 2020년 7월 30일에 출원된 미국 가출원 제63/058,628호의 이익을 주장하며, 이 출원의 전체 내용이 여기에 참조로 편입된다.
반도체 메모리는 예시로서 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 장치를 포함하는 전자 애플리케이션을 위한 집적 회로에 사용된다. 반도체 메모리에는 두 개의 주요 카테고리가 있다. 하나는 휘발성 메모리이고, 다른 하나는 비-휘발성 메모리이다. 휘발성 메모리에는 랜덤 액세스 메모리(RAM)가 포함되며, 이는 정적 랜덤 액세스 메모리(SRAM) 및 동적 랜덤 액세스 메모리(DRAM)의 두 개 하위 카테고리로 더 나눠질 수 있다. SRAM과 DRAM은 전원이 공급되지 않을 때 저장한 정보를 잃기 때문에 휘발성이다.
한편, 비-휘발성 메모리는 저장된 데이터를 유지할 수 있다. 비-휘발성 반도체 메모리의 한 유형은 강유전체 랜덤 액세스 메모리(ferroelectric random access memory)(FeRAM)이다. FeRAM의 장점은 빠른 쓰기/읽기 속도와 작은 크기이다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 랜덤 액세스 메모리의 블록도이다.
도 2a 및 2b는 메모리 어레이의 다양한 도면이다.
도 3a 내지 20c는 일부 실시형태에 따른 메모리 어레이의 제조에서 중간 단계에 대한 다양한 도면이다.
도 21a 내지 21d는 일부 실시형태에 따른 메모리 어레이의 평면도이다.
도 22a 및 22b는 일부 실시형태에 따른 메모리 어레이의 평면도이다.
도 23a, 23b 및 24는 일부 실시형태에 따른 반도체 디바이스의 단면도이다.
다음의 개시는 본 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며, 그 자체가, 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등, 공간적으로 상대적인 용어들은 도면에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소 또는 피처에 대한 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 상기 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태에 따르면, 3차원 메모리 어레이는 백 게이트(back gates)를 갖는 프로그래머블(programmable) 박막 트랜지스터(TFT)로 형성된다. TFT의 데이터 저장층은 TFT의 백 게이트와 워드 라인(word lines) 사이에 배치된다. TFT에 대한 쓰기 동작(예를 들어, 소거 또는 프로그래밍 동작) 동안, 바이어싱 전압(biasing voltage)이 TFT의 백 게이트에 인가되어 쓰기 동작 동안 TFT의 데이터 저장층에 걸쳐 인가되는 쓰기 전압(write voltage)을 증가시킨다. 쓰기 동작 동안 데이터 저장층에 걸쳐 인가되는 쓰기 전압을 증가시키면 쓰기 동작의 속도와 정확도를 높일 수 있다. 따라서 메모리 어레이의 성능이 향상될 수 있다.
도 1은 랜덤 액세스 메모리(50)의 블록도이다. 랜덤 액세스 메모리(50)는 메모리 어레이(52), 로우 디코더(row decoder)(54) 및 칼럼 디코더(column decoder)(56)를 포함한다. 메모리 어레이(52), 로우 디코더(54) 및 칼럼 디코더(56)는 각각 동일한 반도체 다이(die)의 부분일 수 있거나, 상이한 반도체 다이들의 부분일 수 있다. 예를 들어, 메모리 어레이(52)는 제1 반도체 다이의 부분일 수 있는 반면, 로우 디코더(54) 및 칼럼 디코더(56)는 제2 반도체 다이의 부분일 수 있다.
메모리 어레이(52)는 메모리 셀(58), 워드 라인(62), 비트 라인(64B) 및 소스 라인(64S)을 포함한다. 메모리 셀(58)은 행(rows) 및 열(columns)로 배열된다. 워드 라인(62), 비트 라인(64B) 및 소스 라인(64S)은 메모리 셀(58)에 전기적으로 연결된다. 워드 라인(62)은 메모리 셀(58)의 행을 따라 연장되는 전도성 라인이다. 비트 라인(64B) 및 소스 라인(64S)은 메모리 셀(58)의 열을 따라 연장되는 전도성 라인이다.
로우 디코더(54)는 예를 들면, 정적 CMOS 디코더(static CMOS decoder), 의사-NMOS 디코더(pseudo-NMOS decoder) 등일 수 있다. 동작 중에, 로우 디코더(54)는 메모리 어레이(52)의 행에서 원하는 메모리 셀(58)을, 상기 행에 대한 워드 라인(62)을 활성화함으로써 선택한다. 칼럼 디코더(56)는 예를 들면, 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있고, 라이터 드라이버(writer drivers), 감지 증폭기(sense amplifiers), 이들의 조합 등을 포함할 수 있다. 동작 중에, 칼럼 디코더(56)는 선택된 행에서의 메모리 어레이(52)의 열로부터 원하는 메모리 셀(58)을 선택하고, 비트 라인(64B) 및 소스 라인(64S)을 사용해 상기 선택된 메모리 셀(58)로부터 데이터를 판독하거나 이에 데이터를 기록한다.
도 2a 및 2b는 메모리 어레이(52)의 다양한 도면이다. 도 2a는 메모리 어레이(52)의 회로도이다. 도 2b는 메모리 어레이(52)의 일 부분에 대한 3차원 도면이며, 도 2a와 함께 설명된다. 메모리 어레이(52)의 각 메모리 셀(58)은 프로그래머블 TFT를 포함하는 플래시 메모리 셀이다.
도 2a 및 2b는 후속 도면들이 설명의 명확성을 위해 참조하는 3개의 수직 방향(D1, D2, D3)을 도시한다. 제1 방향(D1)은 하부 기판의 주 표면에 평행하다. 제2 방향(D2)은 제1 방향(D1)에 수직이고 상기 하부 기판의 주 표면에 평행하다. 제3 방향(D3)은 제1 방향(D1), 제2 방향(D2) 및 상기 하부 기판의 주 표면에 수직이다.
일부 실시형태에서, 메모리 어레이(52)는 NOR 플래시 메모리 어레이와 같은 플래시 메모리 어레이이다. 일부 실시형태에서, 메모리 어레이(52)는 자기 저항(magnetoresistive) 랜덤 액세스 메모리(MRAM) 어레이, 저항성(resistive) 랜덤 액세스 메모리(RRAM) 어레이 등과 같은 다른 타입의 비-휘발성 메모리 어레이이다. 각각의 메모리 셀(58)은 TFT(68)를 포함하는 플래시 메모리 셀이다. 각 TFT(68)의 게이트는 각각의 워드 라인(62)에 전기적으로 연결되고, 각 TFT(68)의 제1 소스/드레인 영역은 각각의 비트 라인(64B)에 전기적으로 연결되고, 각 TFT(68)의 제2 소스/드레인 영역은 각각의 소스 라인(64S)(이들은 각각 접지에 전기적으로 연결됨)에 전기적으로 연결된다. 메모리 어레이(52)의 동일한 행에 있는 메모리 셀(58)은 공통 워드 라인(62)을 공유하고, 한편 메모리 어레이(52)의 동일한 열에 있는 메모리 셀은 공통 비트 라인(64B) 및 공통 소스 라인(64S)을 공유한다.
메모리 어레이(52)는 수평으로 배열된 복수의 전도성 라인(예를 들어, 워드 라인(62))을 포함하고 각각의 워드 라인(62)은 유전체층들(72) 사이에 배치된다. 워드 라인(62)은 제1 방향(D1)으로 연장된다. 워드 라인(62)은 하부 워드 라인(62)이 상부 워드 라인(62)의 끝 지점보다 길고 이를 지나 측방향으로(laterally) 연장되도록 계단 배열을 가질 수 있다. 예를 들어, 도 2b에서, 워드 라인(62)의 복수의 적층된 층들이 도시되어 있고 이들은 최상단 워드 라인(62T)이 가장 짧은 라인이고 최하단 워드 라인(62B)이 가장 긴 라인이다. 워드 라인(62)의 각각의 길이는 하부 기판을 향해 연장되는 방향으로 증가한다. 이러한 방식으로, 각각의 워드 라인(62)의 일 부분이 메모리 어레이(52) 위에서부터 액세스 가능할 수 있고, 따라서 전도성 콘택트(conductive contacts)가 각각의 워드 라인(62)의 노출된 부분에 형성될 수 있다.
비트 라인(64B) 및 소스 라인(64S)은 수직으로 배열된 전도성 라인이다. 비트 라인(64B) 및 소스 라인(64S)은 제3 방향(D3)으로 연장된다. 격리 영역(74)이 비트 라인들(64B)과 소스 라인들(64S) 중 인접한 것들 사이에 배치되어 이들을 격리한다. 각 메모리 셀(58)의 경계는 교차하는 워드 라인(62)과 함께 비트 라인(64B) 및 소스 라인(64S)의 쌍들에 의해 정의된다. 격리 영역(76)은 인접한 TFT들(68)(예를 들어, 비트 라인들(64B) 및 소스 라인들(64S)의 인접한 쌍들) 사이에 배치되어 이들을 격리한다. 도 2a 및 2b는 소스 라인(64S)에 대한 비트 라인(64B)의 특정 배치를 도시하지만, 비트 라인(64B) 및 소스 라인(64S)의 배치는 다른 실시형태에서는 거꾸로 될 수 있다는 것을 이해해야 한다.
메모리 어레이(52)는 반도체 스트립(82) 및 터널링 스트립(tunneling strips)(84)을 더 포함한다. 터널링 스트립(84)은 워드 라인(62)과 접촉한다. 반도체 스트립(82)은 터널링 스트립(84)과 격리 영역(74) 사이에 배치된다. 이 실시형태에서, 반도체 스트립(82)은 또한 터널링 스트립(84)과 각각의 비트 라인(64B) 및 소스 라인(64S) 사이에 배치된다. 다른 실시형태에서(도 20a 내지 20c에 대해 아래에서 보다 상세히 논의됨), 반도체 스트립(82)은 격리 영역(74)과 각각의 비트 라인(64B) 및 소스 라인(64S) 사이에 배치된다.
반도체 스트립(82)은 메모리 셀(58)의 TFT(68)를 위한 채널 영역을 제공하고, 채널층으로 지칭될 수도 있다. 예를 들어, 적절한 전압(예를 들어, 대응하는 TFT(68)의 각각의 임계 전압보다 높음)이 대응하는 워드 라인(62)을 통해 인가될 때, 상기 워드 라인(62)과 교차하는 반도체 스트립(82)의 일 부분은 전류가 비트 라인(64B)으로부터 대응하는 소스 라인(64S)으로(예를 들어, 제1 방향(D1)으로) 흐르도록 허용할 수 있다. 예시된 실시형태에서, 각각의 반도체 스트립(82)은 각각의 대응하는 워드 라인(62)의 한 표면과 접촉하여 TFT(68)에 대해 평면 채널 영역(planar channel regions)을 제공한다. 다른 실시형태에서, 워드 라인(62)은 각각의 반도체 스트립(82)이 각각의 대응하는 워드 라인(62)의 복수의 표면과 접촉하도록 형성되어, TFT(68)에 대해 3차원 채널 영역을 제공한다.
터널링 스트립(84)은 터널링 스트립(84)에 걸쳐 적절한 전압을 인가함으로써 2개의 상이한 방향 중 하나로 분극화(polarized)될 수 있으며, 또한 데이터 저장층으로 지칭될 수도 있다. 터널링 스트립(84)의 특정 부분의 분극 방향에 따라, 대응하는 TFT(68)의 임계 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 터널링 스트립(84)의 일 부분이 제1 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 낮은 임계 전압을 가질 수 있고, 터널링 스트립(84)의 일 부분이 제2 전기 분극 방향을 가질 때, 대응하는 TFT(68)는 상대적으로 높은 임계 전압을 가질 수 있다. 두 임계 전압 사이의 차이는 임계 전압 시프트(threshold voltage shift)로 지칭될 수 있다. 더 큰 임계 전압 시프트는 대응하는 메모리 셀(58)에 저장된 디지털 값을 판독하는 것을 더 쉽게(예를 들어, 에러 발생 가능성이 적음) 만든다. 일부 실시형태에서, 터널링 스트립(84)은 고-유전상수(high-k) 강유전체 물질로 형성되고, 따라서 메모리는 어레이(52)는 강유전체 랜덤 액세스 메모리(FeRAM) 어레이로도 지칭될 수 있다.
특정 메모리 셀(58)에 대해 쓰기 동작을 수행하기 위해, 메모리 셀(58)에 대응하는 터널링 스트립(84)의 일 부분에 걸쳐 쓰기 전압이 인가된다. 쓰기 전압은 예를 들면, 메모리 셀(58)에 대응하는 워드 라인(62), 비트 라인(64B) 및 소스 라인(64S)에 적절한 전압을 인가함으로써 인가될 수 있다. 터널링 스트립(84)의 상기 부분에 쓰기 전압을 인가함으로써, 터널링 스트립(84)의 상기 부분의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 TFT(68)의 대응하는 임계 전압은 로우(low) 임계 전압에서 하이(high) 임계 전압으로 (또는 그 반대로) 스위칭될 수 있고, 따라서 디지털 값이 메모리 셀(58)에 저장될 수 있다. 워드 라인(62) 및 비트 라인(64B)은 메모리 어레이(52)에서 교차하기 때문에, 개별 메모리 셀(58)이 선택되고 이에 기록될 수 있다.
특정 메모리 셀(58)에 대한 읽기 동작을 수행하기 위해, 메모리 셀(58)에 대응하는 워드 라인(62)에 읽기 전압(로우 및 하이 임계 전압 사이의 전압)이 인가된다. 터널링 스트립(84)의 상기 대응하는 부분에 대한 분극 방향에 따라, 메모리 셀(58)의 TFT(68)는 턴온될 수 있거나 턴온되지 않을 수 있다. 그 결과, 비트 라인(64B)은 소스 라인(64S)을 통해 방전(예를 들어, 접지로)되거나 방전되지 않을 수 있고, 따라서 메모리 셀(58)에 저장된 디지털 값이 결정될 수 있다. 워드 라인(62) 및 비트 라인(64B)은 메모리 어레이(52)에서 교차하기 때문에, 개별 메모리 셀(58)이 선택되고 그로부터 판독될 수 있다.
아래에서 더 상세히 논의되는 바와 같이, 백 게이트(도 2a 및 2b에 도시되지 않음, 도 20a 내지 20c 참조)가 격리 영역(74)을 통해 연장되어 형성될 것이다. 메모리 셀(58)에 대한 쓰기 동작 중에 쓰기 전압을 인가하는 것은 또한 메모리 셀(58)에 대응하는 백 게이트에 바이어싱 전압을 인가하는 것을 포함한다. 백 게이트에 바이어싱 전압을 인가하는 것은 메모리 셀(58)에 대응하는 터널링 스트립(84)의 부분에 걸쳐 인가되는 쓰기 전압을 증가시킨다. 쓰기 작업 중에 인가되는 쓰기 전압을 증가시키는 것은 쓰기 작업의 속도와 정확도를 높이는 것을 도모할 수 있다. 또한, 바이어싱 전압이 인가되기 때문에, 쓰기 동작 중에 워드 라인(62), 비트 라인(64B) 및 소스 라인(64S)에 인가되는 전압은 감소될 수 있으며, 메모리 어레이(52)에 대한 로우 디코더 및/또는 칼럼 디코더의 복잡성을 감소시킬 수 있다. 읽기 동작 동안 백 게이트는 사용되지 않고 읽기 동작 동안 플로팅(floating) 상태로 남겨질 수 있다.
도 3a 내지 20c는 일부 실시형태에 따른 메모리 어레이(52)의 제조에서 중간 단계의 다양한 도면이다. 메모리 어레이(52)의 각 메모리 셀(58)은 프로그래머블 TFT(68)를 포함하는 플래시 메모리 셀이다(도 20a 내지 20c 참조). 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a 및 20a는 3차원 도면이다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b 및 20b는 도 19a에서 참조 단면 B-B를 따라 나타낸 단면도이다. 도 20c는 도 19a에서 참조 단면 C-C를 따라 도시된 단면도이다. 메모리 어레이(52)의 일 부분이 도시되어 있다. 워드 라인의 계단 배열(도 2b 참조)과 같은 일부 피처는 설명의 명확성을 위해 도시되지 않았다.
도 3a 및 3b에서, 기판(102)이 제공된다. 기판(102)은 벌크 반도체, 세미컨덕터-온-인슐레이터(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(102)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체(insulator)층에 형성된 반도체 물질의 층이다. 상기 절연체층은 예를 들어, 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(102)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 기판(102)은 유전체 물질을 포함할 수 있다. 예를 들어, 기판(102)은 유전체 기판일 수 있거나, 반도체 기판상에 유전체층을 포함할 수 있다. 기판(102)에 대해 허용되는 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 기타; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 일부 실시형태에서, 기판(102)은 실리콘 탄화물로 형성된다.
다층 스택(104)이 기판(102) 위에 형성된다. 다층 스택(104)은 교번하는(alternating) 유전체층(106) 및 희생층(108)을 포함한다. 유전체층(106)은 제1 유전체 물질로 형성되고, 희생층(108)은 제2 유전체 물질로 형성된다. 유전체 물질은 각각 기판(102)의 후보 유전체 물질로부터 선택될 수 있다.
다층 스택(104)은 후속 처리에서 패터닝될 것이다. 따라서, 유전체층(106) 및 희생층(108)의 유전체 물질은 모두 기판(102)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는다. 패터닝된 유전체층(106)은 후속적으로 형성되는 TFT들을 격리하는 데 사용될 것이다. 패터닝된 희생층(108)은 더미(dummy)층으로도 지칭될 수 있고, 후속 처리에서 TFT에 대한 워드 라인으로 선택적으로 대체될 것이다. 따라서, 희생층(108)의 제2 유전체 물질은 또한 유전체층(106)의 제1 유전체 물질의 에칭으로부터 높은 에칭 선택비를 갖는다. 기판(102)이 실리콘 탄화물로 형성되는 실시형태에서, 유전체층(106)은 실리콘 산화물로 형성되고, 희생층(108)은 실리콘 질화물로 형성될 수 있다. 서로 허용가능한 에칭 선택비를 갖는 유전체 물질의 다른 조합이 또한 사용될 수 있다.
다층 스택(104)의 각 층은 화학적 기상 증착(CVD), 원자층 퇴적(ALD) 등과 같은 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 각 층의 두께는 약 40nm 내지 약 50nm 범위일 수 있다. 일부 실시형태에서, 유전체층(106)은 희생층(108)과 상이한 두께로 형성된다. 예를 들어, 희생층(108)은 유전체층(106)보다 더 두꺼운 두께로 형성될 수 있다. 도시된 실시형태에서, 다층 스택(104)은 5개의 유전체층(105) 및 4개의 희생층(108)을 포함한다. 다층 스택(104)이 다른 수량의 유전체층(106) 및 희생층(108)을 포함할 수 있는 것이 이해될 것이다. 다층 스택(104)은 약 1000 nm 내지 약 10000 nm의 범위의 전체 높이(H1)를 가질 수 있다.
아래에서 더 상세히 논의되는 바와 같이, 도 4a 내지 11b는 TFT의 일부 피처를 형성하기 위해 다중-패터닝 프로세스가 사용되는 프로세스를 도시한다. 상기 다중-패터닝 프로세스는 2중 패터닝 프로세스, 4중 패터닝 프로세스 등일 수 있다. 도 4a 내지 11b는 2중 패터닝 프로세스를 예시한다. 2중 패터닝 프로세스에서, 제1 에칭 프로세스를 사용해 다층 스택(104)의 부분에 트렌치(110A)(도 4a 및 4b 참조)가 패터닝되고, TFT의 제1 서브세트에 대한 피처가 상기 트렌치(110A)에 형성된다. 그 다음 제2 에칭 프로세스를 사용해 다층 스택(104)의 다른 부분에 트렌치(110B)(도 8a 및 8b 참조)가 패터닝되고, TFT의 제2 서브세트에 대한 피처가 트렌치(110B)에 형성된다. 다중-패터닝 프로세스로 TFT의 피처를 형성하는 것은 각 패터닝 프로세스가 낮은 패턴 밀도로 수행되는 것을 허용하며, 이는 메모리 어레이(52)가 여전히 충분한 메모리 셀 밀도를 갖도록 허용하면서 결함을 줄이는 데 도움이 될 수 있다. 또한, 다중-패터닝 프로세스로 TFT의 피처를 형성하는 것은 다층 스택(104)의 각각의 패터닝된 부분이 지나치게 큰 종횡비(aspect ratio)를 갖는 것을 방지하여 결과적인 메모리 어레이의 구조적 안정성을 개선할 수 있게 해준다.
도 4a 및 4b에서, 다층 스택(104) 내에 트렌치(110A)가 패터닝된다. 예시된 실시형태에서, 트렌치(110A)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출한다. 다른 실시형태에서, 트렌치(110A)는 다층 스택(104)의 일부 층을 통해 연장되지만 모든 층을 통해 연장되지는 않는다. 트렌치(110A)는 허용가능한 포토리소그래피 및 예를 들면 다층 스택(104)에 대해 선택적인 에칭 프로세스(예를 들어, 유전체층(106) 및 희생층(108)의 유전체 물질을 기판(102)의 물질보다 빠른 속도로 선택적으로 제거함)와 같은 에칭 기술을 사용하여 패터닝될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성(anisotropic)일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고 유전체층(106)이 실리콘 산화물로 형성되고 희생층(108)이 실리콘 질화물로 형성되는 실시형태에서, 트렌치(110A)는 수소(H2) 또는 산소(O2) 가스와 혼합된 불소계 가스(예: C4F6)를 사용하는 건식 에칭에 의해 형성될 수 있다. 패터닝 후에, 다층 스택(104)의 각각의 부분은 트렌치(110A)의 각각의 부분 사이에 배치된다. 다층 스택(104)의 각 부분은 제2 방향(D2)으로 폭(W1)을 가지며(도 2a 및 2b 참조), 이는 약 50nm 내지 약 500nm 범위일 수 있다. 또한, 다층 스택(104)의 각 부분은 제2 방향(D2)으로 이격 거리(S1)만큼 분리되어 있고, 이는 약 50 nm 내지 약 200 nm 범위에 있을 수 있다.
도 5a 및 5b에서, 측벽 리세스(112A)를 형성하도록 트렌치(110A)가 확장된다. 구체적으로, 트렌치(110A)에 의해 노출된 희생층(108)의 측벽 부분은 트렌치(110A)에 의해 노출된 유전체층(106)의 측벽 부분으로부터 리세싱되어 측벽 리세스(112A)를 형성한다. 희생층(108)의 측벽이 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽 리세스(112A)는 희생층(108)의 물질에 대해 선택적인 것(예를 들어, 희생층(108)의 물질을 유전체층(106) 및 기판(102)의 물질보다 빠른 속도로 선택적으로 제거함)과 같은 허용가능한 에칭 프로세스에 의해 형성될 수 있다. 에칭은 등방성일 수 있다. 기판(102)이 실리콘 탄화물로 형성되고, 유전체층(106)이 실리콘 산화물로 형성되고, 희생층(108)이 실리콘 질화물로 형성되는 실시형태에서, 트렌치(110A)는 인산(H3PO4)을 사용하는 습식 에칭에 의해 확장될 수 있다. 다른 실시형태에서, 희생층(108)의 물질에 선택적인 건식 에칭이 사용될 수 있다.
형성 후, 측벽 리세스(112A)는 제2 방향(D2)(도 2a 및 2b 참조)으로 깊이(D4)를 가지며, 유전체층(106)의 측벽을 지나 연장된다. 측벽 리세스(112A)가 원하는 깊이(D4)에 도달한 후 측벽 리세스(112A)의 에칭을 중지하기 위해 시간제한 에칭(timed etch) 프로세스가 사용될 수 있다. 예를 들어, 측벽 리세스(112A)는 약 10nm 내지 약 60nm 범위의 깊이(D4)를 가질 수 있다. 측벽 리세스(112A)를 형성하는 것은 희생층(108)의 폭을 약 5 % 내지 약 30 % 감소시킬 수 있다. 이전 실시예에 연속하여, 에칭 후에, 희생층(108)은 제2 방향(D2)으로 폭(W2)을 가질 수 있으며, 이는 약 50nm 내지 약 450nm 범위 내일 수 있다.
도 6a 및 6b에서, 전도성 피처(114A)(예를 들어, 금속 라인)가 측벽 리세스(112A)에 형성되어, 희생층(108)의 제1 부분을 대체하기 위한 프로세스를 완료한다. 전도성 피처(114A)는 각각 시드(seed)층, 접착제(glue)층, 배리어(barrier)층, 확산(diffusion)층, 충전(fill)층 등과 같은 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 전도성 피처(114A)는 각각 시드층(114AS)(또는 배리어층) 및 메인층(114AM)을 포함한다. 각각의 시드층(114AS)은 해당 측벽 리세스(112A) 내에 위치된 대응하는 메인층(114AM)의 3개 측면(예를 들어, 상부 표면, 측벽 및 하부 표면)을 따라 연장된다. 시드층(114AS)은 티타늄 질화물, 탄탈룸 질화물, 몰리브데넘 질화물, 지르코늄 질화물, 하프늄 질화물 등과 같은 금속 질화물과 같은, 후속 퇴적된 물질의 성장을 돕거나 접착을 돕기 위해 사용될 수 있는 제1 전도성 물질로 형성된다. 메인층(114AM)은 텅스텐, 루테늄, 몰리브데넘, 코발트, 알루미늄, 니켈, 구리, 은, 금, 이들의 합금 등과 같은 금속과 같은, 제2 전도성 물질로 형성될 수 있다. 시드층(114AS)의 물질은 유전체층(106)의 물질에 대해 양호한 접착성을 갖는 물질이고, 메인층(114AM)의 물질은 시드층(114AS)의 물질에 대해 양호한 접착성을 갖는 물질이다. 유전체층(106)이 실리콘 산화물과 같은 산화물로 형성되는 실시형태에서, 시드층(114AS)은 티타늄 질화물 또는 탄탈룸 질화물로 형성될 수 있고, 메인층(114AM)은 텅스텐으로 형성될 수 있다. 시드층(114AS) 및 메인층(114AM)의 물질은 화학적 기상 증착(CVD), 원자층 퇴적(ALD) 등과 같은 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 건식 에칭(예: 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등), 습식 에칭 등 또는 이들의 조합과 같은 허용가능한 에칭 프로세스가, 유전체층(106)의 측벽 및 기판(102)의 상부 표면으로부터의 과잉 물질을 제거하기 위해 수행될 수 있다. 상기 에칭은 이방성일 수 있다. 각각의 전도성 피처(114A)는 희생층(108)과 유사한 전체 두께를 가질 수 있고(도 3a 및 3b에 대해 위에서 설명됨), 측벽 리세스(112A)의 깊이(D4)와 유사한 전체 폭을 가질 수 있다(도 5a 및 도 5b에 대해 위에서 설명됨). 각각의 시드층(114AS)은 약 1nm 내지 약 10nm 범위의 두께를 가질 수 있고, 각각의 메인층(114AM)은 약 15nm 내지 약 35nm 범위의 두께를 가질 수 있으며, 시드층(114AS)의 두께는 메인층(114AM)의 두께보다 더 작다.
도 7a 및 7b에서, 터널링 스트립(116A) 및 격리 영역(118A)이 트렌치(110A)에 형성된다. 구체적으로, 하나의 터널링 스트립(116A) 및 하나의 격리 영역(118A)이 각각의 트렌치(110A)에 형성된다. 이 처리 단계에서는 반도체 스트립이 형성되지 않는다. 오히려, 아래에서 더 상세히 논의되는 바와 같이, 반도체 스트립은 후속 처리 단계에서 격리 영역(118A)의 개구를 통해 형성될 것이다.
터널링 스트립(116A)은 디지털 값을 저장하기 위해 허용가능한 물질로 형성된다. 일부 실시형태에서, 터널링 스트립(116A)은 하프늄 지르코늄 산화물(HfZrO); 지르코늄 산화물(ZrO); 란타넘(La), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물(HfO); 도핑되지 않은 하프늄 산화물(HfO); 기타와 같은 고-유전상수(high-k) 강유전체 물질로 형성된다. 일부 실시형태에서, 터널링 스트립(116A)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 하나 이상의 저-유전상수(low-k) 유전체 물질을 포함한다. 터널링 스트립(116A)의 물질은 ALD, CVD, 물리적 기상 증착(PVD) 등과 같은 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 터널링 스트립(116A)은 ALD에 의해 퇴적된 HfZrO로 형성된다.
격리 영역(118A)은 하부의 터널링 스트립(116A)을 보호하고 전기적으로 격리하기 위해 허용가능한 물질로 형성된다. 격리 영역(118A)에 허용되는 유전체 물질은 실리콘 산화물 또는 알루미늄 산화물과 같은 산화물; 실리콘 질화물과 같은 질화물; 실리콘 탄화물과 같은 탄화물; 기타; 또는 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화질화물, 실리콘 산화탄화질화물 등과 같은 이들의 조합을 포함한다. 격리 영역(118A)의 물질은 ALD, CVD, 유동성(flowable) CVD(FCVD) 등과 같은 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 격리 영역(118A)은 FCVD에 의해 퇴적된 실리콘 산화물과 같은 산화물로 형성된다.
터널링 스트립(116A) 및 격리 영역(118A)은 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 터널링층이 다층 스택(104) 상에 및 트렌치(110A) 내에(예를 들어, 전도성 피처(114A)의 측벽 및 유전체층(106)의 측벽 상에) 컨포멀하게(conformally) 퇴적된다. 구체적으로, 터널링층은 유전체층(106)의 측벽 및 전도성 피처(114A)의 측벽(예를 들어, 트렌치(110A)에 의해 노출된 시드층(114AS) 및 메인층(114AM)의 측벽)을 따라 연장된다. 트렌치(110A)의 바닥에서 터널링층의 부분을 제거하기 위해 터널링층은 선택적으로 이방성 에칭될 수 있으며, 따라서 기판(102)을 노출시키고 방향(D2)을 따라 수평으로 인접한 TFT들의 터널링 스트립을 분리할 수 있다(도 2a 및 2b 참조). 그 다음, 절연 물질이 상기 터널링층 상에 및 트렌치(110A)의 나머지 부분에 컨포멀하게 퇴적된다. 그 다음 제거 프로세스가 최상부 유전체층(106)/희생층(108) 위의 과잉 물질을 제거하기 위해 여러 층들에 적용된다. 상기 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백(etch-back), 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 트렌치(110A)에 남아있는 터널링층 및 절연 물질의 부분은 각각 터널링 스트립(116A) 및 격리 영역(118A)을 형성한다. 평탄화 프로세스는 격리 영역(118A), 터널링 스트립(116A) 및 최상부 유전체층(106)/희생층(108)의 상부 표면이 평탄화 프로세스 후에 동일 평면에 있도록(프로세스 편차 내에서), 최상부 유전체층(106)/희생층(108)을 노출한다.
도 8a 및 8b에서, 트렌치(110B)가 다층 스택(104)에 패터닝된다. 예시된 실시형태에서, 트렌치(110B)는 다층 스택(104)을 통해 연장되고 기판(102)을 노출한다. 다른 실시형태에서, 트렌치(110B)는 다층 스택(104)의 일부 층을 통해 연장되지만 모든 층을 통해 연장되지는 않는다. 트렌치(110B)는 다층 스택(104)에 대해 선택적인 에칭 프로세스(예를 들어, 기판(102)의 물질보다 유전체층(106) 및 희생층(108)의 유전체 물질을 더 빠른 속도로 선택적으로 제거함)를 이용하는 등, 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 상기 에칭은 임의의 허용가능한 에칭 프로세스일 수 있고, 일부 실시형태에서는 트렌치(110A)를 형성하는 데 사용되는 에칭과 유사할 수 있다(도 4a 및 4b에 대해 위에서 논의됨).
패터닝 후에, 다층 스택(104)의 각각의 부분은 트렌치(110A, 110B)의 각 쌍 사이에 배치된다. 다층 스택(104)의 각각의 부분은 제2 방향(D2)(도 2a 및 2b 참조)으로 폭(W3)을 가지며, 이는 약 50nm 내지 약 500nm 범위일 수 있다. 또한, 다층 스택(104)의 각 부분은 제2 방향(D2)으로 이격 거리(S2)만큼 떨어져 있고, 이는 약 50 nm 내지 약 200 nm 범위에 있을 수 있다. 트렌치(110B)를 패터닝할 때 정렬 불량(misalignment)이 발생할 수 있다. 정렬 불량이 발생하는 경우, 다층 스택(104)의 패터닝된 부분이 모두 동일한 폭(W3)을 갖지는 않는다. 정렬 불량이 발생하지 않은 경우, 다층 스택(104)의 패터닝된 부분은 동일한 폭(W3)을 갖는다.
도 9a 및 9b에서, 측벽 리세스(112B)를 형성하도록 트렌치(110B)가 확장된다. 구체적으로, 희생층(108)의 나머지 부분은 측벽 리세스(112B)를 형성하기 위해 제거된다. 따라서, 측벽 리세스(112B)는 전도성 피처(114A)의 측벽(예를 들어, 시드층(114AS)의 측벽)을 노출시킨다. 측벽 리세스(112B)는 희생층(108)의 물질에 대해 선택적인 것과 같은 허용가능한 에칭 프로세스에 의해 형성될 수 있다(예를 들어, 희생층(108)의 물질을 유전체층(106) 및 기판(102)의 물질보다 빠른 속도로 선택적으로 제거함). 상기 에칭은 임의의 허용가능한 에칭 프로세스일 수 있고, 일부 실시형태에서는 측벽 리세스(112A)를 형성하는 데 사용되는 에칭과 유사할 수 있다(도 5a 및 5b에 대해 위에서 논의됨).
형성 후에, 측벽 리세스(112B)는 제2 방향(D2)(도 2a 및 2b 참조)으로 깊이(D5)를 가지고, 유전체층(106)의 측벽을 지나 연장된다. 측벽 리세스(112B)가 원하는 깊이(D5)에 도달한 후 측벽 리세스(112B)의 에칭을 중지하기 위해 시간제한 에칭 프로세스가 사용될 수 있다. 위에 언급된 바와 같이, 트렌치(110B)를 패터닝할 때 정렬 불량이 발생할 수 있다. 정렬 불량이 발생하는 경우 깊이(D5)는 깊이(D4)(도 5a 및 5b에 대해 위에서 논의됨)와 다르다(예를 들어, 더 크거나 작음). 정렬 불량이 발생하지 않는 경우, 깊이(D5)는 깊이(D4)와 유사하다.
도 10a 및 10b에서, 전도성 피처(114B)가 측벽 리세스(112B)에 형성되어, 희생층(108)의 제2 부분을 대체하기 위한 프로세스를 완료한다. 전도성 피처(114B)는 전도성 피처(114A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있고, 이는 전도성 피처(114A)의 물질을 형성하기 위한 동일한 후보 방법 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다. 전도성 피처(114A) 및 전도성 피처(114B)는 동일한 물질로 형성될 수 있거나, 상이한 물질을 포함할 수 있다. 일부 실시형태에서, 전도성 피처(114B)는 각각 시드층(114BS)(또는 배리어층) 및 메인층(114BM)을 포함한다. 시드층(114BS) 및 메인층(114BM)은 각각 시드층(114AS) 및 메인층(114AM)과 유사한 두께를 가질 수 있다. 일부 실시형태에서, 시드층(114AS) 및 시드층(114BS)은 유사한 물질로 형성되며, 이 경우 시드층(114AS) 및 시드층(114BS)은 형성 중에 병합되어 그들 사이에 식별가능한 계면이 존재하지 않을 수 있다. 다른 실시형태에서, 시드층(114AS) 및 시드층(114BS)은 상이한 물질로 형성되고, 이 경우 시드층(114AS) 및 시드층(114BS)은 형성 중에 병합되지 않아 그들 사이에 식별가능한 계면이 존재할 수 있다. 전술한 바와 같이, 트렌치(110B)를 패터닝할 때 정렬 불량이 발생할 수 있다. 정렬 불량이 발생하는 경우, 메인층(114AM)은 제2 방향(D2)을 따라 메인층(114BM)과 상이한 폭을 갖는다(도 2a 및 2b 참조). 정렬 불량이 발생하지 않는 경우, 메인층(114AM)은 제2 방향(D2)을 따라 메인층(114BM)과 동일한 폭을 갖는다. 각각의 시드층(114AS, 114BS)의 부분들은 메인층(114AM)과 메인층(114BM) 사이에 측방향으로 배치된다.
전도성 피처(114A) 및 전도성 피처(114B)는 집합적으로 메모리 어레이(52)의 워드 라인(114)으로 지칭된다. 전도성 피처(114A) 및 전도성 피처(114B)의 인접한 쌍은 서로 물리적으로 접촉하고 서로 전기적으로 결합된다. 따라서, 전도성 피처(114A, 114B)의 각 쌍은 단일의 워드 라인(114)으로서 기능한다.
도 11a 및 11b에서, 터널링 스트립(116B) 및 격리 영역(118B)이 트렌치(110B)에 형성된다. 구체적으로, 하나의 터널링 스트립(116B) 및 하나의 격리 영역(118B)이 각 트렌치(110B)에 형성된다. 이 처리 단계에서는 반도체 스트립이 형성되지 않는다. 오히려, 아래에서 더 상세히 논의되는 바와 같이, 반도체 스트립은 후속 처리 단계에서 격리 영역(118B)의 개구를 통해 형성될 것이다.
터널링 스트립(116B)은 터널링 스트립(116A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있으며, 터널링 스트립(116A)의 물질을 형성하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 형성될 수 있다. 터널링 스트립(116A) 및 터널링 스트립(116B)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 터널링 스트립(116A) 및 터널링 스트립(116B)은 집합적으로 터널링 스트립(116)으로 지칭된다. 터널링 스트립(116)의 두께는 약 2 nm 내지 약 20 nm 범위일 수 있다.
격리 영역(118B)은 격리 영역(118A)의 동일한 후보 물질 그룹에서 선택된 물질로 형성될 수 있으며, 격리 영역(118A)의 물질을 형성하기 위한 동일한 후보 방법 그룹에서 선택된 방법을 사용하여 형성될 수 있다. 격리 영역(118A) 및 격리 영역(118B)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 격리 영역(118A) 및 격리 영역(118B)은 집합적으로 격리 영역(118)으로 지칭된다. 격리 영역(118)의 두께는 약 42 nm 내지 약 192 nm 범위일 수 있다.
터널링 스트립(116B) 및 격리 영역(118B)은 퇴적, 에칭 및 평탄화의 조합에 의해 형성될 수 있다. 예를 들어, 터널링 스트립(116B) 및 격리 영역(118B)은 터널링 스트립(116A) 및 격리 영역(118A)을 형성하는 데 사용되는 것과 유사한 단계(도 7a 및 7b에 대해 위에서 논의됨)에 의해 형성될 수 있다.
도 12a 및 12b에서, (비트 라인(120B) 및 소스 라인(120S)을 포함하는) 전도성 라인이 격리 영역(118)을 통해 연장되어 형성된다. 비트 라인(120B) 및 소스 라인(120S)은 전도성 필라(pillars)이며, 비트 라인 필라 및 소스 라인 필라로 지칭될 수도 있다. 각각의 TFT는 비트 라인(120B) 및 소스 라인(120S)을 포함할 것이다. 비트 라인(120B) 및 소스 라인(120S)은 또한 TFT의 소스/드레인 영역으로서 작용한다. 따라서, TFT의 채널 영역을 포함하는 반도체 스트립은 후속 처리 단계에서 비트 라인(120B)/소스 라인(120S)과 접촉하여 형성되어, 비트 라인(120B)/소스 라인(120S)이 TFT의 채널 영역에 인접하게 된다.
비트 라인(120B)/소스 라인(120S)을 형성하는 실시예로서, 격리 영역(118)을 통해 개구가 형성된다. 개구는 격리 영역(118)에 대해 선택적인 에칭 프로세스로 형성될 수 있다(예를 들어, 터널링 스트립(116)의 물질보다 더 빠른 속도로 격리 영역(118)의 물질을 선택적으로 제거함). 예를 들어, 개구는 암모니아(NH3) 및 불화 수소(HF) 가스를 사용하는 건식 에칭에 의해 격리 영역(118)을 통해 형성될 수 있으며, 이는 비트 라인(120B)/소스 라인(120S)의 패턴을 갖는 에칭 마스크를 사용하여 수행될 수 있다. 그 다음 확산 배리어층, 접착층 등과 같은 라이너(liner) 및 메인층이 상기 개구부에 형성된다. 상기 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등과 같은 전도성 물질로 형성될 수 있으며, 이는 원자층 퇴적(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시형태에서, 상기 라이너는 접착층을 포함할 수 있고, 상기 접착층의 적어도 일 부분이 확산 배리어층을 형성하도록 처리될 수 있다. 상기 메인층은 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등과 같은 전도성 물질로 형성될 수 있으며, ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 일부 실시형태에서, 비트 라인(120B)/소스 라인(120S)은 티타늄 질화물로 형성된 라이너 및 텅스텐으로 형성된 메인층을 포함한다. 그 다음, 격리 영역(118), 터널링 스트립(116) 및 최상부 유전체층(106)/워드 라인(114) 위의 비트 라인(120B)/소스 라인(120S)의 과잉 물질을 제거하기 위해 여러 층에 제거 프로세스가 적용된다. 상기 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백, 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 개구에 남아있는 물질은 비트 라인(120B)/소스 라인(120S)을 형성한다. 평탄화 프로세스는 비트 라인(120B)/소스 라인(120S), 격리 영역(118), 터널링 스트립(116) 및 최상부 유전체층(106)/워드 라인(114)의 상부 표면이 평탄화 프로세스 후에 (프로세스 편차 내에서) 동일 평면상에 있도록, 최상부 유전체층(106)/워드 라인(114)을 노출시킨다.
아래에서 더 상세히 논의되는 바와 같이, 도 13a 내지 19b는 격리 영역(118) 부분들이 TFT의 나머지 피처로 대체되는 프로세스를 도시한다. 구체적으로, 격리 영역(118) 부분들은 TFT에 대한 격리 영역(136)(도 16a 및 16b 참조), 반도체 스트립(138)(도 17a 및 17b 참조) 및 백 게이트(144)(도 19a 및 19b 참조)로 대체된다. 반도체 스트립(138)은 TFT의 채널 영역을 포함한다. 격리 영역(136)은 백 게이트(144)를 둘러싸고 반도체 스트립(138), 예를 들어 채널 영역으로부터 백 게이트(144)를 분리한다. 격리 영역(118)의 나머지 부분들은 방향(D1)을 따라 수평으로 인접한 TFT의 피처들을 분리한다(도 2a 및 2b 참조). 전술한 바와 같이, 백 게이트(144)는 TFT의 쓰기 동작(예를 들어, 소거 또는 프로그래밍 동작) 동안 바이어싱 전압을 제공하기 위해 사용된다. 백 게이트(144)는 또한 쓰기 동작 동안 반도체 스트립(138)(특히, 워드 라인(114)의 말단(distal)에 있는 반도체 스트립(138) 부분들)의 표면 전위(surface potential)를 제어하는 것을 도모할 수 있다.
도 13a 및 13b에서, 개구(130)를 형성하기 위해 격리 영역(118)의 일부가 제거된다. 개구(130)는 격리 영역(118)에 대해 선택적인 에칭 프로세스(예를 들어, 격리 영역(118)의 물질을 터널링 스트립(116) 및 비트 라인(120B)/소스 라인(120S)의 물질보다 더 빠른 속도로 선택적으로 제거함)로 형성될 수 있다. 예를 들어, 개구(130)는 암모니아(NH3) 및 불화 수소(HF) 가스를 사용하는 건식 에칭에 의해 격리 영역(118)을 통하여 형성될 수 있으며, 이는 개구(130)의 패턴을 갖는 에칭 마스크를 사용하여 수행될 수 있다.
도 14a 및 14b에서, 개구(130) 내에 및 최상부 유전체층(106)/워드 라인(114), 격리 영역(118) 및 비트 라인(120B)/소스 라인(120S) 상에 반도체층(132)이 컨포멀하게 퇴적된다. 반도체층(132)은 TFT의 채널 영역을 포함하는 반도체 스트립을 형성하기 위해 후속적으로 패터닝될 것이다. 반도체층(132)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 산화물(indium tin oxide, ITO), 인듐 갈륨 아연 주석 산화물(indium gallium zinc tin oxide, IGZTO), 아연 산화물(zinc oxide, ZnO), 폴리실리콘, 비정질 실리콘 등과 같은 TFT에 대한 채널 영역을 제공하기 위해 허용가능한 물질로 형성된다. 반도체층(132)의 물질은 ALD, CVD, PVD 등과 같은 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 반도체층(132)은 ALD에 의해 퇴적된 IGZTO이다. 반도체층(132)은 약 9nm 내지 약 11nm 범위의 두께를 가질 수 있다.
도 15a 및 15b에서, 반도체층(132) 상에 및 개구(130) 내에 유전체층(134)이 컨포멀하게 퇴적된다. 유전체층(134)은 유전체층(106)의 동일한 후보 물질의 그룹으로부터 선택된 물질로 형성될 수 있고, 유전체층(106)의 물질을 형성하기 위한 동일한 후보 방법의 그룹으로부터 선택된 방법을 사용하여 형성될 수 있다. 유전체층(106) 및 유전체층(134)은 동일한 물질로 형성될 수 있거나 상이한 물질을 포함할 수 있다. 일부 실시형태에서, 유전체층(134)은 ALD에 의해 퇴적된 실리콘 산화물과 같은 산화물이다. 다른 실시형태에서, 유전체층(134)은 터널링 스트립(116)의 동일한 후보 물질 그룹으로부터 선택되는 물질과 같은 고-유전상수(high-k) 강유전체 물질로 형성될 수 있다. 유전체층(134)은 약 1 nm 내지 약 100 nm 범위 내의 두께를 가질 수 있다.
도 16a 및 16b에서, 개구(130) 내에 격리 영역(136)을 형성하도록 유전체층(134)이 패터닝된다. 반도체층(132)을 에칭 정지층으로서 사용하여 적절한 에칭 프로세스가 유전체층(134) 상에 수행된다. 에칭 프로세스는 유전체층(134)에 대해 선택적이다(예를 들어, 반도체층(132)의 물질보다 더 빠른 속도로 유전체층(134)의 물질을 선택적으로 제거함). 에칭은 이방성일 수 있다. 에칭 프로세스는 유전체층(134)의 수평 부분을 제거하여, 따라서 유전체층(134)을 통하여 개구(130)를 연장하고 반도체층(132)을 노출시킨다. 에칭 프로세스 후에, 격리 영역(136)은 유전체층(134)의 나머지 수직 부분을 포함한다.
도 17a 및 17b에서, 개구(130) 내에 반도체 스트립(138)을 형성하도록 반도체층(132)이 패터닝된다. 격리 영역(136)을 에칭 마스크로서 사용하여 적절한 에칭 프로세스가 반도체층(132) 상에 수행된다. 에칭 프로세스는 반도체층(132)에 대해 선택적이다(예를 들어, 유전체층(134) 및 터널링 스트립(116)의 물질보다 빠른 속도로 반도체층(132)의 물질을 선택적으로 제거함). 상기 에칭은 이방성일 수 있다. 에칭 프로세스는 격리 영역(136)에 의해 마스킹되지 않은 반도체층(132)의 수평 부분을 제거하여, 반도체층(132)을 통하여 개구(130)를 연장하고 터널링 스트립(116)을 노출시킨다.
선택적으로, 개구(130)는 터널링 스트립(116) 및 기판(102)을 통하여 더 연장될 수 있다. 아래에서 더 상세히 설명되는 바와 같이, 일부 실시형태에서, 메모리 어레이(52)는 다른 반도체 디바이스에 내장된다. 구체적으로, 메모리 어레이(52)는 반도체 디바이스의 인터커넥트 구조물(interconnect structure) 내에 형성될 수 있다. 이러한 실시형태에서, 개구(130)는 터널링 스트립(116) 및 기판(102)을 통하여 연장되어, 이후에 형성되는 백 게이트가 메모리 어레이(52)의 아래에 있는 인터커넥트 구조물의 금속화층(metallization layers)에 연결될 수 있다. 격리 영역(136) 및 반도체 스트립(138)을 에칭 마스크로 사용하여 적절한 에칭 프로세스가 터널링 스트립(116) 및 기판(102) 상에 수행될 수 있다. 에칭 프로세스는 터널링 스트립(116) 및 기판(102)에 대해 선택적이다(예를 들어, 터널링 스트립(116) 및 기판(102)의 물질을 격리 영역(136) 및 반도체 스트립(138)의 물질보다 빠른 속도로 선택적으로 제거함). 에칭은 이방성일 수 있다. 일부 실시형태에서, 에칭 프로세스는 다중 에칭을 포함한다. 예를 들어, 터널링 스트립(116)을 통하여 개구(130)를 연장하기 위해 제1 에칭이 수행될 수 있고, 기판(102)을 통하여 개구(130)를 연장하기 위해 제2 에칭이 수행될 수 있다.
도 18a 및 18b에서, 개구부(130) 내에 및 최상부 유전체층(106)/워드 라인(114), 격리 영역(118), 비트 라인(120B)/소스 라인(120S), 격리 영역(136), 및 반도체 스트립(138) 상에 전도성 층(142)이 형성된다. 전도성 층(142)은 텅스텐, 코발트, 루테늄, 알루미늄, 니켈, 구리, 구리 합금, 은, 금 등과 같은 전도성 물질로 형성될 수 있으며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 전도성 층(142)은 컨포멀하게 퇴적될 수 있다. 일부 실시형태에서, 전도성 층(142)은 텅스텐의 층이다.
도 19a 및 19b에서, 백 게이트(144)를 형성하기 위해 전도성 층(142) 상에 제거 프로세스가 수행된다. 제거 프로세스는 최상부 유전체층(106)/워드 라인(114), 격리 영역(118), 비트 라인(120B)/소스 라인(120S), 격리 영역(136) 및 반도체 스트립(138) 위에 전도성 층(142)의 과잉 물질을 제거한다. 제거 프로세스는 또한 최상부 유전체층(106)/워드 라인(114), 격리 영역(118) 및 비트 라인(120B)/소스 라인(120S) 위에 남아 있을 수 있는 반도체층(132)(도 14a 및 14b 참조) 및/또는 유전체층(134)(도 15a 및 15b 참조)의 과잉 물질을 제거할 수 있다. 상기 제거 프로세스는 화학적 기계적 연마(CMP), 에치-백, 이들의 조합 등과 같은 평탄화 프로세스일 수 있다. 개구(130) 내에 남아 있는 전도성 층(142)의 나머지 물질은 백 게이트(144)를 형성한다. 백 게이트(144)는 비트 라인(120B)과 소스 라인(120S) 사이에 그리고 비트 라인(120B)과 소스 라인(120S)에 평행하게 배치되는 전도성 필라이다. 평탄화 프로세스는 최상부 유전체층(106)/워드 라인(114), 격리 영역(118), 비트 라인(120B)/소스 라인(120S), 격리 영역(136), 반도체 스트립(138) 및 백 게이트(144)의 상부 표면이 평탄화 프로세스 후에 (프로세스 편차 내에서) 동일 평면상에 있도록, 최상부 유전체층(106)/워드 라인(114)을 노출시킨다.
도 20a, 20b 및 20c에서, 인터커넥트 구조물(160)이 상기 중간 구조물 위에 형성된다. 인터커넥트 구조물(160)은 예를 들어 유전체 물질(164) 내의 금속화 패턴(162)을 포함할 수 있다(도 20a에 미도시, 도 20b 및 20c 참조). 유전체 물질(164)은 하나 이상의 저-유전상수(low-k, LK) 또는 극저-유전상수(extra low-k, ELK) 유전체 물질의 층과 같은 하나 이상의 유전체층을 포함할 수 있다. 금속화 패턴(162)은 하나 이상의 유전체층에 형성된 금속 인터커넥트(예를 들어, 전도성 라인(162L), 전도성 비아(162V) 등)일 수 있다. 인터커넥트 구조물(160)은 단일 다마신(damascene) 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다. 인터커넥트 구조물(160)의 금속화 패턴(162)은 비트 라인(120B)/소스 라인(120S)에 전기적으로 접속되고, TFT들(68)을 상호접속하여 기능적인 메모리를 형성한다.
도 21a 내지 21d는 일부 실시형태에 따른 메모리 어레이(52)의 평면도이다. 인터커넥트 구조물의 일부 피처가 도시되어 있다. 도 21a는 인터커넥트 구조물의 제1 레벨에서의 전도성 비아(예를 들어, 도 20b 및 20c의 제1 레벨 전도성 비아(162V1))를 도시한다. 도 21b는 인터커넥트 구조물의 제1 레벨에서의 전도성 라인(예를 들어, 도 20b 및 20c의 제1 레벨 전도성 라인(162L1))을 도시한다. 도 21c는 인터커넥트 구조물의 제2 레벨에서의 전도성 비아(예를 들어, 도 20b 및 20c의 제2 레벨 전도성 비아(162V2))를 도시한다. 도 21d는 인터커넥트 구조물의 제2 레벨에서의 전도성 라인(예를 들어, 도 20b 및 20c의 제2 레벨 전도성 라인(162L2))을 도시한다.
도 21a를 참조하면, 전도성 비아(162V1)는 비트 라인(120B)/소스 라인(120S)) 위에 있고 이들에 연결된다. 비트 라인들(120B) 및 소스 라인들(120S)은 평면도에서 메모리 어레이(52)의 행 및 열을 따라 교번하는 패턴으로 형성된다. 교번하는 패턴으로 비트 라인들(120B) 및 소스 라인들(120S)을 형성하는 것은 워드 라인(114)(도 20b 및 20c 참조)이 활성화될 때 인접한 비트 라인들(120B)/소스 라인들(120S)의 단락을 방지하는 데 도움이 된다. 이 실시형태에서, 인접한 비트 라인들(120B) 및 인접한 소스 라인들(120S)은 제1 방향(D1)(도 2a 및 2b 참조)을 따라 서로 측방향으로 정렬된다. 일부 실시형태에서, 각각의 전도성 비아(162V1)의 중심은 각각의 하부의 비트 라인(120B)/소스 라인(120S)의 중심과 측방향으로 정렬된다.
도 21b를 참조하면, 전도성 라인(162L1)은 전도성 비아(162V1) 위에 있고 이들에 연결된다. 전도성 라인(162L1)은 제1 방향(D1)(도 2a 및 2b 참조)으로 연장되고 하부의 비트 라인/소스 라인에 대한 상호연결(interconnection)을 측방향으로 오프셋(offset)한다. 즉, 비트 라인들(120B)(도 21a 참조)에 연결된 전도성 라인들(162L1)은, 제2 방향(D2)(도 2a 및 2b 참조)을 따라 소스 라인들(120S)(도 21a 참조)에 연결된 전도성 라인들(162L1)로부터 측방향으로 오프셋된다.
도 21c를 참조하면, 전도성 비아(162V2)는 전도성 라인(162L1) 위에 있고 이들에 연결된다. 전도성 라인들(162L1)은 하부의 비트 라인들/소스 라인들에 대한 상호연결을 측방향으로 오프셋하기 때문에, 각 전도성 비아(162V2)의 중심은 따라서 각각의 하부의 비트 라인/소스 라인의 중심 및 각각의 하부의 전도성 비아(162V1)의 중심으로부터 측방향으로 오프셋된다. 전도성 비아(162V2)는 전도성 비아(162V1)보다 클 수 있다(예를 들어, 더 큰 폭을 가질 수 있음).
도 21d를 참조하면, 전도성 라인(162L2)이 전도성 비아(162V2) 위에 있고 이들에 연결된다. 전도성 라인(162L2)은 비트 라인 인터커넥트(162B)(이는 비트 라인(120B)에 연결됨, 도 21a 참조) 및 소스 라인 인터커넥트(162S)(이는 소스 라인(120S)에 연결됨, 도 21a 참조)를 포함한다. 전도성 라인들(162L1)(도 21c 참조)은 하부의 비트 라인들/소스 라인들에 대한 상호연결을 측방향으로 오프셋하기 때문에, 비트 라인 인터커넥트(162B) 및 소스 라인 인터커넥트(162S)는 따라서 제2 방향(D2)으로 연장되는 직선 전도성 세그먼트들일 수 있다(도 2a 및 2b 참조).
도 22a 및 22b는 일부 실시형태에 따른 메모리 어레이(52)의 평면도이다. 인터커넥트 구조물의 일부 피처가 도시되어 있다. 도 22a는 인터커넥트 구조물의 제1 레벨에서의 전도성 비아(예를 들어, 도 20b 및 20c에서 제1 레벨 전도성 비아(162V1))를 도시한다. 도 22b는 인터커넥트 구조물의 제1 레벨에서의 전도성 라인(예를 들어, 도 20b 및 20c의 제1 레벨 전도성 라인(162L1))을 도시한다.
도 22a를 참조하면, 이 실시형태에서, 비트 라인들(120B) 및 소스 라인들(120S)은 엇갈림식 레이아웃(staggered layout)으로 형성된다. 즉, 비트 라인들(120B) 및 소스 라인들(120S)은 여전히 교번 패턴으로 형성되지만, 인접한 비트 라인들(120B) 및 인접한 소스 라인들(120S)은 또한 제1 방향(D1)(도 2a 및 2b 참조)을 따라 서로 측방향으로 오프셋되어 있다. 전도성 비아(162V1)는 비트 라인(120B)/소스 라인(120S) 위에서 이들에 연결된다.
도 22b를 참조하면, 전도성 라인(162L1)은 전도성 비아(162V1) 위에 있고 이들에 연결된다. 전도성 라인(162L1)은 비트 라인 인터커넥트(162B)(이들은 비트 라인(120B)에 연결됨, 도 22a 참조) 및 소스 라인 인터커넥트(162S)(이들은 소스 라인(120S)에 연결됨, 도 22a 참조)를 포함한다. 비트 라인들(120B) 및 소스 라인들(120S)이 엇갈림식 레이아웃으로 형성되기 때문에, 측면 인터커넥트는 인터커넥트 구조물에서 생략될 수 있으며, 따라서 비트 라인 인터커넥트(162B) 및 소스 라인 인터커넥트(162S)는 비트 라인(120B)/소스 라인(120S) 위에(over) 인터커넥트 구조물의 최하위 레벨에 형성될 수 있다.
도 3a 내지 20c에 대해 전술한 실시형태에서, 메모리 어레이(52)는 유전체 기판과 같은 기판(102) 위에 형성된다. 일부 실시형태에서, 메모리 어레이(52)는 디바이스 패키징을 통해 다른 디바이스(예를 들어, 로직 다이(logic die))와 통합되는 독립형 디바이스(예를 들어, 메모리 다이)의 부분으로서 형성된다. 일부 실시형태에서, 메모리 어레이(52)는 로직 다이와 같은 다른 디바이스에 내장된다. 이러한 실시형태에서, 기판(102)은 생략될 수 있거나, 하부의 유전체층, 하부의 반도체 기판 등과 같은 하부의 층일 수 있다.
도 23a, 23b 및 24는 일부 실시형태에 따른 반도체 디바이스(200)의 단면도이다. 도 23a 및 23b는 도 20b와 유사한 단면을 따라 도시되어 있다. 도 24는 도 20c와 유사한 단면을 따라 도시된다. 도 23, 24a 및 24b는 단순화된 도면이며, 설명의 명확성을 위해 일부 피처는 생략되었다. 반도체 디바이스(200)는 로직 영역(200L) 및 메모리 영역(200M)을 포함한다. 메모리 영역(200M)에는 메모리 디바이스(예를 들어, 플래시 메모리)가 형성되고, 로직 영역(200L)에는 로직 디바이스(예를 들어, 로직 회로)가 형성된다. 예를 들어, 메모리 어레이(52)(도 1 참조)는 메모리 영역(200M)에 형성될 수 있고, 로우 디코더(54) 및 칼럼 디코더(56)(도 1 참조)는 로직 영역(200L)에 형성될 수 있다. 메모리 영역(200M)은 로직 영역(200L)의 엣지에 배치될 수 있거나, 로직 영역(200L)은 메모리 영역(200M)을 둘러쌀 수 있다.
로직 영역(200L) 및 메모리 영역(200M)은 동일한 반도체 기판(202) 위에 형성된다. 반도체 기판(202)은 실리콘이거나, 도핑되거나 도핑되지 않을 수 있으며, 또는 세미컨덕터-온-인슐레이터(SOI) 기판의 활성층일 수 있다. 반도체 기판(202)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 를 포함하는 혼정 반도체; 또는 이들의 조합과 같은 다른 반도체 물질을 포함할 수 있다. 다층 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다.
디바이스(204)는 반도체 기판(202)의 활성 표면에 형성된다. 디바이스(204)는 능동 디바이스 또는 수동 디바이스일 수 있다. 예를 들어, 전기 부품은 임의의 적절한 형성 방법에 의해 형성된 트랜지스터, 다이오드, 커패시터, 저항기 등일 수 있다. 디바이스(204)는 상호 연결되어 반도체 디바이스(200)의 메모리 디바이스 및 로직 디바이스를 형성한다.
하나 이상의 층간 유전체(inter-layer dielectric, ILD)층(206)이 반도체 기판(202) 상에 형성되고, 콘택트 플러그(208)와 같은 전기 전도성 피처가 디바이스(204)에 전기적으로 연결되어 형성된다. ILD층(206)은 예를 들어, 실리콘 산화물과 같은 산화물, 포스포실리케이트 유리(phosphosilicate glass, PSG), 보로실리케이트 유리(borosilicate glass, BSG), 붕소-도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass, BPSG) 등; 실리콘 질화물과 같은 질화물; 기타와 같은 임의의 적절한 유전체 물질로 형성될 수 있다. ILD층은 스핀 코팅, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등, 또는 이들의 조합과 같은 임의의 허용가능한 퇴적 프로세스에 의해 형성될 수 있다. ILD층의 전기 전도성 피처는 퇴적, 다마신(예를 들어, 단일 다마신, 이중 다마신 등) 등 또는 이들의 조합과 같은 임의의 적절한 공정을 통해 형성될 수 있다.
인터커넥트 구조물(210)이 반도체 기판(202) 위에 형성된다. 인터커넥트 구조물(210)은 로직 영역(200L) 및 메모리 영역(200M) 각각에서 집적 회로를 형성하기 위해 디바이스(204)를 상호 접속한다. 인터커넥트 구조물(210)은 다수의 금속화층(M1-M5)을 포함한다. 5개의 금속화층이 도시되어 있지만, 더 많거나 적은 금속화층이 포함될 수 있다는 것이 이해되어야 한다. 각각의 금속화층(M1-M5)은 유전체층에 금속화 패턴을 포함한다. 금속화 패턴은 반도체 기판(202)의 디바이스(204)에 연결되고, 하나 이상의 금속간 유전체(IMD)층에 형성된 금속 라인(L1-L5) 및 금속 비아(V1-V5)를 각각 포함한다. 인터커넥트 구조물(210)은 단일 다마신 프로세스, 이중 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 콘택트 플러그(208)는 또한 최하부 층의 금속 비아(V1) 부분과 같이, 금속화 패턴의 부분이다.
이 실시형태에서, 메모리 어레이(52)는 인터커넥트 구조물(210)에 형성된다. 메모리 어레이(52)는 임의의 금속화층(M1-M5)에 형성될 수 있고, 중간 금속화층(M4)에 형성되는 것으로 도시되어 있지만, 그것은 또한 하부의 금속화층(M1-M3) 또는 상부의 금속화층(M5)에 형성될 수도 있다. 메모리 어레이(52)는 디바이스(204)에 전기적으로 연결된다. 예를 들어, 메모리 어레이(52) 위에 놓인 금속화층(예를 들어, 금속화층(M5))은 메모리 어레이(52)의 소스 라인(120S) 및 비트 라인(120B)(도 24 참조)에 대한 인터커넥트를 포함할 수 있다. 유사하게, 메모리 어레이(52) 아래에 있는 금속화층(예를 들어, 금속화층(M3))은 메모리 어레이(52)의 백 게이트(144)(도 23a 및 2b 참조)에 대한 인터커넥트를 포함할 수 있다.
일부 실시형태에서, 인터커넥트 구조물(210)은 먼저 메모리 어레이(52) 아래에 있는 층, 예를 들어 금속화층(M1-M3)을 형성함으로써 형성될 수 있다. 그 다음 메모리 어레이(52)는 금속화층(M3) 상에 형성될 수 있고, 기판(102)은 금속화층(M3)의 IMD 상의 에칭 정지층이다. 메모리 어레이(52)의 형성 후, 금속화층(M4)을 위한 IMD를 퇴적 및 평탄화한 다음 금속 라인(L4) 및 금속 비아(V4)를 형성하는 것과 같이, 금속화층(M4)의 나머지가 형성될 수 있다. 그 다음 메모리 어레이(52) 위에 놓인 층, 예를 들어 금속화층(M5)이 형성될 수 있다.
도 17a 및 17b에 대해 위에서 설명된 것과 유사한 방식으로, 터널링 스트립(116) 및 기판(102)을 통하여 백 게이트(144)를 위한 개구를 연장시킴으로써 백 게이트(144)가 하부 전도성 라인에 연결된다. 도 23a의 실시형태에서, 다수의 백 게이트(144)는 하나의 하부 전도성 라인(예를 들어, 백 게이트 인터커넥트(212))에 연결되고, 따라서 다수의 백 게이트(144)가 단일의 디바이스(204), 예를 들면 단일 트랜지스터에 연결되고 이에 의해 제어될 수 있다. 도 23b의 실시형태에서, 각각의 백 게이트(144)는 서로 다른 하부 전도성 라인(예를 들어, 백 게이트 인터커넥트(212))에 연결되고, 따라서 각각의 백 게이트(144)는 그 자신의 디바이스(204), 예를 들면 그 자신의 트랜지스터에 연결되고 이에 의해 제어될 수 있다. 즉, 각각의 백 게이트(144)는 하부의 백 게이트 인터커넥트(212)에 연결된 유일한 백 게이트(144)일 수 있거나, 하부의 백 게이트 인터커넥트(212)에 연결된 복수의 백 게이트(144) 중 하나일 수 있다.
실시형태들은 이점을 달성할 수 있다. 백 게이트(144)는 쓰기 동작 동안 반도체 스트립(138)(특히, 워드 라인(114) 말단에 있는 반도체 스트립(138)의 부분들)의 표면 전위를 제어하는 것을 도모할 수 있다. 예를 들어, 백 게이트(144) 물질(예를 들어, 텅스텐)의 일 함수(work function)가 반도체 스트립(138)의 표면 전위를 감소시키는 것을 도모할 수 있다. 따라서 쓰기 동작을 위한 윈도우(window)가 넓어질 수 있다. 또한, 쓰기 동작 중에 바이어싱 전압이 백 게이트(144)에 인가될 수 있고, 이에 의해 쓰기 동작 중에 대응하는 터널링 스트립(116)에 걸쳐 인가되는 쓰기 전압을 증가시킬 수 있다. 따라서 메모리 어레이(52)의 성능이 향상될 수 있다.
일 실시형태에서, 방법은, 한 쌍의 제1 유전체층 사이에 워드 라인을 형성하는 단계; 상기 제1 유전체층의 측벽 및 상기 워드 라인의 측벽 상에 데이터 저장층을 퇴적하는 단계; 상기 데이터 저장층 상에 제1 격리 영역을 형성하는 단계; 상기 제1 격리 영역에서 제1 개구를 패터닝하는 단계; 및 상기 제1 개구에 채널층 및 상기 채널층에 의해 둘러싸인 백 게이트를 형성하는 단계를 포함한다.
방법의 일부 실시형태에서, 상기 채널층 및 백 게이트를 형성하는 단계는, 상기 제1 개구의 제1 부분에 채널층을 형성하는 단계; 및 상기 채널층을 형성한 후, 상기 제1 개구의 제2 부분에 백 게이트를 형성하는 단계를 포함한다. 상기 방법의 일부 실시형태에서, 상기 채널층을 형성하는 단계는, 상기 제1 개구에 반도체층을 퇴적하는 단계; 상기 반도체층 위에 제2 유전체층을 퇴적하는 단계; 제2 격리 영역을 형성하기 위해 상기 제2 유전체층을 제1 에칭 프로세스로 패터닝하는 단계 - 상기 제1 에칭 프로세스는 상기 반도체층을 에칭 정지층으로서 사용함 - ; 및 상기 채널층을 형성하기 위해 상기 반도체층을 제2 에칭 프로세스로 패터닝하는 단계 - 상기 제2 에칭 프로세스는 상기 제2 격리 영역을 에칭 마스크로서 사용함 - 를 포함한다. 일부 실시형태에서, 상기 방법은, 반도체층을 패터닝한 후, 상기 제1 개구를 상기 데이터 저장층을 통하여 연장하는 단계를 더 포함한다. 상기 방법의 일부 실시형태에서, 상기 백 게이트를 형성하는 단계는, 상기 채널층 위에 및 상기 제1 개구에 전도성 층을 퇴적하는 단계; 및 상기 채널층 위의 상기 전도성 층의 부분을 제거하는 단계 - 상기 백 게이트는 상기 제1 개구에 남아 있는 상기 전도성 층의 부분을 포함함 - 를 포함한다. 방법의 일부 실시형태에서, 전도성 층은 텅스텐으로 형성된다. 방법의 일부 실시형태에서, 워드 라인을 형성하는 단계는, 다층 스택에 제1 트렌치를 에칭하는 단계 - 상기 다층 스택은 제1 유전체층들 및 제1 유전체층들 사이의 희생층을 포함함 - ; 제1 트렌치에 의해 노출된 상기 희생층의 제1 부분을 제1 전도성 피처로 대체하는 단계; 상기 다층 스택에 제2 트렌치를 에칭하는 단계; 및 상기 제2 트렌치에 의해 노출된 상기 희생층의 제2 부분을 제2 전도성 피처로 대체하는 단계를 포함하며, 상기 워드 라인은 제1 전도성 피처 및 제2 전도성 피처를 포함한다. 방법의 일부 실시형태에서, 상기 데이터 저장층을 퇴적하는 단계는, 다층 스택에 제2 트렌치를 에칭하기 전에, 제1 트렌치에 데이터 저장층을 퇴적하는 단계를 포함한다.
일 실시형태에서, 디바이스는, 제1 방향으로 연장되는 소스 라인; 상기 제1 방향으로 연장되는 비트 라인; 상기 소스 라인과 비트 라인 사이의 백 게이트로서, 상기 제1 방향으로 연장되는 백 게이트; 상기 백 게이트를 둘러싸는 채널층; 상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인; 및 상기 워드 라인을 따라 연장되는 데이터 저장층으로서, 상기 워드 라인과 채널층 사이, 상기 워드 라인과 비트 라인 사이, 상기 워드 라인과 소스 라인 사이의 데이터 저장층을 포함한다.
일부 실시형태에서, 상기 디바이스는, 백 게이트를 둘러싸는 격리 영역을 더 포함하고, 상기 격리 영역은 채널층으로부터 백 게이트를 분리한다. 디바이스의 일부 실시형태에서, 상기 데이터 저장층은 강유전체 물질을 포함하고, 상기 백 게이트, 비트 라인, 소스 라인 및 워드 라인의 각각은 금속을 포함한다. 장치의 일부 실시형태에서, 백 게이트는 채널층을 통하여 연장된다. 일부 실시형태에서, 디바이스는, 상기 소스 라인 위의 상기 소스 라인에 연결된 소스 라인 인터커넥트; 상기 비트 라인 위의 상기 비트 라인에 연결된 비트 라인 인터커넥트; 및 상기 백 게이트 아래의 상기 백 게이트에 연결된 백 게이트 인터커넥트를 더 포함한다. 디바이스의 일부 실시형태에서, 상기 백 게이트는 상기 백 게이트 인터커넥트에 연결된 유일한 백 게이트이다. 디바이스의 일부 실시형태에서, 상기 백 게이트는 상기 백 게이트 인터커넥트에 연결된 복수의 백 게이트 중 하나이다.
일 실시형태에서, 디바이스는, 제1 방향으로 연장되는 백 게이트; 상기 백 게이트를 둘러싸는 격리 영역; 상기 격리 영역을 둘러싸는 채널층; 상기 채널층과 접촉하는 데이터 저장층; 및 상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인으로서, 제1 메인층, 제2 메인층 및 시드층을 포함하는 워드 라인 - 상기 시드층은 상기 제1 메인층과 상기 제2 메인층 사이에 측방향으로 배치되고, 상기 제1 메인층은 상기 데이터 저장층과 접촉함 - 을 포함한다.
일부 실시형태에서, 상기 디바이스는, 상기 제1 방향으로 연장되고, 상기 데이터 저장층과 접촉하는 소스 라인; 및 상기 제1 방향으로 연장되고 상기 데이터 저장층과 접촉하는 비트 라인을 더 포함하고, 상기 백 게이트, 상기 격리 영역 및 상기 채널층의 각각은 상기 비트 라인과 상기 소스 라인 사이에 배치된다. 일부 실시형태에서, 상기 디바이스는, 상기 소스 라인 위의 상기 소스 라인에 연결된 소스 라인 인터커넥트; 상기 비트 라인 위의 상기 비트 라인에 연결된 비트 라인 인터커넥트; 및 상기 백 게이트 아래의 백 게이트에 연결된 백 게이트 인터커넥트를 더 포함한다. 디바이스의 일부 실시형태에서, 상기 제1 메인층 및 상기 제2 메인층은 상이한 폭을 갖는다. 디바이스의 일부 실시형태에서, 상기 제1 메인층 및 상기 제2 메인층은 동일한 폭을 갖는다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 방법에 있어서,
제1 유전체층의 쌍 사이에 워드 라인을 형성하는 단계;
상기 제1 유전체층의 측벽 및 상기 워드 라인의 측벽 상에 데이터 저장층을 퇴적하는 단계;
상기 데이터 저장층 상에 제1 격리 영역을 형성하는 단계;
상기 제1 격리 영역 내에 제1 개구를 패터닝하는 단계; 및
상기 제1 개구 내에 채널층 및 백 게이트를 형성하는 단계 - 상기 백 게이트는 상기 채널층에 의해 둘러싸임 -
를 포함하는, 방법.
2. 제1항에 있어서, 상기 채널층 및 백 게이트를 형성하는 단계는,
상기 제1 개구의 제1 부분 내에 상기 채널층을 형성하는 단계; 및
상기 채널층을 형성한 후, 상기 제1 개구의 제2 부분 내에 상기 백 게이트를 형성하는 단계
를 포함하는, 방법.
3. 제2항에 있어서, 상기 채널층을 형성하는 단계는,
상기 제1 개구 내에 반도체층을 퇴적하는 단계;
상기 반도체층 위에 제2 유전체층을 퇴적하는 단계;
제2 격리 영역을 형성하기 위해 제1 에칭 프로세스를 이용하여 상기 제2 유전체층을 패터닝하는 단계 - 상기 제1 에칭 프로세스는 상기 반도체층을 에칭 정지층으로서 사용함 - ; 및
상기 채널층을 형성하기 위해 제2 에칭 프로세스를 이용하여 상기 반도체층을 패터닝하는 단계 - 상기 제2 에칭 프로세스는 상기 제2 격리 영역을 에칭 마스크로서 사용함 -
를 포함하는, 방법.
4. 제3항에 있어서,
상기 반도체층을 패터닝한 후, 상기 데이터 저장층을 통하여 상기 제1 개구를 연장시키는 단계
를 더 포함하는, 방법.
5. 제2항에 있어서, 상기 백 게이트를 형성하는 단계는,
상기 채널층 위에 그리고 상기 제1 개구 내에 전도성 층을 퇴적하는 단계; 및
상기 채널층 위의 상기 전도성 층의 부분을 제거하는 단계 - 상기 백 게이트는, 상기 제1 개구 내에 남아 있는 상기 전도성 층의 부분을 포함함 -
를 포함하는, 방법.
6. 제5항에 있어서, 상기 전도성 층은 텅스텐으로 형성되는, 방법.
7. 제1항에 있어서, 상기 워드 라인을 형성하는 단계는,
다층 스택 내에 제1 트렌치를 에칭하는 단계 - 상기 다층 스택은 상기 제1 유전체층, 및 상기 제1 유전체층 사이의 희생층을 포함함 - ;
상기 제1 트렌치에 의해 노출된 상기 희생층의 제1 부분을 제1 전도성 피처로 대체하는 단계;
상기 다층 스택 내에 제2 트렌치를 에칭하는 단계; 및
상기 제2 트렌치에 의해 노출된 상기 희생층의 제2 부분을 제2 전도성 피처로 대체하는 단계 - 상기 워드 라인은 상기 제1 전도성 피처 및 상기 제2 전도성 피처를 포함함 -
를 포함하는, 방법.
8. 제7항에 있어서, 상기 데이터 저장층을 퇴적하는 단계는,
상기 다층 스택 내에 상기 제2 트렌치를 에칭하기 전에, 상기 제1 트렌치 내에 상기 데이터 저장층을 퇴적하는 단계
를 포함하는, 방법.
9. 디바이스에 있어서,
제1 방향으로 연장되는 소스 라인;
상기 제1 방향으로 연장되는 비트 라인;
상기 소스 라인과 상기 비트 라인 사이의 백 게이트 - 상기 백 게이트는 상기 제1 방향으로 연장됨 - ;
상기 백 게이트를 둘러싸는 채널층;
상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인; 및
상기 워드 라인을 따라 연장되는 데이터 저장층 - 상기 데이터 저장층은 상기 워드 라인과 상기 채널층 사이에 있고, 상기 데이터 저장층은 상기 워드 라인과 상기 비트 라인 사이에 있고, 상기 데이터 저장층은 상기 워드 라인과 상기 소스 라인 사이에 있음 -
을 포함하는, 디바이스.
10. 제9항에 있어서,
상기 백 게이트를 둘러싸는 격리 영역
을 더 포함하며, 상기 격리 영역은 상기 백 게이트를 상기 채널층으로부터 분리하는, 디바이스.
11. 제9항에 있어서, 상기 데이터 저장층은 강유전체 물질을 포함하고, 상기 백 게이트, 상기 비트 라인, 상기 소스 라인, 및 상기 워드 라인 각각은 금속을 포함하는, 디바이스.
12. 제9항에 있어서, 상기 백 게이트는 상기 채널층을 통하여 연장되는, 디바이스.
13. 제9항에 있어서,
상기 소스 라인 위에 있고 상기 소스 라인에 연결된 소스 라인 인터커넥트;
상기 비트 라인 위에 있고 상기 비트 라인에 연결된 비트 라인 인터커넥트; 및
상기 백 게이트 아래에 있고 상기 백 게이트에 연결된 백 게이트 인터커넥트
를 더 포함하는, 디바이스.
14. 제13항에 있어서, 상기 백 게이트는, 상기 백 게이트 인터커넥트에 연결된 유일한 백 게이트인, 디바이스.
15. 제13항에 있어서, 상기 백 게이트는, 상기 백 게이트 인터커넥트에 연결된 복수의 백 게이트 중 하나인, 디바이스.
16. 디바이스에 있어서,
제1 방향으로 연장되는 백 게이트;
상기 백 게이트를 둘러싸는 격리 영역;
상기 격리 영역을 둘러싸는 채널층;
상기 채널층과 접촉하는 데이터 저장층; 및
상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인 - 상기 워드 라인은 제1 메인층, 제2 메인층, 및 시드층을 포함하고, 상기 시드층은 상기 제1 메인층과 상기 제2 메인층 사이에 측방향으로(laterally) 배치되고, 상기 제1 메인층은 상기 데이터 저장층과 접촉함 -
을 포함하는, 디바이스.
17. 제16항에 있어서,
상기 제1 방향으로 연장되고 상기 데이터 저장층과 접촉하는 소스 라인; 및
상기 제1 방향으로 연장되고 상기 데이터 저장층과 접촉하는 비트 라인
을 더 포함하며, 상기 백 게이트, 상기 격리 영역, 및 상기 채널층 각각은 상기 비트 라인과 상기 소스 라인 사이에 배치되는, 디바이스.
18. 제17항에 있어서,
상기 소스 라인 위에 있고 상기 소스 라인에 연결된 소스 라인 인터커넥트;
상기 비트 라인 위에 있고 상기 비트 라인에 연결된 비트 라인 인터커넥트; 및
상기 백 게이트 아래에 있고 상기 백 게이트에 연결된 백 게이트 인터커넥트
를 더 포함하는, 디바이스.
19. 제16항에 있어서, 상기 제1 메인층과 상기 제2 메인층은 상이한 폭을 갖는, 디바이스.
20. 제16항에 있어서, 상기 제1 메인층과 상기 제2 메인층은 동일한 폭을 갖는, 디바이스.

Claims (10)

  1. 방법에 있어서,
    제1 유전체층의 쌍 사이에 워드 라인을 형성하는 단계;
    상기 제1 유전체층의 측벽 및 상기 워드 라인의 측벽 상에 데이터 저장층을 퇴적하는 단계;
    상기 데이터 저장층 상에 제1 격리 영역을 형성하는 단계;
    상기 제1 격리 영역 내에 제1 개구를 패터닝하는 단계; 및
    상기 제1 개구 내에 채널층 및 백 게이트를 형성하는 단계 - 상기 백 게이트는 상기 채널층에 의해 둘러싸임 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 채널층 및 백 게이트를 형성하는 단계는,
    상기 제1 개구의 제1 부분 내에 상기 채널층을 형성하는 단계; 및
    상기 채널층을 형성한 후, 상기 제1 개구의 제2 부분 내에 상기 백 게이트를 형성하는 단계
    를 포함하는, 방법.
  3. 제1항에 있어서, 상기 워드 라인을 형성하는 단계는,
    다층 스택 내에 제1 트렌치를 에칭하는 단계 - 상기 다층 스택은 상기 제1 유전체층, 및 상기 제1 유전체층 사이의 희생층을 포함함 - ;
    상기 제1 트렌치에 의해 노출된 상기 희생층의 제1 부분을 제1 전도성 피처로 대체하는 단계;
    상기 다층 스택 내에 제2 트렌치를 에칭하는 단계; 및
    상기 제2 트렌치에 의해 노출된 상기 희생층의 제2 부분을 제2 전도성 피처로 대체하는 단계 - 상기 워드 라인은 상기 제1 전도성 피처 및 상기 제2 전도성 피처를 포함함 -
    를 포함하는, 방법.
  4. 디바이스에 있어서,
    제1 방향으로 연장되는 소스 라인;
    상기 제1 방향으로 연장되는 비트 라인;
    상기 소스 라인과 상기 비트 라인 사이의 백 게이트 - 상기 백 게이트는 상기 제1 방향으로 연장됨 - ;
    상기 백 게이트를 둘러싸는 채널층;
    상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인; 및
    상기 워드 라인을 따라 연장되는 데이터 저장층 - 상기 데이터 저장층은 상기 워드 라인과 상기 채널층 사이에 있고, 상기 데이터 저장층은 상기 워드 라인과 상기 비트 라인 사이에 있고, 상기 데이터 저장층은 상기 워드 라인과 상기 소스 라인 사이에 있음 -
    을 포함하는, 디바이스.
  5. 제4항에 있어서,
    상기 백 게이트를 둘러싸는 격리 영역
    을 더 포함하며, 상기 격리 영역은 상기 백 게이트를 상기 채널층으로부터 분리하는, 디바이스.
  6. 제4항에 있어서, 상기 데이터 저장층은 강유전체 물질을 포함하고, 상기 백 게이트, 상기 비트 라인, 상기 소스 라인, 및 상기 워드 라인 각각은 금속을 포함하는, 디바이스.
  7. 제4항에 있어서, 상기 백 게이트는 상기 채널층을 통하여 연장되는, 디바이스.
  8. 제4항에 있어서,
    상기 소스 라인 위에 있고 상기 소스 라인에 연결된 소스 라인 인터커넥트;
    상기 비트 라인 위에 있고 상기 비트 라인에 연결된 비트 라인 인터커넥트; 및
    상기 백 게이트 아래에 있고 상기 백 게이트에 연결된 백 게이트 인터커넥트
    를 더 포함하는, 디바이스.
  9. 디바이스에 있어서,
    제1 방향으로 연장되는 백 게이트;
    상기 백 게이트를 둘러싸는 격리 영역;
    상기 격리 영역을 둘러싸는 채널층;
    상기 채널층과 접촉하는 데이터 저장층; 및
    상기 제1 방향에 수직인 제2 방향으로 연장되는 워드 라인 - 상기 워드 라인은 제1 메인층, 제2 메인층, 및 시드층을 포함하고, 상기 시드층은 상기 제1 메인층과 상기 제2 메인층 사이에 측방향으로(laterally) 배치되고, 상기 제1 메인층은 상기 데이터 저장층과 접촉함 -
    을 포함하는, 디바이스.
  10. 제9항에 있어서,
    상기 제1 방향으로 연장되고 상기 데이터 저장층과 접촉하는 소스 라인; 및
    상기 제1 방향으로 연장되고 상기 데이터 저장층과 접촉하는 비트 라인
    을 더 포함하며, 상기 백 게이트, 상기 격리 영역, 및 상기 채널층 각각은 상기 비트 라인과 상기 소스 라인 사이에 배치되는, 디바이스.
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