KR20160097869A - 집적회로 소자 및 그 제조 방법 - Google Patents

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KR20160097869A
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Abstract

집적회로 소자는 핀형 활성 영역 내에 형성되고, 리세스 영역이 형성된 상면을 가지는 소스/드레인 영역과, 소스/드레인 영역 위에서 리세스 영역의 내부로부터 제3 방향으로 연장되는 콘택 플러그와, 리세스 영역의 내벽을 따라 형성되고, 콘택 플러그의 저면을 제1 두께로 덮는 제1 부분과, 제1 부분과 일체로 연결되어 콘택 플러그의 측벽을 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 포함한다. 집적회로 소자를 제조하기 위하여, 콘택홀을 통해 소스/드레인 영역의 일부를 제거하여 소스/드레인 영역의 상면에 리세스 영역을 형성하고, 리세스 영역의 저면에서 소스/드레인 영역을 제1 두께로 덮는 제1 부분과, 리세스 영역의 측벽에서 소스/드레인 영역을 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 형성하고, 리세스 영역의 내부로부터 콘택홀을 따라 연장되고 금속 실리사이드막을 통해 소스/드레인 영역에 연결되는 콘택 플러그를 형성한다.

Description

집적회로 소자 및 그 제조 방법{Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자가 초고집적화되고, 전계효과 트랜지스터 (field effect transistor: FET)의 게이트 길이가 감소함에 따라, 수평형 (planar) MOSFET (metal oxide semiconductor FET)가 갖는 소자 특성의 한계를 극복하기 위하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 소자를 개발하기 위한 노력이 진행되고 있다. 또한, FinFET의 피쳐 사이즈(feature size)가 감소함에 따라 소스/드레인 영역과 상기 소스/드레인 영역에 연결되는 도전성 콘택 플러그와의 사이에서의 콘택 저항이 집적회로 소자의 기생 저항 (parasitic resistance)의 주된 요소로 작용하게 된다. 이에 따라, FinFET의 소스/드레인 영역과 도전성 콘택 플러그와의 사이에서의 콘택 저항을 최소화하기 위한 노력이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 FinFET의 소스/드레인 영역과 도전성 콘택 플러그와의 사이에서의 콘택 저항을 최소화할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 FinFET의 소스/드레인 영역과 도전성 콘택 플러그와의 사이에서의 콘택 저항을 최소화할 수 있는 구조를 가지는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 방향으로 연장되는 핀형(fin-type) 활성 영역을 가지는 기판과, 상기 핀형 활성 영역 위에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 일측에서 상기 핀형 활성 영역 내에 형성되고, 리세스 영역이 형성된 상면을 가지는 소스/드레인 영역과, 상기 소스/드레인 영역 위에서 상기 리세스 영역의 내부로부터 상기 기판의 주면에 수직인 제3 방향으로 연장되는 콘택 플러그와, 상기 리세스 영역의 내벽을 따라 형성되고, 상기 콘택 플러그의 저면을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 콘택 플러그의 측벽을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 포함한다.
상기 제2 두께는 상기 제1 두께보다 더 작을 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막에서, 상기 제2 부분의 상기 제1 방향에서의 두께는 상기 제1 부분의 상기 제3 방향에서의 두께보다 더 작을 수 있다.
상기 금속 실리사이드막의 상기 제2 부분은 상기 콘택 플러그의 측벽을 포위하는 링(ring) 형상을 가질 수 있다.
상기 금속 실리사이드막의 상기 제2 부분은 상기 기판으로부터 멀어질수록 더 작은 두께를 가질 수 있다.
상기 금속 실리사이드막은 도판트를 포함하는 금속 실리사이드막으로 이루어질 수 있다. 일부 실시예들에서, 상기 도판트는 탄소족 원소 및 비활성 원소 중에서 선택되는 적어도 하나의 원소를 포함할 수 있다.
상기 금속 실리사이드막은 MSixDy로 표시되는 조성을 가지며, 여기서 M은 금속이고, D는 M 및 Si와는 다른 성분의 원소이고, 0 < x ≤3이고, 0 < y ≤1일 수 있다. 일부 실시예들에서, 상기 M은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어지고, 상기 D는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합으로 이루어질 수 있다.
상기 소스/드레인 영역은 상기 기판으로부터의 거리가 가장 먼 소스/드레인 최상면을 가지고, 상기 금속 실리사이드막은 상기 소스/드레인 최상면의 연장선상에 위치되는 금속 실리사이드 최상면을 가질 수 있다.
상기 금속 실리사이드막의 상기 제2 부분은 상기 핀형 활성 영역의 상면으로부터 상기 기판의 반대측으로 돌출될 수 있다.
상기 금속 실리사이드막의 상기 제1 부분은 상기 게이트 라인의 최저면과 상기 핀형 활성 영역의 상면과의 사이의 레벨에 형성될 수 있다.
상기 콘택 플러그는 상기 소스/드레인 영역에 형성된 상기 리세스 영역의 저면으로부터 상기 제3 방향을 따라 제1 높이를 가지고, 상기 금속 실리사이드막의 상기 제2 부분은 상기 소스/드레인 영역에 형성된 상기 리세스 영역의 저면으로부터 상기 제3 방향을 따라 제2 높이를 가지고, 상기 제1 높이는 상기 제2 높이의 적어도 4 배일 수 있다.
상기 소스/드레인 영역은 결정질 반도체 영역과, 상기 금속 실리사이드막과 상기 결정질 반도체 영역과의 사이에 개재되어 있는 국부적 비정질 반도체 영역을 포함할 수 있다. 일부 실시예들에서, 상기 국부적 비정질 반도체 영역은 상기 결정질 반도체 영역과 상기 금속 실리사이드막의 상기 제1 부분과의 사이에 개재될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 금속 실리사이드막에 대면하고 상기 콘택 플러그의 저부를 포위하는 하부 배리어막과, 상기 하부 배리어막 위에서 상기 콘택 플러그의 측벽을 포위하는 상부 배리어막을 포함하는 도전성 배리어막과, 상기 금속 실리사이드막과 상기 하부 배리어막과의 사이에 개재되고 상기 금속 실리사이드막에 포함된 금속과 동일한 물질로 이루어지는 금속막을 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역에 형성된 제1 채널타입 트랜지스터와, 상기 제2 소자 영역에 형성된 제2 채널 타입 트랜지스터를 포함한다. 상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터는 각각 핀형 활성 영역과, 상기 핀형 활성 영역의 연장 방향과 교차하는 방향으로 연장되는 게이트 라인과, 상기 게이트 라인의 일측에서 상기 핀형 활성 영역 내에 형성되고, 리세스 영역이 형성된 상면을 가지는 소스/드레인 영역과, 상기 소스/드레인 영역 위에서 상기 리세스 영역의 내부로부터 상기 기판의 주면에 수직인 제3 방향으로 연장되는 콘택 플러그와, 상기 리세스 영역의 내벽을 따라 형성되고, 상기 콘택 플러그의 저면을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 콘택 플러그의 측벽을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 포함한다. 상기 제1 채널타입 트랜지스터에 포함된 금속 실리사이드막의 저면 레벨과 상기 제2 채널타입 트랜지스터에 포함된 금속 실리사이드막의 저면 레벨은 서로 다르다.
상기 제1 채널타입 트랜지스터에 포함된 금속 실리사이드막의 상기 제2 부분은 상기 제3 방향을 따라 제1 높이를 가지고, 상기 제2 채널타입 트랜지스터에 포함된 금속 실리사이드막의 상기 제2 부분은 상기 제3 방향을 따라 상기 제1 높이와 다른 제2 높이를 가질 수 있다.
상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터에서, 상기 금속 실리사이드막의 상기 제2 부분은 상기 기판으로부터 멀어질수록 더 작은 두께를 가질 수 있다.
상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터에서, 상기 금속 실리사이드막의 상기 제1 부분 및 상기 제2 부분은 각각 도판트를 포함하는 금속 실리사이드막으로 이루어지고, 상기 도판트는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합으로 이루어질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 핀형(fin-type) 활성 영역을 형성한다. 상기 핀형 활성 영역 내에 소스/드레인 영역을 형성한다. 상기 소스/드레인 영역을 덮는 적어도 하나의 절연막을 형성한다. 상기 소스/드레인 영역 위에서 상기 적어도 하나의 절연막을 관통하는 콘택홀을 형성한다. 상기 콘택홀을 통해 상기 소스/드레인 영역의 일부를 제거하여 상기 소스/드레인 영역의 상면에 리세스 영역을 형성한다. 상기 리세스 영역의 저면에서 상기 소스/드레인 영역을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 리세스 영역의 측벽에서 상기 소스/드레인 영역을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 형성한다. 상기 리세스 영역의 내부로부터 상기 콘택홀을 따라 연장되고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되는 콘택 플러그를 형성한다.
상기 금속 실리사이드막을 형성하는 단계는 상기 콘택홀을 통해 노출되는 상기 리세스 영역의 저면 및 측벽으로부터 상기 소스/드레인 영역의 일부를 비정질화하여 비정질 소스/드레인 영역을 형성하는 단계와, 상기 리세스 영역의 저면 및 측벽 상에서 상기 비정질 소스/드레인 영역을 덮는 금속막을 형성하는 단계와, 상기 비정질 소스/드레인 영역과 상기 금속막을 열처리하는 단계를 포함할 수 있다.
상기 비정질 소스/드레인 영역을 형성하는 단계는 상기 리세스 영역의 저면 및 측벽을 통해 상기 소스/드레인 영역 내에 도판트를 경사 주입하는 단계를 포함할 수 있다.
상기 비정질 소스/드레인 영역을 형성하는 단계는 상기 비정질 소스/드레인 영역 중 상기 리세스 영역의 저면에서 노출되는 부분의 두께가 상기 리세스 영역의 측벽에서 노출되는 부분의 두께보다 더 크게 되도록 상기 소스/드레인 영역 내에 도판트를 주입하는 단계를 포함할 수 있다.
상기 금속막을 형성하는 단계는 상기 리세스 영역의 저면 위에 국부 금속막을 형성하되, 상기 국부 금속막이 형성된 후, 상기 국부 금속막 위에서 상기 리세스 영역의 측벽의 일부가 노출되도록 상기 국부 금속막을 형성하는 단계와, 상기 국부 금속막의 일부를 상기 리세스 영역의 노출된 측벽에 분산시켜 상기 리세스 영역의 상기 저면 및 상기 측벽을 덮는 라이너(liner) 형태로 덮는 상기 금속막을 형성하는 단계를 포함할 수 있다.
상기 금속막을 형성하는 단계는 스퍼터링 공정을 이용하여 상기 국부 금속막의 일부를 상기 리세스 영역의 노출된 측벽에 분산시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 상기 금속막을 형성하는 단계 후, 상기 비정질 소스/드레인 영역과 상기 금속막을 열처리하는 단계 전에, 상기 금속막의 상면과 상기 콘택홀의 내벽을 덮는 도전성 배리어막을 형성할 수 있다. 그리고, 상기 금속 실리사이드막은 상기 도전성 배리어막이 형성된 후 형성될 수 있다.
상기 도전성 배리어막을 형성하는 단계는 상기 금속막을 형성하는 단계 후 진공 파괴 없이 인시튜(in-situ)로 수행될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 상기 비정질 소스/드레인 영역을 형성하는 단계 후, 상기 금속막을 형성하기 전에, 상기 비정질 소스/드레인 영역의 노출 표면을 건식 세정할 수 있다. 그리고, 상기 금속막을 형성하는 단계는 상기 건식 세정 단계 후 진공 파괴 없이 인시튜로 수행될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 핀형(fin-type) 활성 영역을 형성한다. 상기 핀형 활성 영역 내에 반도체층을 형성한다. 상기 반도체층의 일부를 제거하여 저면 및 측벽을 가지는 리세스 영역을 형성한다. 상기 리세스 영역의 상기 저면 및 상기 측벽을 통해 상기 반도체층에 도판트를 주입하여 상기 반도체층 내에 비정질화된 반도체층을 형성한다. 상기 리세스 영역의 상기 저면 및 상기 측벽에서 상기 비정질화된 반도체층에 접하는 금속층을 형성한다. 상기 금속층 위에 도전성 배리어막을 형성한다. 상기 도전성 배리어막이 상기 금속층을 덮고 있는 상태에서 상기 금속층과 상기 비정질화된 반도체층을 반응시켜 상기 리세스 영역의 저면에서 상기 반도체층을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 리세스 영역의 측벽에서 상기 반도체층을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 형성한다. 상기 리세스 영역 내에서 상기 금속 실리사이드막 위에 도전막을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 소스/드레인 영역에 형성된 리세스 영역의 저면 및 측벽을 덮는 금속 실리사이드막을 포함한다. 상기 금속 실리사이드막이 리세스 영역의 저면으로부터 측벽에 이르는 비교적 넓은 면적에 걸쳐 연장되도록 형성됨으로써, 콘택 면적이 증가하고, 상기 금속 실리사이드막을 형성하는 데 있어서 비교적 저온 공정을 이용하여 형성함으로써, 열 부담(thermal budget)에 따른 열화를 억제하여, 소스/드레인 영역과 콘택 플러그와의 사이에서 콘택 저항이 향상될 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C - C' 선 단면도이고, 도 1d는 도 1a 내지 도 1c에 예시한 집적회로 소자의 주요 구성들의 일부 절결 사시도이다.
도 2a 내지 도 15b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 19a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이고, 도 19b는 도 19a의 B - B' 선 단면도이고, 도 19c는 도 19a의 C - C' 선 단면도이다.
도 20은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 21은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 22는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 단면도이다.
도 23a 및 도 23b는 각각 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따라 소스/드레인 영역 위에 형성된 금속 실리사이드막과 그 주변 막들의 깊이에 따른 성분 분석 결과를 보여주는 그래프이다.
도 24는 본 발명의 기술적 사상에 의한 메모리 모듈의 평면도이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터의 회로도이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 29는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다.
도 1a 내지 도 1d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 레이아웃 다이어그램이고, 도 1b는 도 1a의 B - B' 선 단면도이고, 도 1c는 도 1a의 C - C' 선 단면도이고, 도 1d는 도 1a 내지 도 1c에 예시한 집적회로 소자(100)의 주요 구성들의 일부 절결 사시도이다.
도 1a 내지 도 1d를 참조하면, 집적회로 소자(100)는 제1 방향 (X 방향)으로 연장되는 핀형(fin-type) 활성 영역(FA)을 가지는 기판(110)을 포함한다. 도 1b에는 상기 핀형 활성 영역(FA)의 저면의 레벨이 점선(BL)으로 표시되어 있다.
일부 실시예들에서, 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 기판(110)상에서 상기 핀형 활성 영역(FA)의 저부 측벽은 소자분리막(112)으로 덮여 있으며, 상기 핀형 활성 영역(FA)은 기판(110)의 주면 (X-Y 평면)에 수직 방향 (Z 방향)을 따라 상기 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
상기 기판(110)상의 핀형 활성 영역(FA) 위에는 복수의 인터페이스막(116), 복수의 게이트 절연막(118), 및 복수의 게이트 라인(GL)이 상기 제1 방향 (X 방향)에 교차하는 제2 방향 (Y 방향)으로 이 연장되어 있다.
상기 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL)은 핀형 활성 영역(FA) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮으면서 연장될 수 있다. 상기 핀형 활성 영역(FA)과 복수의 게이트 라인(GL)이 교차하는 지점에서 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
상기 복수의 인터페이스막(116), 복수의 게이트 절연막(118) 및 복수의 게이트 라인(GL) 각각의 양 측벽은 절연 스페이서(124)로 덮여 있다.
상기 복수의 인터페이스막(116)은 각각 핀형 활성 영역(FA)의 노출 표면을 산화시켜 얻어질 수 있는 것으로서, 핀형 활성 영역(FA)과 게이트 절연막(118)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리케이트, 또는 실리케이트와 위에서 예시된 물질들과의 조합으로 이루어질 수 있다.
상기 복수의 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
상기 복수의 게이트 라인(GL)은 상기 게이트 절연막(118) 위에서 상기 핀형 활성 영역(FA) 각각의 상면 및 양 측면을 덮으면서 상기 핀형 활성 영역(FA)과 교차하는 방향으로 연장된다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 상기 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MGB)은 상기 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제2 금속 함유층(MGB)은 W 또는 Al을 포함할 수 있다.
다른 일부 실시예들에서, 상기 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
상기 게이트 라인(GL)의 일측에서 상기 핀형 활성 영역(FA) 내에 소스/드레인 영역(120)이 형성되어 있다. 상기 소스/드레인 영역(120)은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 상기 소스/드레인 영역(120)은 리세스 영역(120R)이 형성된 상면(120T)을 가진다.
일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다.
다른 일부 실시예들에서, 상기 소스/드레인 영역(120)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
상기 복수의 게이트 라인(GL) 각각의 사이에는 게이트간 절연막(132)이 형성되어 있다. 상기 게이트간 절연막(132)은 이웃하는 2 개의 게이트 라인(GL) 사이에서 상기 소스/드레인 영역(120)을 덮도록 형성될 수 있다. 상기 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 복수의 게이트 라인(GL) 및 게이트간 절연막(132) 위에는 블로킹 절연막(134)이 형성되어 있다. 상기 블로킹 절연막(134)은 산소와 같은 원하지 않는 이물질이 복수의 게이트 라인(GL)에 침투하는 것을 방지함으로써, 상기 게이트 라인(GL)에서 원하지 않게 문턱 전압(threshold voltage)이 바뀌는 현상, 또는 게이트 라인(GL)과 제1 콘택 플러그(160)와의 사이에서 발생될 수 있는 단락 현상을 방지하는 역할을 할 수 있다. 상기 블로킹 절연막(134)을 형성함으로써, 게이트 라인(GL)에서 문턱 전압을 일정하게 유지할 수 있으며, 게이트 라인(GL)을 포함하는 트랜지스터의 전기적 특성 열화를 방지할 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 실리콘 및 질소를 포함하는 막으로 이루어질 수 있다. 예를 들면, 상기 블로킹 절연막(134)은 실리콘 질화막(Si3N4), 실리콘 산질화막(SiON), 탄소함유 실리콘 산질화막(SiCON), 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 블로킹 절연막(134)은 약 20 ∼ 50 Å의 두께를 가질 수 있다.
상기 블로킹 절연막(134) 위에는 층간절연막(136)이 형성되어 있다. 상기 층간절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(136) 중 적어도 하나는 TEOS (tetra ethyl ortho silicate) 막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 게이트간 절연막(132) 및 층간절연막(136) 중 적어도 하나는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막, 예를 들면 SiOC 막 및 SiCOH 막 중에서 선택되는 어느 하나의 막으로 이루어질 수 있다.
상기 소스/드레인 영역(120) 위에는 상기 리세스 영역(120R)의 내부로부터 상기 기판(110)의 주면 (X-Y 평면)에 수직인 제3 방향 (Z 방향)으로 콘택 플러그(160)가 연장되어 있다. 상기 콘택 플러그(160)는 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하여 소스/드레인 영역(120)에 전기적으로 연결될 수 있다.
상기 콘택 플러그(160)는 상기 게이트간 절연막(132)과, 상기 블로킹 절연막(134)과, 상기 층간절연막(136)에 의해 포위되어 주위의 다른 도전층들과 상호 절연될 수 있다. 상기 콘택 플러그(160)는 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
상기 소스/드레인 영역(120)과 상기 콘택 플러그(160)와의 사이에는 금속 실리사이드막(140)이 형성되어 있다. 상기 금속 실리사이드막(140)은 상기 리세스 영역(120R)의 내벽을 따라 형성되어 있다.
상기 콘택 플러그(160)의 저면 및 측벽은 도전성 배리어막(150)으로 포위되어 있다. 상기 도전성 배리어막(150)은 상기 금속 실리사이드막(140)에 대면하는 하부 배리어막(150L)과, 상기 하부 배리어막(150L) 위에서 상기 콘택 플러그(160)의 측벽을 포위하는 상부 배리어막(150U)을 포함한다.
상기 금속 실리사이드막(140)과 상기 하부 배리어막(150L)과의 사이에는 상기 금속 실리사이드막(140)에 포함된 금속과 동일한 물질로 이루어지는 금속막(130)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드막(140)이 티타늄 실리사이드로 이루어지는 경우, 상기 금속막(130)은 티타늄으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 금속막(130)은 생략될 수 있다. 이 경우, 상기 금속 실리사이드막(140)과 상기 하부 배리어막(150L)은 서로 직접 접할 수 있다.
상기 도전성 배리어막(150)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(150)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다.
상기 금속 실리사이드막(140)은 상기 콘택 플러그(160)의 저면을 제1 두께(TH1)로 덮는 제1 부분(140A)과, 상기 제1 부분(140A)과 일체로 연결되어 상기 콘택 플러그(160)의 측벽을 상기 제1 두께(TH1)와 다른 제2 두께(TH2)로 덮는 제2 부분(140B)을 포함한다. 일부 실시예들에서, 상기 금속 실리사이드막(140)에서 상기 제2 두께(TH2)는 상기 제1 두께(TH1)보다 더 작을 수 있다. 특히, 상기 금속 실리사이드막(140)에서 상기 제2 부분(140B)의 상기 제1 방향 (X 방향)에서의 제2 두께(TH2)는 상기 제1 부분(140A)의 상기 제3 방향 (Z 방향)에서의 제1 두께(TH1)보다 더 작을 수 있다. 다른 일부 실시예들에서, 상기 제2 두께(TH2)는 상기 제1 두께(TH1)와 대략 동일할 수 있다.
상기 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 콘택 플러그(160)의 측벽을 포위하는 링(ring) 형상을 가질 수 있다. 예를 들면, 상기 콘택 플러그(160)는 X-Y 평면을 따르는 단면 형상이 원형, 타원형, 또는 다각형일 수 있으며, 상기 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 콘택 플러그(160)의 단면 형상에 상응하여 원형, 타원형, 또는 다각형 링 형상을 가질 수 있다.
상기 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 기판(110)으로부터 멀어질수록 더 작은 두께를 가질 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(140)은 도판트(dopant)를 포함하는 금속 실리사이드막으로 이루어질 수 있다. 상기 도판트는 탄소족 원소 및 비활성 원소 중에서 선택되는 적어도 하나의 원소를 포함할 수 있다.
예를 들면, 상기 금속 실리사이드막은 MSixDy로 표시되는 조성을 가질 수 있다. 여기서, M은 금속이고, D는 M 및 Si와는 다른 성분의 원소이고, 0 < x ≤3이고, 0 < y ≤1 일 수 있다.
일부 실시예들에서, 상기 M은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 D는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합으로 이루어질 수 있다.
상기 금속 실리사이드막(140) 중 상기 기판(110)으로부터 거리가 가장 먼 금속 실리사이드 최상면(140T)은 상기 소스/드레인 영역(120)의 상면(120T) 중 상기 기판(110)으로부터의 거리가 가장 먼 소스/드레인 최상면의 연장선상에 위치할 수 있다.
상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면(FT)보다 더 높은 레벨의 상면(120T)을 가지는 상승된 소스/드레인(raised source/drain: RSD) 구조를 가질 수 있다. 그리고, 상기 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 핀형 활성 영역(FA)의 상면(FT)으로부터 상기 기판(110)의 반대측으로 돌출되는 형상을 가질 수 있다.
상기 소스/드레인 영역(120)은 결정질 반도체 영역(120A)과, 국부적 비정질 반도체 영역(120B)을 포함할 수 있다. 상기 국부적 비정질 반도체 영역(120B)은 상기 금속 실리사이드막(140)과 상기 결정질 반도체 영역(120A)과의 사이에 개재될 수 있다. 일부 실시예들에서, 상기 국부적 비정질 반도체 영역(120B)은 상기 금속 실리사이드막(140)의 제1 부분(140A)과 상기 결정질 반도체 영역(120A)과의 사이에 개재될 수 있다. 다른 일부 실시예들에서, 상기 국부적 비정질 반도체 영역(120B)은 상기 금속 실리사이드막(140)의 제1 부분(140A)과 상기 결정질 반도체 영역(120A)과의 사이, 및 상기 금속 실리사이드막(140)의 제2 부분(140B)과 상기 결정질 반도체 영역(120A)과의 사이에 각각 개재될 수 있다.
상기 금속 실리사이드막(140)의 상기 제1 부분(140A)은 상기 게이트 라인(GL)의 최저면(GLB)(도 1d 참조)의 레벨보다 높고, 상기 핀형 활성 영역(FA)의 상면(FT)의 레벨보다 낮은 레벨에 위치될 수 있다. 즉, 상기 금속 실리사이드막(140)의 상기 제1 부분(140A)은 상기 게이트 라인(GL)의 최저면(GLB)(도 1d 참조)과 상기 핀형 활성 영역(FA)의 상면(FT)과의 사이의 레벨에 형성될 수 있다.
상기 콘택 플러그(160)는 상기 소스/드레인 영역(120)에 형성된 리세스 영역(120R)의 저면으로부터 상기 제3 방향 (Z 방향)을 따라 제1 높이(H1)를 가지고, 상기 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 소스/드레인 영역(120)에 형성된 리세스 영역(120R)의 저면으로부터 상기 제3 방향 (Z 방향)을 따라 제2 높이(H2)를 가질 수 있다. 일부 실시예들에서, 상기 제1 높이(H1)는 상기 제2 높이(H2)의 적어도 4 배일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 1a 내지 도 1d에 예시한 집적회로 소자(100)는 소스/드레인 영역(120)에 형성된 리세스 영역(120R)의 저면 및 측벽을 덮는 금속 실리사이드막(140)을 포함한다. 상기 금속 실리사이드막(140)이 리세스 영역(120R)의 저면으로부터 측벽에 이르는 비교적 넓은 면적에 걸쳐 연장되도록 형성됨으로써, 콘택 면적이 증가할 수 있다. 이에 따라, 소스/드레인 영역(120)과 콘택 플러그(160)와의 사이에서 콘택 저항이 향상될 수 있다.
도 2a 내지 도 15b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 보다 구체적으로, 도 2a, 도 3a, ..., 도 15a는 도 1a의 B - B' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 2b, 도 3b, ..., 도 15b는 도 1a의 C - C' 선 단면에 대응하는 부분을 공정 순서에 따라 도시한 단면도들이다. 도 2a 내지 도 15b를 참조하여 도 1a 내지 도 1d에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 2a 내지 도 15b에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2a 및 도 2b를 참조하면, 기판(110)을 준비한다.
일부 실시예들에서, 상기 기판(110)은 소정의 MOS 영역을 가질 수 있다. 예를 들면, 상기 기판(110)은 PMOS 영역 또는 NMOS 영역을 가질 수 있다.
상기 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면 (X-Y 평면)으로부터 상부 (Z 방향)로 돌출되고 일 방향 (예를 들면, X 방향)으로 연장되는 핀형 활성 영역(FA)을 형성한다.
일부 실시예들에서, 상기 기판(110) 중 도 2a 및 도 2b에 예시된 부분은 PMOS 트랜지스터 및 NMOS 트랜지스터 중 어느 하나를 형성하기 위한 영역일 수 있다. 상기 핀형 활성 영역(FA)은 상기 핀형 활성 영역(FA)에 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
그 후, 상기 기판(110) 상에 핀형 활성 영역(FA)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 소자분리막(112)을 형성한다. 상기 핀형 활성 영역(FA)이 상기 소자분리막(112)의 상면 위로 돌출되어 노출된다.
상기 소자분리막(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 상기 소자분리막(112)은 열산화막으로 이루어지는 절연 라이너 (도시 생략)와, 상기 절연 라이너 위에 형성된 매립 절연막 (도시 생략)을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 핀형 활성 영역(FA) 위에서 상기 핀형 활성 영역(FA)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다.
상기 복수의 더미 게이트 구조체(DGS)는 각각 핀형 활성 영역(FA) 위에 순차적으로 적층된 더미 게이트 절연막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 일부 실시예들에서, 더미 게이트 절연막(D114)은 실리콘 산화물을 포함할 수 있다. 상기 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 캡핑층(D118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측벽에 절연 스페이서(124)를 형성한다. 상기 절연 스페이서(124)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다.
그 후, 상기 더미 게이트 구조체(DGS)의 양 측에서 노출되는 핀형 활성 영역(FA) 위에 에피텍셜 성장 공정에 의해 반도체층을 형성하여 결정질 반도체 영역(120A)으로 이루어지는 소스/드레인 영역(120)을 형성한다.
상기 소스/드레인 영역(120)은 핀형 활성 영역(FA)의 상면(FT)보다 더 높은 레벨의 상면(120T)을 가질 수 있다.
일부 실시예들에서, 상기 소스/드레인 영역(120)의 단면 형상은 도 3a 및 도 3b에 예시한 바에 한정되는 것은 아니다. 예를 들면, 상기 소스/드레인 영역(120)의 Y-Z 평면을 따라 자른 단면 형상이 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형일 수 있다.
상기 소스/드레인 영역(120)은 불순물이 도핑된 반도체층으로 이루어질 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(120)은 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다.
상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(124)를 덮는 게이트간 절연막(132)을 형성한다.
상기 게이트간 절연막(132)을 형성하기 위한 일 예에서는, 상기 소스/드레인 영역(120), 복수의 더미 게이트 구조체(DGS) 및 절연 스페이서(124)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 상기 복수의 더미 게이트 구조체(DGS)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 게이트간 절연막(132)을 통해 노출되는 복수의 더미 게이트 구조체(DGS)를 제거하여 복수의 게이트 공간(GH)을 형성한다.
상기 복수의 게이트 공간(GH)을 통해 절연 스페이서(124) 및 핀형 활성 영역(FA)이 노출될 수 있다.
도 5a 및 도 5b를 참조하면, 복수의 게이트 공간(GH) (도 4a 참조) 내에 복수의 인터페이스막(116), 게이트 절연막(118) 및 게이트 라인(GL)을 차례로 형성한다.
상기 복수의 인터페이스막(116)을 형성하는 공정은 복수의 게이트 공간(GH)(도 4a 참조) 내에서 노출되는 핀형 활성 영역(FA)의 일부를 산화시키는 공정을 포함할 수 있다. 상기 복수의 인터페이스막(116)은 그 위에 형성되는 복수의 게이트 절연막(118)과 하부의 핀형 활성 영역(FA)과의 사이의 계면 불량을 방지하는 역할을 할 수 있다. 일부 실시예들에서, 상기 복수의 인터페이스막(116)은 실리콘 산화막, 실리콘 산질화막, 실리케이트막, 또는 이들의 조합으로 이루어질 수 있다.
상기 게이트 절연막(118) 및 게이트 라인(GL)은 복수의 게이트 공간(GH) (도 4a 참조)의 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다.
상기 게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(118)은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 게이트 라인(GL)은 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 상기 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 상기 제2 금속 함유층(MGB)은 상기 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 일부 실시예들에서, 상기 제1 금속 함유층(MGA)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제2 금속 함유층(MGB)은 W 또는 Al을 포함할 수 있다.
다른 일부 실시예들에서, 상기 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 핀형 활성 영역(FA) 사이의 공간을 채우면서 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 핀형 활성 영역(FA) 사이의 공간 내에서 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 없이 매립할 수 있다.
도 6a 및 도 6b를 참조하면, 도 5a 및 도 5b의 결과물에 대하여 평탄화 공정에 의해 불필요한 부분들을 제거하여, 게이트 라인(GL) 및 게이트 절연막(118)을 각각 복수의 게이트 공간(GH) (도 4a 참조) 내에 남아 있는 복수의 게이트 라인(GL) 및 복수의 게이트 절연막(118)으로 분리한다.
상기 평탄화 공정의 결과로서, 절연 스페이서(124) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 상기 절연 스페이서(124) 및 게이트간 절연막(132)의 Z 방향을 따르는 크기, 즉 수직 방향 두께가 작아질 수 있으며, 복수의 게이트 라인(GL)의 상면 주위에서 복수의 게이트 절연막(118)의 상면, 복수의 절연 스페이서(124)의 상면, 및 게이트간 절연막(132)의 상면이 노출될 수 있다.
도 7a 및 도 7b를 참조하면, 복수의 게이트 라인(GL) 및 게이트간 절연막(132) 위에 블로킹 절연막(134) 및 층간절연막(136)을 차례로 형성한다. 상기 층간절연막(136)은 평탄화된 상면을 가지도록 형성될 수 있다. 상기 블로킹 절연막(134)은 상기 복수의 게이트 라인(GL)의 상면을 덮는 평탄한 막의 형상을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 블로킹 절연막(134)은 상기 게이트 라인(GL)의 상면과, 양 측벽의 적어도 일부를 덮도록 형성될 수 있으며, 그에 상응하여 상기 블로킹 절연막(134)의 적어도 일부 영역에 단차가 형성된 구조를 가질 수 있다.
도 8a 및 도 8b를 참조하면, 층간절연막(136) 위에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 차례로 식각하여, 상기 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하는 콘택홀(CH)을 형성한다.
상기 콘택홀(CH)을 통해 소스/드레인 영역(120)이 노출될 수 있다.
도 9a 및 도 9b를 참조하면, 콘택홀(CH)을 통해 노출된 소스/드레인 영역(120)을 일부 제거하여, 상기 소스/드레인 영역(120)의 상면(120T)에 리세스 영역(120R)을 형성한다.
상기 리세스 영역(120R)은 상기 콘택홀(CH)과 연통되도록 형성될 수 있다. 상기 리세스 영역(120R)을 형성하는 데 있어서, 핀형 활성 영역(FA)의 상면(FT)보다 더 낮은 레벨의 저면(RB)을 가지도록 상기 리세스 영역(120R)의 깊이(RD)를 결정할 수 있다.
상기 리세스 영역(120R) 및 콘택홀(CH)이 상호 연통되어 형성되는 홀의 아스펙트 비(aspect ratio)는 적어도 2 일 수 있다. 예를 들면, 상기 리세스 영역(120R) 및 콘택홀(CH)이 상호 연통되어 형성되는 홀의 아스펙트 비는 약 4 또는 그 이상일 수 있다. 예를 들면, 상기 리세스 영역(120R) 및 콘택홀(CH)의 각각의 Z 방향을 따르는 깊이의 합(TD)은 상기 리세스 영역(120R)의 저면(RB)의 X 방향을 따르는 폭(RX) 및/또는 Y 방향을 따르는 폭(RY)의 적어도 2 배, 예를 들면 약 4 배 또는 그 이상일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 10a 및 도 10b를 참조하면, 콘택홀(CH)을 통해 노출되는 리세스 영역(120R)의 저면(RB) 및 측벽(RS)으로부터 상기 소스/드레인 영역(120)의 일부를 비정질화하여 비정질 소스/드레인 영역(120B)을 형성한다.
일부 실시예들에서, 상기 비정질 소스/드레인 영역(120B)을 형성하기 위하여, 상기 리세스 영역(120R)의 리세스 영역(120R)의 저면(RB) 및 측벽(RS)을 통해 상기 소스/드레인 영역(120) 내에 비정질화 원소 이온들(NCE)을 주입할 수 있다.
상기 비정질화 원소 이온들(NCE)을 상기 소스/드레인 영역(120) 내에 주입하여 상기 비정질 소스/드레인 영역(120B)을 형성하는 데 있어서, 상기 비정질화 원소 이온들(NCE)이 상기 리세스 영역(120R)의 저면(RB) 뿐 만 아니라 측벽(RS)을 통해 상기 소스/드레인 영역(120) 내부로 주입될 수 있도록 하기 위하여 경사 주입 공정을 이용할 수 있다. 상기 경사 주입 공정에서, 상기 비정질화 원소 이온들(NCE)이 예를 들면 10a 및 도 10b에서 화살표(V1, V2)로 표시한 바와 같이 상기 기판(110)의 주면 (X-Y 평면)에 대하여 연직 방향 (Z 방향)으로 주입될 뿐 만 아니라, 예를 들면 10a 및 도 10b에서 화살표(S1, S2, S3, S4)로 표시한 바와 같은 경사 방향으로 주입될 수 있다.
상기 경사 주입 공정을 실시하기 위한 일 예에서, 상기 기판(110)의 주면 (X-Y 평면)에 대하여 연직 방향과 경사 방향과의 사이의 경사각은 0 도 보다 크고 70 도와 같거나 작게 설정할 수 있다. 그러나, 상기 경사각은 상기 예시된 바에 한정되는 것은 아니며, 상호 연통되어 있는 상기 리세스 영역(120R) 및 콘택홀(CH)에 의해 형성되는 홀의 아스펙트비에 따라 상기 경사각이 다양하게 설정될 수 있다.
일부 실시예들에서, 상기 비정질화 원소 이온들(NCE)은 Ge, Si, C, Ar, Kr, Xe, 또는 이들의 조합으로부터 선택되는 도판트로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 비정질화 원소 이온들(NCE)의 주입 공정은 약 10 ∼ 35 KeV의 이온주입 에너지, 예를 들면 약 10 ∼ 15 KeV의 이온주입 에너지로 수행될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 비정질화 원소 이온들(NCE)의 주입 공정을 수행하는 데 있어서, 주입되는 비정질화 원소 이온들(NCE)이 활성화되는 것을 억제하기 위하여 약 1E14 ∼ 5E15 원자/cm2의 이온주입 도즈를 설정할 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 비정질 소스/드레인 영역(120B) 내에 주입된 비정질화 원소 이온들(NCE)의 도핑 농도는 상기 비정질 소스/드레인 영역(120B) 전체에 걸쳐서 일정할 수 있다. 다른 일부 실시예들에서, 상기 비정질 소스/드레인 영역(120B) 내에 주입된 비정질화 원소 이온들(NCE)의 도핑 농도는 위치에 따라 서로 다를 수 있다. 예를 들면, 상기 비정질 소스/드레인 영역(120B) 내에서 리세스 영역(120R)의 저면(RB) 및 측벽(RS)에 가까울수록 상기 비정질화 원소 이온들(NCE)의 도핑 농도가 더 커질 수 있다. 또는, 상기 비정질 소스/드레인 영역(120B) 내에서 리세스 영역(120R)의 저면(RB) 및 측벽(RS)에 가까울수록 상기 비정질화 원소 이온들(NCE)의 도핑 농도가 더 작아질 수도 있다.
일부 실시예들에서, 상기 비정질화 원소 이온들(NCE)의 주입 공정은 약 -100 ∼ -20 ℃의 극저온에서 수행될 수 있으나, 이에 한정되는 것은 아니다.
상기 소스/드레인 영역(120) 내에 주입되는 상기 비정질화 원소 이온들(NCE)은 상기 소스/드레인 영역(120) 내에서 측방향 (X 방향 및/또는 Y 방향) 확산 거리보다 수직 방향 (Z 방향) 확산 거리가 더 클 수 있다. 이에 따라, 상기 경사 주입 공정을 통해 형성된 상기 비정질 소스/드레인 영역(120B) 중 상기 리세스 영역(120R)의 저면(RB)에서 노출되는 부분의 Z 방향을 따르는 두께는 상기 리세스 영역(120R)의 측벽(RS)에서 노출되는 부분의 X 방향 및/또는 Y 방향을 따르는 두께보다 더 클 수 있다.
도 11a 및 도 11b를 참조하면, 상기 리세스 영역(120R)의 저면(RB)을 덮는 국부 금속막(130L)을 형성한다.
일부 실시예들에서, 상기 국부 금속막(130L)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로 이루어질 수 있다.
일부 실시예들에서, 상기 국부 금속막(130L)은 PVD 공정을 이용하여 형성될 수 있다. 상기 국부 금속막(130L)이 상기 리세스 영역(120R)의 저면(RB)과 상기 층간절연막(136)의 상면을 덮도록 형성될 수 있다. 상기 리세스 영역(120R)의 측벽(RS) 및 상기 콘택홀(CH)의 내부 측벽에는 상기 국부 금속막(130L)이 퇴적되지 않거나, 퇴적되더라도 유의차를 제공할 정도의 두께보다 작은 두께로 퇴적될 수 있다. 이에 따라, 상기 국부 금속막(130L)이 형성된 후, 상기 국부 금속막(130L) 위에서 상기 리세스 영역(120R)의 측벽(RS)의 일부가 노출될 수 있다.
상기 국부 금속막(130L) 형성 공정은 상온에서 수행될 수 있다. 일부 실시예들에서, 상기 국부 금속막(130L)은 약 15 ∼ 40 ℃의 온도 분위기 하에서 형성될 수 있다. 이와 같이 상기 국부 금속막(130L) 형성 공정을 비교적 저온에서 수행함으로써, 상기 국부 금속막(130L)의 형성 공정시의 열적 부담(thermal budget)을 최소화할 수 있으며, 그 결과, 상기 국부 금속막(130L)으로부터 얻어지는 콘택 구조에서 콘택 저항이 증가하는 것을 억제할 수 있다.
일부 실시예들에서, 도 10a 및 도 10b를 참조하여 설명한 바에 따라 상기 비정질 소스/드레인 영역(120B)을 형성한 후, 도 11a 및 도 11b를 참조하여 설명한 바에 따라 상기 국부 금속막(130L)을 형성하기 전에, 상기 비정질 소스/드레인 영역(120B)의 노출 표면을 건식 세정하여, 상기 비정질 소스/드레인 영역(120B)의 노출 표면으로부터 자연 산화막과 같은 원하지 않는 물질들을 제거할 수 있다. 그리고, 상기 비정질 소스/드레인 영역(120B)의 건식 세정 후 진공 파괴 없이 인시튜(in-situ)로 도 11a 및 도 11b를 참조하여 설명한 방법에 따라 상기 국부 금속막(130L)의 형성 공정을 수행할 수 있다.
도 12a 및 도 12b를 참조하면, 리세스 영역(120R) 내에 형성된 국부 금속막(130L)의 일부를 상기 리세스 영역(120R)의 측벽(RS)에 분산시켜, 상기 리세스 영역(120R)의 저면(RB) 및 측벽(RS)을 라이너(liner) 형태로 덮는 금속막(130)을 형성한다.
일부 실시예들에서, 리세스 영역(120R) 내에 형성된 국부 금속막(130L)의 일부를 상기 리세스 영역(120R)의 측벽(RS)에 분산시키기 위하여, 상기 국부 금속막(130L)에 대하여 리스퍼터링(re-sputtering) 공정을 수행할 수 있다. 예를 들면, 상기 리세스 영역(120R) 내에 형성된 국부 금속막(130L)에 대하여 Ar 스퍼터링을 수행할 수 있다.
상기 국부 금속막(130L)에 대하여 리스퍼터링 공정을 수행하는 동안, 도 11a 및 도 11b의 결과물에서 국부 금속막(130L)의 표면에 잔류할 수 있는 자연산화막 등과 같은 이물질이 제거될 수 있다.
일부 실시예들에서, 도 11a 및 도 11b를 참조하여 설명한 국부 금속막(130L)의 형성 공정과, 도 12a 및 도 12b를 참조하여 설명한 상기 국부 금속막(130L)에 대한 리스퍼터링 공정은 이들 각 공정 사이에 진공 파괴 없이 인시튜로 수행될 수 있다.
상기 국부 금속막(130L)에 대하여 리스퍼터링 공정을 수행한 결과, 상기 리세스 영역(120R) 내에는 라이너 형태의 상기 금속막(130)이 남게 되고, 상기 층간절연막(136)의 상면 위에 있는 국부 금속막(130L)은 그 두께가 감소될 수 있다. 상기 금속막(130)은 상기 리세스 영역(120R) 및 콘택홀(CH) 내에서 상기 리세스 영역(120R)의 저면(BS) 및 측벽(RS)을 완전히 덮기에 충분한 높이를 가지게 될 수 있다.
도 13a 및 도 13b를 참조하면, 리세스 영역(120R) 내에 금속막(130)이 형성된 결과물상에 상기 금속막(130)의 노출 표면 및 상기 콘택홀(CH)의 내벽을 덮는 도전성 배리어막(150)을 형성한다.
상기 도전성 배리어막(150)은 상기 금속막(130)의 노출 표면 및 상기 콘택홀(CH)의 내벽을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 도전성 배리어막(150)은 도전성 금속 질화막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(150)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 도전성 배리어막(150)은 PVD, CVD, 또는 ALD 공정을 이용하여 형성될 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.
일부 실시예들에서, 도 11a 및 도 11b를 참조하여 설명한 국부 금속막(130L)의 형성 공정과, 도 12a 및 도 12b를 참조하여 설명한 상기 국부 금속막(130L)에 대한 리스퍼터링 공정에 의한 금속막(130) 형성 공정과, 도 13a 및 도 13b를 참조하여 설명한 상기 도전성 배리어막(150)의 형성 공정은 이들 각 공정 사이에 진공 파괴 없이 인시튜로 수행될 수 있다.
도 14a 및 도 14b를 참조하면, 금속막(130)과 상기 금속막(130)을 덮는 도전성 배리어막(150)이 형성된 도 13a 및 도 13b의 결과물을 열처리하여 상기 소스/드레인 영역(120)을 구성하는 반도체 물질과 상기 금속막(130)을 구성하는 금속과의 반응을 유도하여, 리세스 영역(120R)의 저면(RB) 및 측벽(RS)에서 상기 소스/드레인 영역(120)을 덮는 금속 실리사이드막(140)을 형성한다.
상기 금속 실리사이드막(140)을 형성하는 데 있어서, 상기 소스/드레인 영역(120) 중 국부적 비정질 반도체 영역(120B)과 상기 금속막(130)이 서로 반응할 수 있다. 이 때, 상기 국부적 비정질 반도체 영역(120B) 중 리세스 영역(120R)의 측벽(RS)을 따라 형성된 비교적 작은 두께를 가지는 부분은 실리사이드화 반응에 모두 이용될 수 있다. 반면, 상기 국부적 비정질 반도체 영역(120B) 중 리세스 영역(120R)의 저면(RB)을 따라 형성된 비교적 큰 두께를 가지는 부분은 실리사이드화 반응에 일부만 이용되어, 상기 금속 실리사이드막(140)이 형성된 후, 상기 금속 실리사이드막(140)의 하부에 남아 있을 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막(140)을 형성하기 위한 상기 열처리 공정을 수행하기 위하여 레이저 어닐링을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 금속 실리사이드막(140)은 상기 리세스 영역(120R)의 저면(RB)에서 상기 소스/드레인 영역(120)을 제1 두께(TH1)(도 1b 참조)로 덮는 제1 부분(140A)을 포함할 수 있다. 또한, 상기 금속 실리사이드막(140)은 상기 제1 부분(140A)과 일체로 연결되고, 상기 리세스 영역(120R)의 측벽(RS)에서 상기 소스/드레인 영역(120)을 제1 두께(TH1)와 다른 제2 두께(TH2)(도 1b 참조)로 덮는 제2 부분(140B)을 포함할 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(140)에서 상기 제2 두께(TH2)는 상기 제1 두께(TH1)보다 더 작을 수 있다. 예를 들면, 상기 금속 실리사이드막(140)에서 상기 제2 부분(140B)의 상기 제1 방향 (X 방향)에서의 제2 두께(TH2)는 상기 제1 부분(140A)의 상기 제3 방향 (Z 방향)에서의 제1 두께(TH1)보다 더 작을 수 있다. 다른 일부 실시예들에서, 상기 제2 두께(TH2)는 상기 제1 두께(TH1)와 대략 동일할 수 있다. 상기 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 기판(110)으로부터 멀어질수록 더 작은 두께를 가질 수 있다.
상기 금속 실리사이드막(140)이 형성된 후, 도 14a 및 도 14b에 예시한 바와 같이, 상기 금속막(130) 중 일부가 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(150)과의 사이에 남게 될 수 있다. 일부 실시예들에서, 도 14a 및 도 14b에 예시한 바와 달리, 상기 금속막(130)이 전부 금속 실리사이드막(140)을 형성하는 데 이용되어, 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(150)과의 사이에 금속막(130)이 잔류하지 않을 수 있다. 이 경우, 상기 금속 실리사이드막(140)과 상기 도전성 배리어막(150)은 상호 직접 접촉될 수 있다. 이에 대한 보다 구체적인 예들을 도 16 및 도 18을 참조하여 후술한다.
도 15a 및 도 15b를 참조하면, 금속 실리사이드막(140)이 형성된 도 14a 및 도 14b의 결과물상에 상기 콘택홀(CH) 및 리세스 영역(120R)을 채우기에 충분한 두께로 도전막(160P)을 형성한다.
일부 실시예들에서, 상기 도전막(160P)은 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다.
상기 도전막(160P)은 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부를 채우면서 층간절연막(136)의 상면 위에서 도전성 배리어막(150)을 덮도록 형성될 수 있다. 상기 층간절연막(136)의 상면이 노출되고, 상기 도전성 배리어막(150) 및 도전막(160P)이 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부에만 남도록 상기 층간절연막(136)의 상면 위에 있는 국부 금속막(130L), 도전성 배리어막(150), 및 도전막(160P)의 불필요한 부분들을 제거할 수 있다. 상기 국부 금속막(130L), 도전성 배리어막(150), 및 도전막(160P)의 불필요한 부분들을 제거하기 위하여, CMP (chemical mechanical polishing) 공정 등과 같은 평탄화 공정을 수행할 수 있다.
그 결과, 도 1b 내지 도 1d에 예시한 바와 같이 상기 도전막(160P) 중 상기 콘택홀(CH) 및 리세스 영역(120R)의 내부를 채우는 부분으로 이루어지는 콘택 플러그(160)와, 상기 콘택홀(CH) 내에서 상기 콘택 플러그(160)의 주위를 포위하는 도전성 배리어막(150)이 남게 될 수 있다.
도 2a 내지 도 15b를 참조하여 설명한 바와 같은 공정에 의해 얻어진 집적회로 소자(100)는 소스/드레인 영역(120)에 형성된 리세스 영역(120R)의 저면 및 측벽을 덮는 금속 실리사이드막(140)을 형성하는 데 있어서 약 400 ℃ 또는 그 이상의 고온 공정이 요구되는 CVD 공정을 이용하지 않고, 비교적 저온 공정, 예를 들면 상온에서의 공정이 가능한 PVD 공정을 이용할 수 있다. 따라서, 소스/드레인 영역(120)과 콘택 플러그(160)와의 사이에서 콘택 저항이 향상될 수 있다.
도 16은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)의 단면도이다. 도 16에 예시한 집적회로 소자(200)는 도 1a에 예시한 집적회로 소자(100)의 레이아웃과 대체로 동일한 레이아웃을 가질 수 있다. 도 16에서는 도 1a의 B - B' 선 단면에 대응하는 구성을 예시한다. 도 16에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 16을 참조하면, 집적회로 소자(200)는 도전성 배리어막(150)의 하부 배리어막(150L)과 금속 실리사이드막(140)과의 사이에 금속막(130) (도 1a 내지 도 1d 참조)이 생략된 것을 제외하고, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
상기 집적회로 소자(200)에서, 상기 도전성 배리어막(150)의 하부 배리어막(150L)은 상기 금속 실리사이드막(140)과 직접 접할 수 있다.
도 16에 예시한 집적회로 소자(200)를 제조하기 위한 예시적인 공정에서는, 도 11a 내지 도 12b를 참조하여 설명한 바와 같은 방법으로 금속막(130)을 형성하는 데 있어서 상기 금속막(130)의 두께를 비교적 작게 형성할 수 있다. 그리고, 도 14a 및 도 14b를 참조하여 설명한 바와 같은 금속 실리사이드막(140)의 형성 공정시, 상기 비교적 작은 두께를 가지는 금속막(130)의 모든 부분이 실리사이드화될 때까지 도 13a 및 도 13b의 결과물을 열처리할 수 있다.
도 17은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)의 단면도이다. 도 17에 예시한 집적회로 소자(300)는 도 1a에 예시한 집적회로 소자(100)의 레이아웃과 대체로 동일한 레이아웃을 가질 수 있다. 도 17에서는 도 1a의 B - B' 선 단면에 대응하는 구성을 예시한다. 도 17에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17을 참조하면, 집적회로 소자(300)는 도전성 배리어막(150)의 상부 배리어막(150U)을 포위하는 부가 배리어막(170)을 더 포함하는 것을 제외하고, 도 1a 내지 도 1d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
상기 집적회로 소자(300)에서, 상기 부가 배리어막(170)은 상기 상부 배리어막(150U)과 게이트간 절연막(132)과의 사이, 상기 상부 배리어막(150U)과 블로킹 절연막(134)과의 사이, 및 상기 상부 배리어막(150U)과 층간절연막(136)과의 사이에 각각 개재되도록 콘택홀(CH) 내에서 수직 방향으로 연장되어 있을 수 있다.
일부 실시예들에서, 상기 부가 배리어막(170)은 상기 도전성 배리어막(150)의 구성 물질과 다른 물질로 이루어질 수 있다. 상기 부가 배리어막(170)은 도전성 물질 또는 절연성 물질로 이루어질 수 있다. 예를 들면, 상기 부가 배리어막(170)은 실리콘 질화물, 알루미늄 질화물, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 물질들에 한정되는 것은 아니다. 상기 부가 배리어막(170)은 단일 막, 또는 복수의 막들을 포함하는 다중막으로 이루어질 수 있다.
도 17에 예시한 바와 같이 상기 부가 배리어막(170)을 포함하는 집적회로 소자(300)를 제조하기 위한 예시적인 공정에서는, 도 12a 및 도 12b를 참조하여 설명한 바와 같은 금속막(130)의 형성 공정을 수행한 후, 도 13a 및 도 13b를 참조하여 설명한 바와 같은 도전성 배리어막(150)을 형성하는 공정을 수행하기 전에, 상기 콘택홀(CH)의 내벽을 덮는 부가 배리어 물질막을 형성한 후, 상기 부가 배리어 물질막 중 일부를 에치백 공정에 의해 제거하여 상기 부가 배리어 물질막 중 상기 콘택홀(CH)의 내부 측벽을 덮는 나머지 부분으로 이루어지는 상기 부가 배리어막(170)을 형성할 수 있다. 그 후, 상기 부가 배리어막(170)이 형성된 결과물에 대하여 도 13a 내지 도 15b를 참조하여 설명한 일련의 공정들을 수행하여, 도 17에 예시한 집적회로 소자(300)를 얻을 수 있다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)의 단면도이다. 도 18에 예시한 집적회로 소자(400)는 도 1a에 예시한 집적회로 소자(100)의 레이아웃과 대체로 동일한 레이아웃을 가질 수 있다. 도 18에서는 도 1a의 B - B' 선 단면에 대응하는 구성을 예시한다. 도 18에 있어서, 도 1a 내지 도 1d, 및 도 16에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18을 참조하면, 집적회로 소자(400)는 도전성 배리어막(150)의 상부 배리어막(150U) 및 하부 배리어막(150L)을 포위하는 부가 배리어막(170A)을 더 포함하는 것을 제외하고, 도 16에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다.
상기 집적회로 소자(400)에서, 상기 부가 배리어막(170A)은 상기 상부 배리어막(150U)과 게이트간 절연막(132)과의 사이, 상기 상부 배리어막(150U)과 블로킹 절연막(134)과의 사이, 상기 상부 배리어막(150U)과 층간절연막(136)과의 사이, 및 하부 배리어막(150L)과 금속 실리사이드막(140)과의 사이에 각각 개재되도록 콘택홀(CH) 내에서 수직 방향으로 연장되어 있을 수 있다. 또한, 상기 도전성 배리어막(150)의 하부 배리어막(150L)은 상기 금속 실리사이드막(140)의 제2 부분(140B)과 직접 접할 수 있다.
상기 부가 배리어막(170A)의 구성 물질에 대한 상세한 사항은 도 17을 참조하여 부가 배리어막(170)에 대하여 설명한 바와 같다.
도 18에 예시한 상기 부가 배리어막(170A)을 포함하는 집적회로 소자(300)를 제조하기 위한 예시적인 공정에서는, 도 11a 내지 도 12b를 참조하여 설명한 바와 같은 방법으로 금속막(130)을 형성하는 데 있어서 상기 금속막(130)의 두께를 비교적 작게 형성할 수 있다. 그리고, 상기 비교적 작은 두께의 금속막(130) 위에 금속 실리사이드막(140)을 형성하는 공정을 수행하기 전에, 상기 콘택홀(CH)의 내벽을 덮는 부가 배리어 물질막을 형성한 후, 상기 부가 배리어 물질막 중 일부를 에치백 공정에 의해 제거하여, 상기 부가 배리어 물질막 중 상기 콘택홀(CH)의 내부 측벽을 덮는 나머지 부분으로 이루어지는 상기 부가 배리어막(170A)을 형성할 수 있다. 그 후, 상기 부가 배리어막(170A)이 형성된 결과물에 대하여 도 13a 및 도 13b를 참조하여 설명한 바와 유사한 방법으로 도전성 배리어막(150)을 형성하고, 도 14a 및 도 14b를 참조하여 설명한 바와 같은 방법에 따라 상기 비교적 작은 두께를 가지는 금속막(130)의 모든 부분이 실리사이드화될 때까지 도전성 배리어막(150)이 형성된 결과물을 열처리할 수 있다. 그 후, 도 15a 및 15b를 참조하여 설명한 후속 공정들을 수행하여, 도 18에 예시한 집적회로 소자(400)를 얻을 수 있다.
도 19a 내지 도 19c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 19a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 레이아웃 다이어그램이고, 도 19b는 도 19a의 B - B' 선 단면도이고, 도 19c는 도 19a의 C - C' 선 단면도이다. 도 19a 내지 도 19c에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19a 내지 도 19c에 예시한 집적회로 소자(500)는 도 1a 내지 도 1d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 상기 집적회로 소자(500)는 기판(110) 상에 상호 평행하게 연장되는 복수의 핀형 활성 영역(FA)을 포함한다. 복수의 게이트 라인(GL)이 상기 복수의 핀형 활성 영역(FA)에 교차하도록 제2 방향 (Y 방향)으로 상호 평행하게 연장되어 있다.
상기 복수의 핀형 활성 영역(FA)에서 각각 복수의 게이트 라인(GL)의 양 측에는 소스/드레인 영역(220)이 형성되어 있다.
콘택 플러그(260)가 상기 복수의 핀형 활성 영역(FA) 중 이웃하는 2 개의 핀형 활성 영역(FA)에 걸쳐 제2 방향 (Y 방향)으로 연장되어 있다. 상기 콘택 플러그(260)는 상기 이웃하는 2 개의 핀형 활성 영역(FA)에 각각 형성된 소스/드레인 영역(220) 위에서 이들에 각각 연결되도록 형성되어 있다.
상기 소스/드레인 영역(220)의 상면에 형성된 리세스 영역(220R)의 내부로부터 상기 기판(110)의 주면 (X-Y 평면)에 수직인 제3 방향 (Z 방향)으로 콘택 플러그(260)가 연장되어 있다. 상기 콘택 플러그(260)는 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하여 이웃하는 2 개의 소스/드레인 영역(220)에 전기적으로 연결될 수 있다.
상기 콘택 플러그(260)는 상기 게이트간 절연막(132)과, 상기 블로킹 절연막(134)과, 상기 층간절연막(136)에 의해 포위되어 주위의 다른 도전층들과 상호 절연될 수 있다. 상기 콘택 플러그(260)는 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 소스/드레인 영역(220)과 상기 콘택 플러그(260)와의 사이에는 금속 실리사이드막(240)이 형성되어 있다. 상기 금속 실리사이드막(240)은 상기 리세스 영역(220R)의 내벽을 따라 형성되어 있다.
상기 콘택 플러그(260)의 저면 및 측벽은 도전성 배리어막(250)으로 포위되어 있다. 상기 도전성 배리어막(250)은 상기 금속 실리사이드막(240)에 대면하는 하부 배리어막(250L)과, 상기 하부 배리어막(250L) 위에서 상기 콘택 플러그(260)의 측벽을 포위하는 상부 배리어막(250U)을 포함한다.
상기 금속 실리사이드막(240)과 상기 하부 배리어막(250L)과의 사이에는 상기 금속 실리사이드막(240)에 포함된 금속과 동일한 물질로 이루어지는 금속막(230)이 개재되어 있을 수 있다. 일부 실시예들에서, 상기 금속막(230)은 생략될 수 있다. 이 경우, 상기 금속 실리사이드막(240)과 상기 하부 배리어막(250L)은 서로 직접 접촉될 수 있다.
상기 금속 실리사이드막(240)은 상기 콘택 플러그(260)의 저면을 덮는 제1 부분(240A)과, 상기 제1 부분(240A)과 일체로 연결되어 상기 콘택 플러그(260)의 측벽을 덮는 제2 부분(240B)을 포함한다. 일부 실시예들에서, 상기 금속 실리사이드막(240)의 제2 부분(240B)은 제1 부분(240A)보다 더 작은 두께를 가질 수 있다. 상기 금속 실리사이드막(240)의 제2 부분(240B)은 상기 콘택 플러그(260)의 측벽을 포위하는 링 형상을 가질 수 있다. 상기 금속 실리사이드막(240)의 상기 제2 부분(240B)은 상기 기판(110)으로부터 멀어질수록 더 작은 두께를 가질 수 있다.
상기 금속 실리사이드막(240)의 구성 재료에 대한 상세한 사항은 도 1a 내지 도 1d를 참조하여 금속 실리사이드막(140)에 대하여 설명한 바와 같다.
도 1a 내지 도 1d를 참조하여 소스/드레인 영역(120)에 대하여 설명한 바와 유사하게, 상기 소스/드레인 영역(220)은 결정질 반도체 영역(220A)과, 국부적 비정질 반도체 영역(220B)을 포함할 수 있다. 상기 국부적 비정질 반도체 영역(220B)은 상기 금속 실리사이드막(240)과 상기 결정질 반도체 영역(220A)과의 사이에 개재될 수 있다. 일부 실시예들에서, 상기 국부적 비정질 반도체 영역(220B)은 상기 금속 실리사이드막(240)의 제1 부분(240A)과 상기 결정질 반도체 영역(220A)과의 사이에 개재될 수 있다. 다른 일부 실시예들에서, 상기 국부적 비정질 반도체 영역(220B)은 상기 금속 실리사이드막(240)의 제1 부분(240A)과 상기 결정질 반도체 영역(220A)과의 사이, 및 상기 금속 실리사이드막(240)의 제2 부분(240B)과 상기 결정질 반도체 영역(220A)과의 사이에 각각 개재될 수 있다.
상기 소스/드레인 영역(220), 금속막(230), 금속 실리사이드막(240), 도전성 배리어막(250), 및 상기 콘택 플러그(260)에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 소스/드레인 영역(120), 금속막(130), 금속 실리사이드막(140), 도전성 배리어막(150), 및 상기 콘택 플러그(160)에 대하여 설명한 바와 대체로 동일하다.
도 19a 내지 도 19c에 예시한 바와 같은 집적회로 소자(500)를 제조하기 위하여 도 2a 내지 도 15b를 참조하여 설명한 바와 유사한 공정을 수행할 수 있다. 단, 도 8a 및 도 8b를 참조하여 설명한 콘택홀(CH) 형성 공정에서, 1 개의 소스/드레인 영역(120) 만을 노출시키는 콘택홀(CH)을 형성하는 대신, 1 개의 콘택홀(CH2)의 저면에서 이웃하는 2 개의 소스/드레인 영역(220)이 노출되도록 Y 방향을 따라 비교적 큰 폭을 가지는 콘택홀(CH2)을 형성할 수 있다. 그리고, 도 9a 및 도 9b를 참조하여 설명한 리세스 영역(120R)의 형성 공정에서, 상기 콘택홀(CH2)의 저면에서 노출되는 2 개의 소스/드레인 영역(220)과 이들 사이에 있는 게이트간 절연막(132)을 함께 식각할 수 있다. 이 때, 상기 소스/드레인 영역(220)의 식각 속도보다 상기 게이트간 절연막(132)의 식각 속도가 더 클 수 있다. 이에 따라, 상기 2 개의 소스/드레인 영역(220)의 사이에서 상기 게이트간 절연막(132)의 상면에 그루브(groove)(132G)가 형성될 수 있다. 그 후, 도 10a 내지 도 15b를 참조하여 설명한 공정들을 수행하여 집적회로 소자(500)를 제조할 수 있다.
도 20은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)의 단면도이다. 도 20에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 20을 참조하면, 집적회로 소자(600)에서 기판(110)은 제1 소자 영역(I) 및 제2 소자 영역(II)을 가진다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 전기적 특성이 서로 다른 영역들일 수 있다. 일부 실시예들에서, 상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 서로 다른 채널 타입을 가지는 트랜지스터들을 형성하는 영역들일 수 있다. 예를 들면, 상기 제1 소자 영역(I)은 PMOS 트랜지스터(TR1)를 포함하는 영역이고, 상기 제2 소자 영역(II)은 NMOS 트랜지스터(TR2)를 포함하는 영역일 수 있다.
상기 제1 소자 영역(I) 및 제2 소자 영역(II)은 도 1a 내지 도 1d를 참조하여 설명한 바와 대체로 유사한 구조를 가질 수 있다. 단, 제1 소자 영역(I)에 형성된 PMOS 트랜지스터(TR1)에 포함되는 금속 실리사이드막(140)의 저면 레벨인 제1 레벨(L1)과 제2 소자 영역(II)에 형성된 NMOS 트랜지스터(TR2)에 포함되는 금속 실리사이드막(140)의 저면 레벨인 제2 레벨(L2)은 서로 다를 수 있다. 예를 들면, 도 20에 예시한 바와 같이, 상기 제1 레벨(L1)은 상기 제2 레벨(L2)보다 더 깊고, 이에 따라 상기 제1 레벨(L1)은 상기 제2 레벨(L2)보다 상기 핀형 활성 영역(FA)의 저면 레벨에 더 가깝게 될 수 있다. 또한, 상기 제1 레벨(L1) 및 상기 제2 레벨(L2)은 각각 핀형 활성 영역(FA)의 상면(FT)의 레벨인 제3 레벨(L3)보다 더 깊고, 이에 따라 상기 제2 레벨(L2)은 상기 제1 레벨(L1)보다 상기 핀형 활성 영역(FA)의 상면(FT)에 더 가깝게 될 수 있다.
상기 제1 소자 영역(I)에서 소스/드레인 영역(120)에 형성되는 리세스 영역(120R)의 저면의 레벨은 상기 제1 레벨(L1)에 대응할 수 있다. 그리고, 상기 제2 소자 영역(II)에서 소스/드레인 영역(120)에 형성되는 리세스 영역(320R)의 저면의 레벨은 상기 제2 레벨(L2)에 대응할 수 있다. 반면, 상기 제1 영역(I) 및 제2 영역(II)에 각각 형성되는 소스/드레인 영역(120)의 상면의 레벨은 상호 동일할 수 있다. 이에 따라, 제1 소자 영역(I)에 포함된 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 제3 방향 (Z 방향)을 따라 제1 높이(HT1)를 가지고, 상기 제2 영역(II)에 포함된 금속 실리사이드막(140)의 상기 제2 부분(140B)은 상기 제3 방향 (Z 방향)을 따라 상기 제1 높이(HT1)보다 작은 제2 높이(HT2)를 가질 수 있다.
상기 제1 영역(I) 및 제2 영역(II)에서, 상기 금속 실리사이드막(140)의 제2 부분(140B)은 기판(110)으로부터 멀어질수록 더 작은 두께를 가질 수 있다.
또한, 상기 제1 영역(I) 및 제2 영역(II)에서, 상기 금속 실리사이드막(140)의 제1 부분(140A) 및 제2 부분(140B)은 각각 도판트를 포함하는 금속 실리사이드막으로 이루어질 수 있다. 상기 도판트는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합으로 이루어질 수 있다.
도 20에 예시한 바와 같은 집적회로 소자(600)를 제조하기 위하여 도 2a 내지 도 15b를 참조하여 설명한 공정들과 대체로 유사한 공정들을 수행할 수 있다. 단, 도 8a 및 도 8b를 참조하여 설명한 콘택홀(CH) 형성 공정과, 도 9a 및 도 9b를 참조하여 설명한 리세스 영역(120R) 형성 공정은 제1 영역(I) 및 제2 영역(II)에 대하여 독립적으로 수행할 수 있다. 즉, 상기 제1 영역(I)에서는 도 8a 내지 도 9b를 참조하여 설명한 공정을 수행하는 데 있어서 비교적 큰 깊이를 가지는 리세스 영역(120R)이 형성되도록 하고, 상기 제2 영역(II)에서는 도 8a 내지 도 9b를 참조하여 설명한 공정을 수행하는 데 있어서 상기 제1 영역(I)에 형성된 리세스 영역(120R)의 깊이보다 작은 깊이를 가지는 리세스 영역(120R)이 형성되도록 할 수 있다. 그 후, 제1 영역(I) 및 제2 영역(II)에 대하여 도 10a 내지 도 15b를 참조하여 설명한 바와 같은 공정들을 동시에 수행하여 도 20에 예시한 집적회로 소자(600)를 제조할 수 있다.
도 21은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(700)의 단면도이다. 도 21에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 21을 참조하면, 집적회로 소자(700)에서 기판(110)은 제3 소자 영역(III) 및 제4 소자 영역(IV)을 가진다.
일부 실시예들에서, 상기 제3 소자 영역(III) 및 제4 소자 영역(IV)은 서로 다른 기능을 수행하는 영역일 수 있다. 다른 일부 실시예들에서, 상기 제3 소자 영역(III)은 저전력 모드로 동작하는 소자들이 형성되는 영역이고, 상기 제4 소자 영역(IV)은 고전력 모드로 동작하는 소자들이 형성되는 영역일 수 있다. 또 다른 일부 실시예들에서, 상기 제3 소자 영역(III)은 메모리 소자 또는 로직 회로가 형성되는 영역이고 상기 제4 소자 영역(IV)은 입출력 장치(I/O)와 같은 주변 회로가 형성되는 영역일 수 있다.
도 21에 예시한 구성에서, 상기 제3 소자 영역(III) 및 제4 소자 영역(IV)은 대체로 동일한 구성을 가질 수 있다. 단, 상기 제4 소자 영역(IV)에서의 패턴 형성 밀도는 상기 제3 소자 영역(III)에서의 패턴 형성 밀도보다 더 작을 수 있다. 이에 따라, 상기 제4 소자 영역(IV)에 형성된 소스/드레인 영역(420)의 폭이 상기 제3 소자 영역(III)에 형성된 소스/드레인 영역(120)의 폭 보다 더 클 수 있다. 상기 제4 소자 영역(IV)에 형성된 소스/드레인 영역(420)은 결정질 반도체 영역(420A) 및 국부적 비정질 반도체 영역(420B)을 포함할 수 있다.
상기 제3 소자 영역(III)에서 상기 소스/드레인 영역(120)의 리세스 영역(120R) 위에 형성된 금속 실리사이드막(140)의 폭(W1)보다 상기 제4 소자 영역(IV)에서 상기 소스/드레인 영역(420)의 리세스 영역(420R) 위에 형성된 금속 실리사이드막(140)의 폭(W2)이 더 클 수 있다. 이와 유사하게, 상기 제3 소자 영역(III)에서 상기 금속 실리사이드막(140)의 위에 차례로 형성된 금속막(130), 도전성 배리어막(150), 및 콘택 플러그(160) 각각의 폭은 제4 소자 영역(IV)에서보다 더 클 수 있다.
도 22는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(800)의 단면도이다. 도 22에 있어서, 도 21에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 22를 참조하면, 집적회로 소자(800)는 도 21에 예시한 집적회로 소자(700)와 대체로 동일한 구성을 가진다. 단, 제4 소자 영역(IV)에서, 소스/드레인 영역(420)에 포함된 국부적 비정질 반도체 영역(420B) 중 금속 실리사이드막(140)과의 계면에 인접한 부분에 국부적으로 적어도 하나의 에어 갭(air gap)(AG)이 형성되어 있다.
도 22에서, 상기 국부적 비정질 반도체 영역(420B)과 상기 금속 실리사이드막(140)과의 계면을 따라 복수의 에어 갭(AG)이 단속적으로 형성되어 있는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 도 22에 예시된 바에 한정되지 않는다. 예를 들면, 상기 적어도 하나의 에어 갭(AG)은 상기 국부적 비정질 반도체 영역(420B) 중 리세스 영역(420R)의 저면 및/또는 측벽에 인접한 부분 중 선택되는 일부 영역에서 다양한 수 및 다양한 형상으로 형성될 수 있다. 예를 들면, 집적회로 소자(800)는 상기 국부적 비정질 반도체 영역(420B) 중 상기 금속 실리사이드막(140)과의 계면을 따라 길게 형성되어 있는 1 개의 에어 갭(AG)을 포함할 수도 있다.
일부 실시예들에서, 상기 에어 갭(AG)은 상기 제4 소자 영역(IV)에서 비교적 넓은 면적에 걸쳐서 형성된 국부적 비정질 반도체 영역(420B)으로부터 금속 실리사이드막(140)을 형성하는 동안 형성될 수 있다. 예를 들면, 상기 제4 소자 영역(IV)에서 국부적 비정질 반도체 영역(420B)과 금속막(130)과의 사이에 실리사이드화 반응이 이루어지도록 열처리하는 동안, 상기 제3 소자 영역(III)에 비해 넓은 면적을 차지하는 국부적 비정질 반도체 영역(420B)에서 실리콘 원자의 이동으로 인해 상기 에어 갭(AG)이 형성될 수 있다.
도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800)은 각각 소스/드레인 영역(120, 220, 420)에 형성된 리세스 영역(120R, 220R, 420R)의 저면 뿐 만 아니라 측벽을 덮는 금속 실리사이드막(140, 240)을 포함한다. 또한, 상기 리세스 영역(120R, 220R, 420R)의 저면 및 측벽을 덮는 금속 실리사이드막(140, 240)을 형성하는 데 있어서 약 400 ℃ 또는 그 이상의 고온 공정이 요구되는 CVD 공정을 이용하지 않고, 비교적 저온 공정, 예를 들면 상온에서의 공정이 가능한 PVD 공정을 이용할 수 있다. 따라서, 소스/드레인 영역(120, 220, 420)과 콘택 플러그(160)와의 사이에서 콘택 저항이 향상될 수 있다.
이상, 도 1a 내지 도 22를 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 이들의 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 본 발명의 기술적 사상의 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 23a 및 도 23b는 각각 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따라 소스/드레인 영역 위에 형성된 금속 실리사이드막과 그 주변 막들의 깊이에 따른 성분 분석 결과를 보여주는 그래프이다.
보다 구체적으로 설명하면, 도 23a 및 도 23b는 SiGe로 이루어지는 소스/드레인 영역에 형성된 리세스 영역의 저면 및 측벽을 덮는 금속 실리사이드막이 티타늄 실리사이드(TiSix)로 이루어지는 구조를 형성한 예의 성분 분석 결과로서, 도 23a는 상기 금속 실리사이드막 중 상기 소스/드레인 영역에 형성된 리세스 영역의 저면을 덮는 부분에서의 성분 분석 결과이고, 도 23b는 상기 금속 실리사이드막 중 소스/드레인 영역에 형성된 리세스 영역의 측벽을 덮는 부분에서의 성분 분석 결과이다.
도 23a 및 도 23b에서, 상기 금속 실리사이드막이 소스/드레인 영역에 형성된 리세스 영역의 저면을 약 8 nm의 두께로 덮도록 형성되고, 상기 리세스 영역의 측벽을 약 2 nm의 두께로 덮도록 형성된 것을 알 수 있다.
도 24는 본 발명의 기술적 사상에 의한 메모리 모듈(1400)의 평면도이다.
메모리 모듈(1400)은 모듈 기판(1410)과, 상기 모듈 기판(1410)에 부착된 복수의 반도체 칩(1420)을 포함한다.
상기 반도체 칩(1420)은 본 발명의 기술적 사상에 의한 집적회로 소자를 포함한다. 상기 반도체 칩(1420)은 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
상기 모듈 기판(1410)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1430)가 배치된다. 상기 모듈 기판(1410) 상에는 세라믹 디커플링 커패시터(1440)가 배치된다. 본 발명이 기술적 사상에 의한 메모리 모듈(1400)은 도 24에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 25를 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel) 또는 플라즈마 디스플레이 패널 (plasma display pannel)일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
상기 CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. 상기 CMOS 트랜지스터(1610)는 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
상기 CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 상기 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. 상기 CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 상기 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 상기 전송 트랜지스터(1740)의 소스가 교차 연결된다. 상기 PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, 상기 NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 상기 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 상기 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
상기 CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
상기 CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. 상기 CMOS NAND 회로(1800)는 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 29는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 1a 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들(100, 200, 300, 400, 500, 600, 700, 800) 또는 이들로부터 변형 및 변경된 집적회로 소자들 중 적어도 하나의 집적회로 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 120: 소스/드레인 영역, 120A: 결정질 반도체 영역, 120B: 국부적 비정질 반도체 영역, 120R: 리세스 영역, 130: 금속막, 140: 금속 실리사이드막, 150: 도전성 배리어막, 160: 콘택 플러그, FA: 핀형 활성 영역, GL: 게이트 라인.

Claims (20)

  1. 제1 방향으로 연장되는 핀형(fin-type) 활성 영역을 가지는 기판과,
    상기 핀형 활성 영역 위에서 상기 제1 방향에 교차하는 제2 방향으로 연장되는 게이트 라인과,
    상기 게이트 라인의 일측에서 상기 핀형 활성 영역 내에 형성되고, 리세스 영역이 형성된 상면을 가지는 소스/드레인 영역과,
    상기 소스/드레인 영역 위에서 상기 리세스 영역의 내부로부터 상기 기판의 주면에 수직인 제3 방향으로 연장되는 콘택 플러그와,
    상기 리세스 영역의 내벽을 따라 형성되고, 상기 콘택 플러그의 저면을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 콘택 플러그의 측벽을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 더 작은 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 금속 실리사이드막의 상기 제2 부분은 상기 기판으로부터 멀어질수록 더 작은 두께를 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 금속 실리사이드막은 도판트를 포함하는 금속 실리사이드막으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 도판트는 탄소족 원소 및 비활성 원소 중에서 선택되는 적어도 하나의 원소를 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 금속 실리사이드막은 MSixDy로 표시되는 조성을 가지며, 여기서 M은 금속이고, D는 M 및 Si와는 다른 성분의 원소이고, 0 < x ≤3이고, 0 < y ≤1인 것을 특징으로 하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 금속 실리사이드막의 상기 제1 부분은 상기 게이트 라인의 최저면과 상기 핀형 활성 영역의 상면과의 사이의 레벨에 형성되어 있는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 콘택 플러그는 상기 소스/드레인 영역에 형성된 상기 리세스 영역의 저면으로부터 상기 제3 방향을 따라 제1 높이를 가지고,
    상기 금속 실리사이드막의 상기 제2 부분은 상기 소스/드레인 영역에 형성된 상기 리세스 영역의 저면으로부터 상기 제3 방향을 따라 제2 높이를 가지고,
    상기 제1 높이는 상기 제2 높이의 적어도 4 배인 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 소스/드레인 영역은 결정질 반도체 영역과, 상기 금속 실리사이드막과 상기 결정질 반도체 영역과의 사이에 개재되어 있는 국부적 비정질 반도체 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제1 소자 영역 및 제2 소자 영역을 가지는 기판과,
    상기 제1 소자 영역에 형성된 제1 채널타입 트랜지스터와,
    상기 제2 소자 영역에 형성된 제2 채널 타입 트랜지스터를 포함하고,
    상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터는 각각
    핀형 활성 영역과,
    상기 핀형 활성 영역의 연장 방향과 교차하는 방향으로 연장되는 게이트 라인과,
    상기 게이트 라인의 일측에서 상기 핀형 활성 영역 내에 형성되고, 리세스 영역이 형성된 상면을 가지는 소스/드레인 영역과,
    상기 소스/드레인 영역 위에서 상기 리세스 영역의 내부로부터 상기 기판의 주면에 수직인 제3 방향으로 연장되는 콘택 플러그와,
    상기 리세스 영역의 내벽을 따라 형성되고, 상기 콘택 플러그의 저면을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 콘택 플러그의 측벽을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 포함하고,
    상기 제1 채널타입 트랜지스터에 포함된 금속 실리사이드막의 저면 레벨과 상기 제2 채널타입 트랜지스터에 포함된 금속 실리사이드막의 저면 레벨은 서로 다른 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 제1 채널타입 트랜지스터에 포함된 금속 실리사이드막의 상기 제2 부분은 상기 제3 방향을 따라 제1 높이를 가지고,
    상기 제2 채널타입 트랜지스터에 포함된 금속 실리사이드막의 상기 제2 부분은 상기 제3 방향을 따라 상기 제1 높이와 다른 제2 높이를 가지는 것을 특징으로 하는 집적회로 소자.
  12. 제10항에 있어서,
    상기 제1 채널타입 트랜지스터 및 상기 제2 채널타입 트랜지스터에서,
    상기 금속 실리사이드막의 상기 제1 부분 및 상기 제2 부분은 각각 도판트를 포함하는 금속 실리사이드막으로 이루어지고,
    상기 도판트는 Ge, C, Ar, Kr, Xe, 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 집적회로 소자.
  13. 핀형(fin-type) 활성 영역을 형성하는 단계와,
    상기 핀형 활성 영역 내에 소스/드레인 영역을 형성하는 단계와,
    상기 소스/드레인 영역을 덮는 적어도 하나의 절연막을 형성하는 단계와,
    상기 소스/드레인 영역 위에서 상기 적어도 하나의 절연막을 관통하는 콘택홀을 형성하는 단계와,
    상기 콘택홀을 통해 상기 소스/드레인 영역의 일부를 제거하여 상기 소스/드레인 영역의 상면에 리세스 영역을 형성하는 단계와,
    상기 리세스 영역의 저면에서 상기 소스/드레인 영역을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 리세스 영역의 측벽에서 상기 소스/드레인 영역을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 형성하는 단계와,
    상기 리세스 영역의 내부로부터 상기 콘택홀을 따라 연장되고 상기 금속 실리사이드막을 통해 상기 소스/드레인 영역에 연결되는 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 금속 실리사이드막을 형성하는 단계는
    상기 콘택홀을 통해 노출되는 상기 리세스 영역의 저면 및 측벽으로부터 상기 소스/드레인 영역의 일부를 비정질화하여 비정질 소스/드레인 영역을 형성하는 단계와,
    상기 리세스 영역의 저면 및 측벽 상에서 상기 비정질 소스/드레인 영역을 덮는 금속막을 형성하는 단계와,
    상기 비정질 소스/드레인 영역과 상기 금속막을 열처리하는 단계를 포함하는 것을 특징으로 하는 회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 비정질 소스/드레인 영역을 형성하는 단계는
    상기 리세스 영역의 저면 및 측벽을 통해 상기 소스/드레인 영역 내에 도판트를 경사 주입하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 비정질 소스/드레인 영역을 형성하는 단계는 상기 비정질 소스/드레인 영역 중 상기 리세스 영역의 저면에서 노출되는 부분의 두께가 상기 리세스 영역의 측벽에서 노출되는 부분의 두께보다 더 크게 되도록 상기 소스/드레인 영역 내에 도판트를 주입하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 금속막을 형성하는 단계는
    상기 리세스 영역의 저면 위에 국부 금속막을 형성하되, 상기 국부 금속막이 형성된 후, 상기 국부 금속막 위에서 상기 리세스 영역의 측벽의 일부가 노출되도록 상기 국부 금속막을 형성하는 단계와,
    상기 국부 금속막의 일부를 상기 리세스 영역의 노출된 측벽에 분산시켜 상기 리세스 영역의 상기 저면 및 상기 측벽을 덮는 라이너(liner) 형태로 덮는 상기 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 금속막을 형성하는 단계는 스퍼터링 공정을 이용하여 상기 국부 금속막의 일부를 상기 리세스 영역의 노출된 측벽에 분산시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 금속막을 형성하는 단계 후, 상기 비정질 소스/드레인 영역과 상기 금속막을 열처리하는 단계 전에, 상기 금속막의 상면과 상기 콘택홀의 내벽을 덮는 도전성 배리어막을 형성하는 단계를 더 포함하고,
    상기 금속 실리사이드막은 상기 도전성 배리어막이 형성된 후 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 핀형(fin-type) 활성 영역을 형성하는 단계와,
    상기 핀형 활성 영역 내에 반도체층을 형성하는 단계와,
    상기 반도체층의 일부를 제거하여 저면 및 측벽을 가지는 리세스 영역을 형성하는 단계와,
    상기 리세스 영역의 상기 저면 및 상기 측벽을 통해 상기 반도체층에 도판트를 주입하여 상기 반도체층 내에 비정질화된 반도체층을 형성하는 단계와,
    상기 리세스 영역의 상기 저면 및 상기 측벽에서 상기 비정질화된 반도체층에 접하는 금속층을 형성하는 단계와,
    상기 금속층 위에 도전성 배리어막을 형성하는 단계와,
    상기 도전성 배리어막이 상기 금속층을 덮고 있는 상태에서 상기 금속층과 상기 비정질화된 반도체층을 반응시켜 상기 리세스 영역의 저면에서 상기 반도체층을 제1 두께로 덮는 제1 부분과, 상기 제1 부분과 일체로 연결되어 상기 리세스 영역의 측벽에서 상기 반도체층을 상기 제1 두께와 다른 제2 두께로 덮는 제2 부분을 포함하는 금속 실리사이드막을 형성하는 단계와,
    상기 리세스 영역 내에서 상기 금속 실리사이드막 위에 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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