TWI736644B - 場效電晶體及元件 - Google Patents

場效電晶體及元件 Download PDF

Info

Publication number
TWI736644B
TWI736644B TW106121736A TW106121736A TWI736644B TW I736644 B TWI736644 B TW I736644B TW 106121736 A TW106121736 A TW 106121736A TW 106121736 A TW106121736 A TW 106121736A TW I736644 B TWI736644 B TW I736644B
Authority
TW
Taiwan
Prior art keywords
fin
layer
gate
corner
effect transistor
Prior art date
Application number
TW106121736A
Other languages
English (en)
Other versions
TW201906013A (zh
Inventor
張翊凡
李季儒
吳彥良
張文聰
楊瑞銘
呂典陽
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW106121736A priority Critical patent/TWI736644B/zh
Priority to US15/655,919 priority patent/US10002966B1/en
Publication of TW201906013A publication Critical patent/TW201906013A/zh
Application granted granted Critical
Publication of TWI736644B publication Critical patent/TWI736644B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種場效電晶體，包含一基底，其上具有一絕緣區域；一鰭狀結構，凸出於該絕緣區域的一上表面，其中該鰭狀結構沿著一第一方向延伸；一閘極，跨過該鰭狀結構，且沿著一第二方向延伸；一鰭邊角層，沿該鰭狀結構，環繞包覆著該閘極的下部；以及一側壁子，覆蓋該鰭邊角層及該閘極的一側壁。

Description

場效電晶體及元件
本發明係有關於半導體技術領域，特別是有關於一種半導體場效電晶體及元件。
在先進的半導體技術中，鰭式場效應電晶體(FinFET)已經取代傳統的平面晶體管，成為發展的主流。通常，在形成FinFET的開始，至少通過微影及蝕刻等圖案化製程在半導體基底中形成絕緣溝槽，以將佈局圖案轉移到半導體基底，透過絕緣溝槽的形成將多個鰭狀結構定義在半導體基底中。
然後，用絕緣介電材料填充絕緣溝槽，以在鰭狀結構之間形成隔離結構。接著使絕緣介電材料凹陷以暴露鰭狀結構的頂表面和上側壁。之後，形成跨越鰭狀結構的閘極結構，其中鰭狀結構和閘極結構的重疊區域是FinFET的通道區域。
然而，元件尺寸持續的微縮，導致短通道效應。由於MOSFET的尺寸減小，MOSFET的閘極具有較小的有效長度，在施加特定閘極電壓下，空乏區域中閘極能控制的電荷實際上會更少。因此，MOSFET具有較低的閾值電壓(threshold voltage)。
本發明的主要目的在提供一種改良的半導體場效電晶體及元件，可以解決上述先前技藝的不足與缺點。
根據本發明一實施例，披露一種場效電晶體，包含一基底，其上具有一絕緣區域；一鰭狀結構，凸出於該絕緣區域的一上表面，其中該鰭狀結構沿著 一第一方向延伸；一閘極，跨過該鰭狀結構，且沿著一第二方向延伸；一鰭邊角層，沿該鰭狀結構，環繞包覆著該閘極的下部；以及一側壁子，覆蓋該鰭邊角層及該閘極的一側壁。
根據本發明一實施例，披露一種元件，包含一基底，其上具有一絕緣區域；四條鰭狀結構，凸出於該絕緣區域的一上表面，其中該四條鰭狀結構彼此平行且沿著一第一方向延伸；一閘極，跨過該四條鰭狀結構，且沿著一第二方向延伸；一鰭邊角層，沿各該鰭狀結構，環繞包覆著該閘極的下部；以及一側壁子，覆蓋該鰭邊角層及該閘極的一側壁。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1:半導體元件
10:基底
12:絕緣區域
12a:上表面
20:閘極
100a~100d:場效電晶體
101~104:鰭狀結構
110:介電層
201:金屬層
201a:第一金屬層
201b:第二金屬層
202:閘極介電層
203:介面層
210:鰭邊角層
220:側壁子
230:上蓋層
240:凹陷結構
FMCD:鰭中臨界尺寸
FCD:鰭頂臨界尺寸
BCD:鰭底臨界尺寸
TCD:頂部臨界尺寸
第1圖為依據本發明一實施例所繪示的一種半導體元件的上視示意圖。
第2圖為沿著第1圖中切I-I’所視的剖面示意圖。
第3圖為一立體圖，例示鰭狀結構、閘極及鰭邊角層相對位置。
第4圖為一剖面透視圖，以虛線描繪出跨過鰭狀結構的閘極內側輪廓、凹陷結構及鰭邊角層。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應 被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
以下所稱「鰭邊角(fin corner)」係指順著鰭式場效電晶體(FinFET)的鰭狀結構與金屬閘極下部之間的交界處而定義的一倒U字形範圍。
請參閱第1圖及第2圖，其中第1圖為依據本發明一實施例所繪示的一種半導體元件的上視示意圖，第2圖為沿著第1圖中切I-I’所視的剖面示意圖。如第1圖及第2圖所示，半導體元件1包含一基底10，例如，一半導體基底或一矽基底。根據本發明一實施例，基底10上具有一絕緣區域12，例如，淺溝絕緣(shallow trench isolation)區域。
根據本發明一實施例，半導體元件1包含四條鰭狀結構101~104，凸出於絕緣區域12的一上表面12a，其中鰭狀結構101~104彼此平行且沿著一第一方向延伸，例如，參考x軸方向。
根據本發明一實施例，基底10係為一矽基底，各個鰭狀結構101~104係為一矽鰭狀結構。
根據本發明一實施例，半導體元件1另包含一閘極20，跨過鰭狀結構101~104，且沿著一第二方向延伸，例如，參考y軸方向，並依序構成四個場效電晶體100a、100b、100c、100d。根據本發明一實施例，第一方向係垂直於第二方向。第2圖中的剖面，僅顯示出位於鰭狀結構101正上方的閘極20構造。
根據本發明一實施例，閘極20係為一金屬閘極，例如，閘極20可以利用一置換金屬閘極(replacement metal gate)製程形成在一介電層110中。介電層110可以是二氧化矽或低介電常數材料層，但不限於此。
根據本發明一實施例，閘極20包含一金屬層201、一閘極介電層202，設於金屬層201及各個鰭狀結構101~104之間，以及一介面層203，設於閘極介電層202及各個鰭狀結構之間101~104。
根據本發明一實施例，金屬層201可以包含一第一金屬層201a及一第二金屬層201b，其中第一金屬層201a可以包含一阻障層，例如氮化鈦或氮化鉭等，及一功函數金屬層，例如碳化鎢、鋁化鈦、碳化鈦或碳化鉭等，第二金屬層201b以包含一低阻值金屬層，例如鎢金屬，但不限於此。
上述第一金屬層201a及第二金屬層201b皆可以是單層或多層結構。根據本發明一實施例，第二金屬層201b凸出於第一金屬層201a的頂面。
根據本發明一實施例，介面層203可以是二氧化矽層，但不限於此。
根據本發明一實施例，閘極介電層202可以是高介電常數材料，例如，二氧化鉿(HfO2)、三氧化二鋁(Al2O3)、三氧化二鑭(La2O3)、五氧化二鉭(Ta2O5)、二氧化鋯(ZrO2)、矽氧化鉿(HfSiO)、氮矽氧化鉿(HfSiON)、鋁酸鑭(LaAlO3)、矽酸鋯(ZrSiO4)等。
根據本發明一實施例，閘極20係為一凹入式閘極，其上設有一上蓋層230，例如，氮化矽層。上蓋層230的頂面與介面層203的頂面齊平。
根據本發明一實施例，半導體元件1另包含一鰭邊角層210，沿各個鰭狀結構101~104，環繞包覆著閘極20的下部。根據本發明一實施例，半導體元件1另包含一側壁子220，覆蓋鰭邊角層210及閘極20的一側壁。
根據本發明一實施例，鰭邊角層210直接接觸閘極介電層202及介面層203。根據本發明一實施例，側壁子220直接接觸閘極介電層202及鰭邊角層210，側壁子220並不直接接觸介面層203。根據本發明一實施例，鰭邊角層210不會直接接觸介電層110。
根據本發明一實施例，鰭邊角層210包含一矽氧層，例如二氧化矽，但不限於此。根據本發明一實施例，鰭邊角層210可以在以蝕刻形成虛設多晶矽閘極(圖未示)時，進一步沿鰭狀結構101的邊角氧化虛設多晶矽閘極的下部而形成。
請同時參閱第3圖及第4圖，其中，第3圖為一立體圖，例示鰭狀結構 101、閘極20及鰭邊角層210相對位置(圖中省略了側壁子220及介電層110)，第4圖則是剖面透視圖，描繪出跨過鰭狀結構101的閘極20輪廓及鰭邊角層210。
從第3圖及第4圖可看出，閘極20的下部，沿鰭狀結構101的邊角，設有一凹陷結構240。根據本發明一實施例，凹陷結構240，順著鰭狀結構101的邊角，呈現一倒U字型。鰭邊角層210順著鰭狀結構101的邊角延伸至閘極20的下部的凹陷結構240內。
根據本發明一實施例，鰭邊角層210的表面自閘極20的下部到鰭狀結構101可以呈現一有弧度的內凹曲面表面形狀。
從第4圖可看出，凹陷結構240可以自鰭狀結構101的頂部開始向下、向內形成於閘極20的下部，其中，凹陷結構240可以在接近鰭狀結構101的一半高度時達到最深，亦即，此處的閘極20的下部在接近鰭狀結構101的寬度是最小的，而鰭邊角層210的厚度則是達到最厚，故在接近鰭狀結構101的一半高度(1/2h)處，對於形成有鰭邊角層210的閘極20，定義一鰭中臨界尺寸(FMCD)。
在鰭狀結構101高度為h的頂部處，對於形成有鰭邊角層210的閘極20，定義一鰭頂臨界尺寸(FCD)，而在鰭狀結構101的底部(亦即絕緣區域12的上表面12a)，對於形成有鰭邊角層210的閘極20，定義一鰭底臨界尺寸(BCD)。在閘極20頂部定義有一頂部臨界尺寸(TCD)。
根據本發明一實施例，鰭中臨界尺寸(FMCD)、鰭頂臨界尺寸(FCD)及鰭底臨界尺寸(BCD)約略相等，且均大於頂部臨界尺寸(TCD)。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:基底
12:絕緣區域
12a:上表面
20:閘極
100a:場效電晶體
101:鰭狀結構
210:鰭邊角層
240:凹陷結構

Claims (16)

  1. 一種場效電晶體，包含：一基底，其上具有一絕緣區域；一鰭狀結構，凸出於該絕緣區域的一上表面，其中該鰭狀結構沿著一第一方向延伸；一閘極，跨過該鰭狀結構，且沿著一第二方向延伸，其中該閘極的下部，沿該鰭狀結構的邊角，設有一凹陷結構；一鰭邊角層，沿該鰭狀結構，環繞包覆著該閘極的下部，其中該鰭邊角層順著該鰭狀結構的邊角延伸至該閘極的下部的該凹陷結構內；以及一側壁子，覆蓋該鰭邊角層及該閘極的一側壁，其中，該側壁子係直接接觸該閘極的該側壁。
  2. 如申請專利範圍第1項所述的場效電晶體，其中該凹陷結構，沿該鰭狀結構的邊角，呈現一倒U字型。
  3. 如申請專利範圍第1項所述的場效電晶體，其中該閘極包含一金屬層、一閘極介電層，設於該金屬層及該鰭狀結構之間，以及一介面層，設於該閘極介電層及該鰭狀結構之間。
  4. 如申請專利範圍第3項所述的場效電晶體，其中該鰭邊角層直接接觸該閘極介電層及該介面層。
  5. 如申請專利範圍第3項所述的場效電晶體，其中該側壁子直接接觸該閘極介電層及該鰭邊角層。
  6. 如申請專利範圍第5項所述的場效電晶體，其中該側壁子並不直接接觸該介面層。
  7. 如申請專利範圍第1項所述的場效電晶體，其中該基底係為一矽基底，該鰭狀結構係為一矽鰭狀結構。
  8. 如申請專利範圍第1項所述的場效電晶體，其中該鰭邊角層包含一矽氧層。
  9. 一種半導體元件，包含：一基底，其上具有一絕緣區域；四條鰭狀結構，凸出於該絕緣區域的一上表面，其中該四條鰭狀結構彼此平行且沿著一第一方向延伸；一閘極，跨過該四條鰭狀結構，且沿著一第二方向延伸，其中該閘極的下部，沿各該鰭狀結構的邊角，設有一凹陷結構；一鰭邊角層，沿各該鰭狀結構，環繞包覆著該閘極的下部，其中該鰭邊角層順著各該鰭狀結構的邊角延伸至該閘極的下部的該凹陷結構內；以及一側壁子，覆蓋該鰭邊角層及該閘極的一側壁，其中，該側壁子係直接接觸該閘極的該側壁。
  10. 如申請專利範圍第9項所述的半導體元件，其中該凹陷結構，沿該鰭狀結構的邊角，呈現一倒U字型。
  11. 如申請專利範圍第9項所述的半導體元件，其中該閘極包含一金屬層、一閘極介電層，設於該金屬層及各該鰭狀結構之間，以及一介面層，設於該閘極介電層及各該鰭狀結構之間。
  12. 如申請專利範圍第11項所述的半導體元件，其中該鰭邊角層直接接觸該閘極介電層及該介面層。
  13. 如申請專利範圍第11項所述的半導體元件，其中該側壁子直接接觸該閘極介電層及該鰭邊角層。
  14. 如申請專利範圍第13項所述的半導體元件，其中該側壁子並不直接接觸該介面層。
  15. 如申請專利範圍第9項所述的半導體元件，其中該基底係為一矽基底，各該鰭狀結構係為一矽鰭狀結構。
  16. 如申請專利範圍第9項所述的半導體元件，其中該鰭邊角層包含一矽氧層。
TW106121736A 2017-06-29 2017-06-29 場效電晶體及元件 TWI736644B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW106121736A TWI736644B (zh) 2017-06-29 2017-06-29 場效電晶體及元件
US15/655,919 US10002966B1 (en) 2017-06-29 2017-07-21 Field effect transistor and device thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW106121736A TWI736644B (zh) 2017-06-29 2017-06-29 場效電晶體及元件

Publications (2)

Publication Number Publication Date
TW201906013A TW201906013A (zh) 2019-02-01
TWI736644B true TWI736644B (zh) 2021-08-21

Family

ID=62554754

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106121736A TWI736644B (zh) 2017-06-29 2017-06-29 場效電晶體及元件

Country Status (2)

Country Link
US (1) US10002966B1 (zh)
TW (1) TWI736644B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217420A1 (en) * 2003-04-30 2004-11-04 Yee-Chia Yeo Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20070196972A1 (en) * 2006-02-22 2007-08-23 Fujitsu Limited Semiconductor device having carrier mobility raised by generating strain in channel region and its manufacture method
US20160163797A1 (en) * 2014-12-03 2016-06-09 United Microelectronics Corp. Semiconductor Structure
US20160233164A1 (en) * 2015-02-10 2016-08-11 Jung-Hun Choi Integrated circuit device and method of manufacturing the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7579280B2 (en) 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7833887B2 (en) 2008-06-24 2010-11-16 Intel Corporation Notched-base spacer profile for non-planar transistors
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
US8980734B2 (en) * 2013-03-08 2015-03-17 Freescale Semiconductor, Inc. Gate security feature
TWI641135B (zh) 2014-12-12 2018-11-11 聯華電子股份有限公司 具有磊晶結構之鰭狀場效電晶體

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040217420A1 (en) * 2003-04-30 2004-11-04 Yee-Chia Yeo Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors
US20070196972A1 (en) * 2006-02-22 2007-08-23 Fujitsu Limited Semiconductor device having carrier mobility raised by generating strain in channel region and its manufacture method
US20160163797A1 (en) * 2014-12-03 2016-06-09 United Microelectronics Corp. Semiconductor Structure
US20160233164A1 (en) * 2015-02-10 2016-08-11 Jung-Hun Choi Integrated circuit device and method of manufacturing the same

Also Published As

Publication number Publication date
US10002966B1 (en) 2018-06-19
TW201906013A (zh) 2019-02-01

Similar Documents

Publication Publication Date Title
US9847331B2 (en) Semiconductor integrated circuit
US11699758B2 (en) Isolation structure having different distances to adjacent FinFET devices
TW201917780A (zh) 半導體裝置的製造方法
TWI711076B (zh) 鰭片型場效應電晶體及用於製造其的方法
TW201543575A (zh) 具內縮閘極端面凹切口的非平面電晶體及其製造方法
KR102262024B1 (ko) 반도체 장치
TWI664732B (zh) 半導體結構及製程
US9583394B2 (en) Manufacturing method of semiconductor structure
KR102392845B1 (ko) 반도체 장치
KR102491555B1 (ko) 반도체 장치 및 그 제조 방법
US8283217B2 (en) Prevention of oxygen absorption into high-K gate dielectric of silicon-on-insulator based finFET devices
US11557656B2 (en) Semiconductor device having a capping pattern on a gate electrode
US20080029810A1 (en) Methods of fabricating semiconductor devices having buried gates and related semiconductor devices
US11996406B2 (en) Semiconductor devices having reflective symmetry
US9780169B2 (en) Semiconductor structure having epitaxial layers
US9076870B2 (en) Method for forming fin-shaped structure
WO2024040622A1 (zh) 一种半导体结构及存储器
TWI736644B (zh) 場效電晶體及元件
CN108281477A (zh) 鳍式场效应管及其形成方法
TW202401580A (zh) 半導體裝置及其製造方法
US20180097098A1 (en) Method for fabricating finfet
TWI517263B (zh) 半導體裝置及其製造方法
TWI647845B (zh) 半導體結構及其製作方法
TWI527228B (zh) 多閘極電晶體元件
CN117810226A (zh) 半导体结构及其形成方法