TWI527228B - 多閘極電晶體元件 - Google Patents

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Description

多閘極電晶體元件
本發明有關於一種多閘極(multi-gate)電晶體元件，尤指一種採用量子力學穿隧(quantum mechanical tunneling)效應之綠能(green)鰭式場效電晶體(Fin Field effect transistor，FinFET)元件。
隨著作為核心元件的互補式金屬氧化半導體(complementary metal-oxide-semiconductor，CMOS)電晶體尺寸與操作電壓不斷的縮小，積體電路(integrated circuits，ICs)的性能與封裝密度也不斷的提升。然而，習知技術已知CMOS電晶體元件的縮小會因為關閉狀態漏電流(off-state leakage)的增加，以及次臨界斜率(subthreshold slope)限制為60mV/decade等原因，導致功率消耗無法降低。因此，現已發展出穿隧場效電晶體(tunneling field effect transistor，TFET)元件，作為解決關閉狀態漏電流問題的途徑。
請參閱第1圖。第1圖係為一習知TFET元件之示意圖。與一般MOS電晶體不同的是，TFET元件係包含不同導電型態的源極與汲極：如第1圖所示，TFET元件10具有一基底12、一閘極結構14、一n型源極16與一p型汲極18(或一p型源極16與一n型汲極18)。且熟習該項技藝之人士已知，TFET元件10可根據施加於閘極結構14的電壓完全控制源極穿隧位障(source tunneling barrier)，而作為一n型通道(n-channel)元件或一p型通道(p-channel)元件。
請參閱第2A圖與第2B圖，第2A圖與第2B圖分別為關閉與開啟狀態時TFET元件的能帶示意圖。如第2A圖所示，當TFET元件10處於關閉狀態時，閘極偏壓(gate bias voltage)為零，因此能帶彎曲並不容許電子穿隧的發生，且漏電流極低。而在開啟狀態時，閘極偏壓使得能帶彎曲容許電子由p型源極的價帶(valence band)穿隧至n型汲極的導電帶(conduction band)。且由於TFET元件具有可有效解決關閉狀態漏電流問題，以及降低功率消耗等優點，因此亦被視為極有潛力的綠能元件(green device)。
然而，即使TFET元件已可有效解決關閉狀態漏電流的問題，但其仍然因為短通道效應(short channel effect，SCE)無法持續地微縮尺寸。此外，TFET元件仍然無法解決汲極引發能帶降低(drain-induced barrier lowering，DIBL)漏電流(DIBL leakage)的問題。
因此，目前仍需要一種既可解決上述功率耗損、SCE與DIBL漏電流等問題，又可持續微縮元件尺寸的途徑。
因此，本發明之一目的係在於提供一可解決功率耗損、SCE與DIBL漏電流，以及符合元件尺寸持續微縮要求的多閘極電晶體元件。
根據本發明所提供之申請專利範圍，係提供一種多閘極電晶體元件，包含有一基底、一沿一第一方向延伸排列於該基底上之鰭片結構、一沿一第二方向延伸排列於該基底上之閘極結構、一形成於該鰭片結構內且具有一第一導電型態之汲極區域、一形成於該鰭片結構內且具有一第二導電型態之源極區域、以及一設置於該源極區域內之第一口袋型摻雜區。該第一口袋型摻雜區具有該第一導電型態，且該源極區域係包圍該第一口袋型摻雜區。此外，該第一導電型態與該第二導電型態係互補(complementary)。
根據本發明所提供之多閘極電晶體元件，係具有不同導電型態的源極區域與汲極區域，因此可作為一穿隧場效電晶體元件，且設置於源極區域內的口袋型摻雜區可提供較大的開啟電流(on current，Ion)與較低的開啟電壓(turn-on voltage，Von)。更重要的是，本發明所提供之多閘極電晶體元件係一鰭式場效電晶體(Fin Field effect transistor，FinFET)元件，故可克服平面電晶體無法解決的SCE與DIBL漏電流等問題，使得電晶體元件可進一步微縮。
請參閱第3圖至第6圖，第3圖至第6圖係為本發明所提供之一多閘極電晶體元件之一第一較佳實施例之示意圖，第4圖與第6圖分別為第3圖中沿A1-A1’、B1-B1’與C1-C1’切線獲得之剖面示意圖。如第3圖至第6圖所示，本較佳實施例所提供之多閘極電晶體元件200包含一基底202，在本較佳實施例中，基底202可包含一塊矽(bulk silicon)基底，且塊矽基底內包含複數個淺溝隔離(shallow trench isolation，STI)204。然而，本較佳實施例所提供之基底202亦可為一矽覆絕緣(silicon-on-insulator，SOI)基底。
如第3圖至第6圖所示，基底202上係設置有一鰭片結構210。鰭片結構210係利用一圖案化硬遮罩212定義於基底202上，且沿一第一方向D1延伸排列於基底202上。鰭片結構210具有一寬度與一高度，而其寬度與高度具有一比例，該比例可為1：1.5~1：2，但不限於此。值得注意的是，在本較佳實施例中，由於圖案化硬遮罩212並未去除，因此本較佳實施例所提供的多閘極電晶體元件200係一雙閘極(dual-gate)電晶體元件。
請繼續參閱第3圖至第6圖。本較佳實施例之多閘極電晶體元件200更包含一閘極結構220，閘極結構220包含一閘極介電層222、閘極導電層224與一圖案化硬遮罩226。如第3圖至第6圖所示，閘極結構220係沿一第二方向D2延伸排列於基底202上。第二方向D2與第一方向D1係具有一夾角θ，且夾角θ較佳為90度(°)，故閘極結構220係垂直於鰭片結構210，且覆蓋部分鰭片結構210，而閘極介電層222與閘極導電層224係覆蓋部分鰭片結構210的側壁。閘極介電層222可包含習知介電材料如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等介電材料。而在本較佳實施例中，閘極介電層222更可包含高介電常數(high-k)材料，例如氧化鉿(HfO)、矽酸鉿(HfSiO)或鋁、鋯、鑭等金屬的金屬氧化物或金屬矽酸鹽(metal silicates)等，但不限於此。閘極導電層224係可包含金屬層或多晶矽層。舉例來說，當本較佳實施例之閘極介電層222採用high-k材料時，本發明可與金屬閘極(metal gate)製程整合，以提供足以匹配high-k閘極介電層的控制電極。據此，閘極導電層224則可配合金屬閘極的前閘極(gate-first)製程或後閘極(gate-last)製程採用不同的材料。圖案化硬遮罩226則可包含氮化矽，但不限於此。另外，閘極結構220之側壁係可如第3圖至第6圖所示，設置有一側壁子228。
本較佳實施例所提供之多閘極電晶體元件200更包含一汲極區域230與一源極區域240。汲極區域230係形成於鰭片結構210內，且具有一第一導電型態。另外，汲極區域230與源極區域240可採用應變矽(strain-silicon)結構，故汲極區域230/源極區域240可包含一磊晶層232。而磊晶層232則可隨第一導電型態的類型而不同，舉例來說，在本較佳實施例中第一導電型態較佳為p型，故磊晶層232可包含矽鍺(silicon germaniun，SiGe)。但當第一導電型態為n型時，磊晶層232則可包含碳化矽(silicon carbide，SiC)。
源極區域240係形成於鰭片結構210內，且由第4圖與第6圖可知，汲極區域230與源極區域240係分隔設置於閘極結構220兩側的鰭片結構210內。值得注意的是，本較佳實施例中，源極區域240係具有一第二導電型態，且第二導電型態與該第一導電型態係互補(complementary)。是以當汲極區域230如本較佳實施例所述為一p型汲極時，源極區域240為一n型源極。然而熟習該項技藝之人士應知當汲極區域230為一n型源極時，源極區域240為一p型源極。更重要的是，源極區域240內分別形成有一口袋型摻雜區242，且源極區域240係包圍口袋型摻雜區242，故口袋型摻雜區242係為一浮置(floating)摻雜區。口袋型摻雜區242具有第一導電型態，在本較佳實施例中即為p型。閘極結構220係覆蓋部分源極區域240，且如第3圖至第6圖所示，口袋型摻雜區242係設置於閘極結構220下方，即口袋型摻雜區242完全被閘極結構220所覆蓋。且由於多閘極電晶體元件200係一雙閘極電晶體元件，口袋型摻雜區242係形成於鰭片結構210之兩側壁，因此可視為是兩個獨立的口袋型摻雜區242，且如第4圖與第5圖所示，這兩個獨立的口袋型摻雜區242係彼此平行。
在本較佳實施例中，當多閘極電晶體元件200作為一p型通道電晶體時，閘極結構220被施以一負電壓。負電壓係下拉p型口袋型摻雜區242的電位，使其電子穿隧至n型源極區域240，而p型口袋型摻雜區242因此而產生的電洞則流向p型汲極區域230作為汲極電流，是以多閘極電晶體元件200可提供較大的Ion與較低的Von。而當汲極區域230為一n型汲極、源極區域240為一p型源極、且形成於源極區域240內的口袋型摻雜區242為一n型區域時，多閘極電晶體元件200係作為一n型通道電晶體。此時閘極結構220被施以一正電壓，而價電子(valence electron)係由p型源極區域240流向n型口袋型摻雜區242，繼而流向n型汲極區域230，成為汲極電流。
根據本較佳實施例所提供之多閘極電晶體元件200，係為一雙閘極穿隧場效電晶體，且設置於源極區域240內的口袋型摻雜區242可提供較大的開啟電流與較低的開啟電壓。更重要的是，由於本較佳實施例提供之多閘極電晶體元件200係一鰭式場效電晶體元件，故可克服平面電晶體無法克服的SCE與DIBL漏電流等問題，使得電晶體元件可進一步微縮。
請參閱第7圖至第10圖，第7圖至第10圖係為本發明所提供之一多閘極電晶體元件之一第二較佳實施例之示意圖，第8圖至第10圖分別為第7圖中沿A2-A2’、B2-B2’與C2-C2’切線獲得之剖面示意圖。如第7圖至第10圖所示，本較佳實施例所提供之多閘極電晶體元件300包含一基底302，在本較佳實施例中，基底302可包含一塊矽基底，且塊矽基底內包含複數個STI 304。然而，本較佳實施例所提供之基底302亦可為一SOI基底。
如第7圖至第10圖所示，基底302上係設置有一鰭片結構310。鰭片結構310係利用一圖案化硬遮罩(圖未示)定義於基底302上，且沿一第一方向D1延伸排列於基底302上。鰭片結構310具有一寬度與一高度，而其寬度與高度具有一比例，該比例可為1：1.5~1：2，但不限於此。值得注意的是，在本較佳實施例中，由於圖案化硬遮罩係在形成鰭片結構310後即去除，因此本較佳實施例所提供的多閘極電晶體元件300係一三閘極(tri-gate)電晶體元件。
請繼續參閱第7圖至第10圖。本較佳實施例之多閘極電晶體元件300更包含一閘極結構320，閘極結構320包含一閘極介電層322、閘極導電層324與一圖案化硬遮罩326。如第7圖至第10圖所示，閘極結構320係沿一第二方向D2延伸排列於基底302上。第二方向D2與第一方向D1係具有一夾角θ，且夾角θ較佳為90°，故閘極結構320係垂直於鰭片結構310，且覆蓋部分鰭片結構310，而閘極介電層322與閘極導電層324係覆蓋部分鰭片結構310的側壁與頂部。閘極介電層322可包含前述之介電材料；而閘極導電層324係可包含金屬層或多晶矽層。如前所述，當本較佳實施例之閘極介電層322採用high-k材料時，本發明可與金屬閘極製程整合，以提供足以匹配high-k閘極介電層的控制電極。據此，閘極導電層324則可配合金屬閘極的前閘極(gate-first)製程或後閘極(gate-last)製程採用不同的材料。圖案化硬遮罩326則可包含氮化矽，但不限於此。另外，閘極結構320之側壁係可如第7圖至第10圖所示，設置有一側壁子328。
本較佳實施例所提供之多閘極電晶體元件300更包含一汲極區域330與一源極區域340。汲極區域330係形成於鰭片結構310內，且具有一第一導電型態。另外，汲極區域330與源極區域340可採用應變矽結構，故汲極區域330/源極區域340可包含一磊晶層332。如前所述，磊晶層332則可隨第一導電型態的類型而不同，舉例來說，在本較佳實施例中第一導電型態較佳為p型，故磊晶層332可包含SiGe；但當第一導電型態為n型時，磊晶層332則可包含SiC。
源極區域340係形成於鰭片結構310內，且由第8圖與第10圖可知，汲極區域330與源極區域340係分隔設置於閘極結構320兩側的鰭片結構310內。值得注意的是，本較佳實施例中，源極區域340係具有一第二導電型態，且第二導電型態與該第一導電型態係互補。是以當汲極區域330如本較佳實施例所述為一p型汲極時，源極區域340為一n型源極。然而熟習該項技藝之人士應知當汲極區域330為一n型源極時，源極區域340為一p型源極。更重要的是，源極區域340內係形成有至少一口袋型摻雜區342，且源極區域340係包圍口袋型摻雜區342，故口袋型摻雜區342係為一浮置摻雜區。口袋型摻雜區342具有第一導電型態，在本較佳實施例中即為p型。閘極結構320係覆蓋部分源極區域340，且如第8圖至第10圖所示，口袋型摻雜區342係設置於閘極結構320下方，即口袋型摻雜區342完全被閘極結構320所覆蓋。且由於多閘極電晶體元件300係一三閘極電晶體元件，口袋型摻雜區342係形成於鰭片結構310之兩側壁與頂部，而如第9圖所示具有一倒U形形狀。
如前所述，在本較佳實施例中，當多閘極電晶體元件300係作為一p型通道電晶體元件時，閘極結構320被施以一負電壓；而當多閘極電晶體元件300係作為一n型通道電晶體元件時，閘極結構320被施以一正電壓時。藉由電子的穿隧，多閘極電晶體元件300可提供較大的Ion與較低的Von。
根據本較佳實施例所提供之多閘極電晶體元件300，係為一三閘極穿隧場效電晶體元件，且設置於源極區域340內的口袋型摻雜區342可提供較大的開啟電流與較低的開啟電壓。更重要的是，由於本較佳實施例提供之多閘極電晶體元件300係一鰭式場效電晶體元件，故可克服平面電晶體無法解決的SCE與DIBL漏電流等問題，使得電晶體元件可進一步微縮。
另外值得注意的是，本較佳實施例中鰭片結構210/310可包含不同的材料。舉例來說，多閘極電晶體元件200/300表面係可具有與多閘極電晶體元件200/300主體(bulk)不同的材料，且較佳為能隙(energy gap，Eg)小於多閘極電晶體元件200/300主體之能隙的材料。舉例來說，當多閘極電晶體元件200/300主體包含塊矽材料時，閘極電晶體元件200/300表面通道區域可包含三五族複合半導體(III-IV compound semiconductor)材料。換句話說，本較佳實施例中的多閘極電晶體元件200/300可具有一異質通道區(hetero-channel)。對n型通道多閘極穿隧電晶體元件來說，異質通道區導致導電帶能量差大於0電子伏特(eV)；而對p型通道多閘極穿隧電晶體元件來說，異質通道區導致價帶能量差小於0電子伏特(eV)。因此異質通道區可同時改善n型通道多閘極穿隧電晶體元件與p型通道多閘極穿隧電晶體元件的量子力學穿隧電流(quantum mechanical tunneling current)，更增加Ion。另外，根據波茲曼分佈定律(Boltzmann distribution law)，當汲極區域230/330與源極區域240/340的材料能隙大於通道區域214/314的材料能隙時，可成功地壓制由通道區域214/314回流至源極/汲極的關閉電流。
綜上所述，本發明所提供之多閘極電晶體元件，係具有不同導電型態的源極區域與汲極區域，因此可作為一穿隧場效電晶體元件，且設置於源極區域內的口袋型摻雜區可提供較大的Ion與較低的Von。更重要的是，本發明所提供之多閘極電晶體元件係一鰭式場效電晶體元件，故可克服平面電晶體無法克服的SCE與DIBL漏電流等問題，使得電晶體元件可進一步微縮。而藉由異質通道區的結構更加增加Ion，且更降低關閉電流。此外，本發明所提供之多閘極電晶體元件係可成功地與應變矽結構以及金屬閘極結構等製程整合，更有益於元件表現。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．穿隧場效電晶體元件
12．．．基底
14．．．閘極結構
16．．．n型源極/汲極
18．．．p型源極/汲極
200、300．．．多閘極電晶體元件
202、302．．．基底
204、304．．．淺溝隔離
210、310．．．鰭片結構
212．．．圖案化硬遮罩
214、314．．．通道區域
220、320．．．閘極結構
222、322．．．閘極介電層
224、324‧‧‧閘極導電層
226、326‧‧‧圖案化硬遮罩
228、328‧‧‧側壁子
230、330‧‧‧汲極區域
232、332‧‧‧磊晶層
240、340‧‧‧源極區域
242、342‧‧‧口袋型摻雜區
第1圖係為一習知TFET電晶體之示意圖。
第2A圖與第2B圖分別為關閉與開啟狀態時TFET電晶體的能帶示意圖。
第3圖至第6圖係為本發明所提供之一多閘極電晶體之一第一較佳實施例之示意圖，且第4圖與第6圖分別為第3圖中沿A1-A1’、B1-B1’與C1-C1’切線獲得之剖面示意圖。
第7圖至第10圖係為本發明所提供之一多閘極電晶體之一第二較佳實施例之示意圖，且第8圖至第10圖分別為第7圖中沿A2-A2’、B2-B2’與C2-C1’切線獲得之剖面示意圖。
200．．．多閘極電晶體元件
210．．．鰭片結構
214．．．通道區域
220．．．閘極結構
222．．．閘極介電層
224．．．閘極導電層
228．．．側壁子
230．．．汲極區域
232．．．磊晶層
240．．．源極區域
242．．．口袋型摻雜區
D1．．．第一方向
D2．．．第二方向

Claims (13)

  1. 一種雙閘極(dual-gate)電晶體元件，包含有：一基底；一鰭片結構，沿一第一方向延伸排列於該基底上；一閘極結構，沿一第二方向延伸排列於該基底上；一汲極區域，形成於該鰭片結構內，且具有一第一導電型態；一源極區域，形成於該鰭片結構內，且具有一第二導電型態，該第一導電型態與該第二導電型態係互補(complementary)；一第一口袋型摻雜區，設置於該源極區域內，該第一口袋型摻雜區具有該第一導電型態，且該源極區域係包圍該口袋型摻雜區；以及一第二口袋型摻雜區，該第一口袋型摻雜區與該第二口袋型摻雜區分別設置於該鰭片結構之兩側壁。
  2. 如申請專利範圍第1項所述之多閘極電晶體元件，其中該基底包含一塊矽(bulk)基底或一矽覆絕緣(silicon-on-insulator，SOI)基底。
  3. 如申請專利範圍第1項所述之多閘極電晶體元件，其中該第一方向與該第二方向垂直。
  4. 如申請專利範圍第3項所述之多閘極電晶體元件，其中該閘極結構係覆蓋部分該鰭片結構。
  5. 如申請專利範圍第4項所述之多閘極電晶體元件，其中該汲極區域與該源極區域係分別設置於該閘極結構兩側的該鰭片結構內。
  6. 如申請專利範圍第4項所述之多閘極電晶體元件，其中該閘極結構係覆蓋部分該源極區域。
  7. 如申請專利範圍第6項所述之多閘極電晶體元件，其中該閘極結構係完全覆蓋該第一口袋型摻雜區。
  8. 如申請專利範圍第1項所述之多閘極電晶體元件，更包含一異質通道區(hetero-channel)。
  9. 如申請專利範圍第1項所述之多閘極電晶體元件，其中該第一口袋型摻雜區與該第二口袋型摻雜區係彼此平行。
  10. 如申請專利範圍第1項所述之多閘極電晶體元件，其中該閘極結構包含一閘極介電層與一閘極導電層。
  11. 如申請專利範圍第10項所述之多閘極電晶體元件，其中 該閘極導電層包含多晶矽層或金屬層。
  12. 如申請專利範圍第1項所述之多閘極電晶體元件，其中該汲極區域包含一磊晶層。
  13. 一種三閘極(tri-gate)電晶體元件，包含有：一基底；一鰭片結構，沿一第一方向延伸排列於該基底上；一閘極結構，沿一第二方向延伸排列於該基底上；一汲極區域，形成於該鰭片結構內，且具有一第一導電型態；一源極區域，形成於該鰭片結構內，且具有一第二導電型態，該第一導電型態與該第二導電型態係互補；以及一第一口袋型摻雜區，設置於該源極區域內，該第一口袋型摻雜區具有該第一導電型態，且該源極區域係包圍該第一口袋型摻雜區，其中該第一口袋型摻雜區係設置於該鰭片結構之兩側壁與頂部。
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