CN115642155A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，半导体结构包括：基底，包括衬底以及凸立于衬底的多个鳍部，衬底沿多个鳍部的排列方向上包括相邻的第一区域和第二区域；其中，沿鳍部的排列方向上，第一区域的鳍部朝向远离第二区域的一侧倾斜，第二区域的鳍部朝向远离第一区域的一侧倾斜；隔离层，位于衬底上且围绕鳍部，隔离层覆盖鳍部的部分侧壁；栅极结构，位于隔离层上且横跨鳍部；第一源漏掺杂区，位于第一区域的栅极结构两侧的鳍部内；第二源漏掺杂区，位于第二区域的栅极结构两侧的鳍部内，沿鳍部的排列方向上，第二源漏掺杂区与第一源漏掺杂区之间具有间隔。本发明实施例降低第一源漏掺杂区和第二源漏掺杂区之间发生桥接的几率。

Description

半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

但是，器件的性能仍有待提高。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。

为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于所述衬底的多个鳍部，所述衬底沿所述多个鳍部的排列方向上包括相邻的第一区域和第二区域，所述第一区域和第二区域分别用于形成第一晶体管和第二晶体管；其中，沿所述鳍部的排列方向上，所述第一区域的鳍部朝向远离所述第二区域的一侧倾斜，所述第二区域的鳍部朝向远离所述第一区域的一侧倾斜；隔离层，位于所述衬底上且围绕所述鳍部，所述隔离层覆盖所述鳍部的部分侧壁；栅极结构，位于所述隔离层上且横跨所述鳍部；第一源漏掺杂区，位于所述第一区域的栅极结构两侧的所述鳍部内；第二源漏掺杂区，位于所述第二区域的栅极结构两侧的所述鳍部内，沿所述鳍部的排列方向上，所述第二源漏掺杂区与所述第一源漏掺杂区之间具有间隔。

可选的，所述第一区域和第二区域的鳍部两侧的隔离层内还具有掺杂离子，所述掺杂离子适于使掺杂有离子的所述隔离层材料的热膨胀系数，大于位于所述第一区域和第二区域的鳍部之间的隔离层材料的热膨胀系数。

可选的，所述掺杂离子包括氮离子和碳离子中的一种或两种。

可选的，所述掺杂离子在所述隔离层中的掺杂深度为0nm至100nm。

可选的，所述第一区域和第二区域的所述鳍部倾斜的角度为1°至5°。

可选的，所述第一晶体管和第二晶体管的沟道导电类型相同；所述衬底还包括用于形成第三晶体管的第三区域，所述第三晶体管的沟道导电类型，与所述第一晶体管、第二晶体管的沟道导电类型不同；所述半导体结构还包括：第三源漏掺杂区，位于所述第三区域的栅极结构两侧的鳍部内。

可选的，所述衬底的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；所述鳍部的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；所述隔离层的材料包括氧化硅和氮氧化硅中的一种或两种；所述栅极结构的材料包括：TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的任意一种或多种。

可选的，所述半导体结构还包括：栅介质层，位于所述栅极结构与所述鳍部之间。

可选的，所述栅介质层的材料包括：HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La₂O₃、Al₂O₃、氧化硅和掺氮氧化硅中的一种或多种。

可选的，所述基底包括SRAM器件，所述第一晶体管为上拉晶体管，所述第二晶体管为第二上拉晶体管。

相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述衬底沿所述多个鳍部的排列方向上包括相邻的第一区域和第二区域，所述第一区域和第二区域分别用于形成第一晶体管和第二晶体管；在所述衬底上形成围绕所述鳍部的隔离层，所述隔离层露出所述鳍部的部分侧壁；对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂，适于增大所述隔离层材料的热膨胀系数；形成位于所述隔离层上且横跨所述鳍部的栅极结构、位于所述第一区域栅极结构两侧的鳍部内的第一源漏掺杂区、以及位于所述第二区域栅极结构两侧的鳍部内的第二源漏掺杂区。

可选的，对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂的步骤中，掺杂离子包括氮离子和碳离子中的一种或两种。

可选的，采用离子注入工艺，进行所述离子掺杂。

可选的，对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂的步骤中，掺杂离子在所述隔离层中的掺杂深度为0nm至100nm。

可选的，对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂的步骤包括：在所述第一区域和第二区域上形成覆盖所述隔离层和鳍部的覆盖层；以所述覆盖层为掩膜，对所述隔离层进行所述离子掺杂。

可选的，所述第一晶体管和第二晶体管的沟道导电类型相同；所述衬底还包括用于形成第三晶体管的第三区域，所述第三晶体管的沟道导电类型，与所述第一晶体管、第二晶体管的沟道导电类型不同；所述半导体结构的形成方法还包括：在形成隔离层之后，在进行离子掺杂之前，在所述隔离层上形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁；在进行所述离子掺杂之后，在形成所述第一源漏掺杂区和第二源漏掺杂区之前，以所述覆盖层为掩膜，在所述第三区域的伪栅结构两侧的鳍部内形成第三源漏掺杂区。

可选的，所述半导体结构的形成方法还包括：在形成所述第三源漏掺杂区之后，在形成所述第一源漏掺杂区和第二源漏掺杂区之前，去除所述覆盖层；形成所述第一源漏掺杂区和第二源漏掺杂区的步骤包括：在同一步骤中，在所述第一区域和第二区域中，在所述伪栅结构两侧的所述鳍部内形成源漏掺杂区，位于所述第一区域的源漏掺杂区用于作为所述第一源漏掺杂区，位于所述第二区域的源漏掺杂区用于作为第二源漏掺杂区。

可选的，形成所述栅极结构的步骤包括：在形成所述第一源漏掺杂区和第二源漏掺杂区之后，去除所述伪栅结构，形成栅极开口；在所述栅极开口内形成所述伪栅结构。

可选的，所述隔离层的材料包括氧化硅和氮氧化硅中的一种或两种。

可选的，其特征在于，所述第一晶体管和第二晶体管用于形成SRAM器件，所述第一晶体管为上拉晶体管，所述第二晶体管为第二上拉晶体管。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的半导体结构，沿所述鳍部的排列方向上，所述第一区域的鳍部朝向远离所述第二区域的一侧倾斜，所述第二区域的鳍部朝向远离所述第一区域的一侧倾斜，从而增大第一区域和第二区域交界处的鳍部之间的间隔，能够为第一源漏掺杂区和第二源漏掺杂区提供更大的形成空间、增大第一源漏掺杂区和第二源漏掺杂区之间的距离，进而降低第一源漏掺杂区和第二源漏掺杂区之间发生桥接的几率，优化了半导体结构的性能。

可选方案中，所述第一区域和第二区域的鳍部两侧的隔离层内还具有掺杂离子，所述掺杂离子适于使掺杂有离子的所述隔离层材料的热膨胀系数，大于位于所述第一区域和第二区域的鳍部之间的隔离层材料的热膨胀系数，因此，和位于所述第一区域和第二区域的鳍部之间的隔离层相比，位于所述第一区域和第二区域的鳍部两侧的隔离层材料的热膨胀系数更大，在温度降低后，位于所述第一区域和第二区域鳍部两侧的隔离层的体积缩小的幅度更大，能够释放出隔离层中的部分应力，使得在沿鳍部的排列方向上，所述第一区域的鳍部和第二区域的鳍部能够朝向远离对方的一侧倾斜；而且，通过在所述第一区域和第二区域的鳍部两侧的隔离层内掺杂离子的方式，以使第一区域和第二区域的鳍部倾斜，从而增大第一源漏掺杂区和第二源漏掺杂区之间的距离，对半导体结构的改动小，还有利于降低风险、提高兼容性。

本发明实施例提供的半导体结构的形成方法中，对所述第一区域和第二区域的鳍部两侧的隔离层进行离子掺杂，适于增大所述隔离层材料的热膨胀系数，因此，和位于所述第一区域和第二区域的鳍部之间的隔离层相比，位于所述第一区域和第二区域的鳍部两侧的隔离层材料的热膨胀系数更大，在温度降低后，位于所述第一区域和第二区域鳍部两侧的隔离层的体积缩小的幅度更大，能够释放出隔离层中的部分应力，使得在沿鳍部的排列方向上，所述第一区域的鳍部朝向远离所述第二区域的一侧倾斜，所述第二区域的鳍部朝向远离所述第一区域的一侧倾斜，从而增大第一区域和第二区域交界处的鳍部之间的间隔，能够为形成第一源漏掺杂区和第二源漏掺杂区提供更大的空间、增大第一源漏掺杂区和第二源漏掺杂区之间的距离，进而降低第一源漏掺杂区和第二源漏掺杂区之间发生桥接的几率，优化了半导体结构的性能。

附图说明

图1至图2是一种半导体结构的结构示意图；

图3至图4是本发明半导体结构一实施例的结构示意图；

图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前器件的性能仍有待提高。现结合一种半导体结构分析器件性能有待提高的原因。

参考图1至图2，图1是俯视图，图2是图1沿1-1’方向的剖面图，示出了一种半导体结构的结构示意图。

以半导体结构为SRAM为例，所述半导体结构包括：基底，包括衬底10以及凸立于所述衬底10上的多个鳍部11，所述衬底10沿所述多个鳍部11的排列方向上包括相邻的第一区域10U1和第二区域10U2，所述第一区域10U1和第二区域10U2分别用于形成第一晶体管和第二晶体管；栅极结构12，位于所述衬底10上且横跨所述鳍部11；源漏掺杂区13，位于所述栅极结构12两侧的所述鳍部11内。

如图1所示，所述半导体结构中，所述第一区域10U1和第二区域10U2分别用于形成第一晶体管和第二晶体管，具体地，所述第一晶体管为第一上拉(pull up)晶体管，所述第二晶体管为第二上拉晶体管(pull up)，所述第一区域10U1的源漏掺杂区13和所述第二区域10U2的源漏掺杂区13之间相间隔。

但是，随着器件尺寸的不断微缩，所述第一区域10U1和第二区域10U2的相邻鳍部11之间的距离逐渐缩小，所述第一区域10U1的源漏掺杂区13和第二区域10U2的源漏掺杂区13之间的距离也越来越近，并且，在所述半导体结构的形成过程中，所述第一区域10U1的源漏掺杂区13和第二区域10U2的源漏掺杂区13通常在同一步骤中形成，以上两个原因导致，所述第一区域10U1的源漏掺杂区13和第二区域10U2的源漏掺杂区13之间发生桥接的几率越来越高。

一种做法是在半导体结构的形成过程中，分别在不同步骤中，形成所述第一区域的源漏掺杂区和第二区域的源漏掺杂区，但是，这会增加工艺流程和工艺成本。

另一种做法是，在半导体结构的形成过程中，在形成源漏掺杂区的过程中，使第一区域的源漏掺杂区偏向远离所述第二区域的一侧，使所述第二区域的源漏掺杂区偏向远离所述第一区域的一侧。但是，偏向一侧的源漏掺杂区的应力中心，与所述鳍部的中心不在一个轴上，存在应力退化的风险，进而容易降低半导体结构的性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底，包括衬底以及凸立于所述衬底的多个鳍部，所述衬底沿所述多个鳍部的排列方向上包括相邻的第一区域和第二区域，所述第一区域和第二区域分别用于形成第一晶体管和第二晶体管；其中，沿所述鳍部的排列方向上，所述第一区域的鳍部朝向远离所述第二区域的一侧倾斜，所述第二区域的鳍部朝向远离所述第一区域的一侧倾斜；隔离层，位于所述衬底上且围绕所述鳍部，所述隔离层覆盖所述鳍部的部分侧壁；栅极结构，位于所述隔离层上且横跨所述鳍部；第一源漏掺杂区，位于所述第一区域的栅极结构两侧的所述鳍部内；第二源漏掺杂区，位于所述第二区域的栅极结构两侧的所述鳍部内，沿所述鳍部的排列方向上，所述第二源漏掺杂区与所述第一源漏掺杂区之间具有间隔。

本发明实施例提供的半导体结构，沿所述鳍部的排列方向上，所述第一区域的鳍部朝向远离所述第二区域的一侧倾斜，所述第二区域的鳍部朝向远离所述第一区域的一侧倾斜，从而增大第一区域和第二区域交界处的鳍部之间的间隔，能够为第一源漏掺杂区和第二源漏掺杂区提供更大的形成空间、增大第一源漏掺杂区和第二源漏掺杂区之间的距离，进而降低第一源漏掺杂区和第二源漏掺杂区之间发生桥接的几率，优化了半导体结构的性能。

可选方案中，所述第一区域和第二区域的鳍部两侧的隔离层内还具有掺杂离子，所述掺杂离子适于使掺杂有离子的所述隔离层材料的热膨胀系数，大于位于所述第一区域和第二区域的鳍部之间的隔离层材料的热膨胀系数，因此，和位于所述第一区域和第二区域的鳍部之间的隔离层相比，位于所述第一区域和第二区域的鳍部两侧的隔离层材料的热膨胀系数更大，在温度降低后，位于所述第一区域和第二区域鳍部两侧的隔离层的体积缩小的幅度更大，能够释放出隔离层中的部分应力，使得在沿鳍部的排列方向上，所述第一区域的鳍部和第二区域的鳍部能够朝向远离对方的一侧倾斜；而且，通过在所述第一区域和第二区域的鳍部两侧的隔离层内掺杂离子的方式，以使第一区域和第二区域的鳍部倾斜，从而增大第一源漏掺杂区和第二源漏掺杂区之间的距离，对半导体结构的改动小，还有利于降低风险、提高兼容性。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图3至图4，图3为俯视图，图4为图3沿1-1’割线的剖面图，示出了本发明半导体结构一实施例的结构示意图。

本实施例中，所述半导体结构包括：基底，包括衬底100以及凸立于所述衬底100的多个鳍部110，所述衬底100沿所述多个鳍部110的排列方向上包括相邻的第一区域I和第二区域II，所述第一区域I和第二区域II分别用于形成第一晶体管和第二晶体管；其中，沿所述鳍部100的排列方向上，所述第一区域I的鳍部110朝向远离所述第二区域II的一侧倾斜，所述第二区域II的鳍部110朝向远离所述第一区域I的一侧倾斜；隔离层120，位于所述衬底100上且围绕所述鳍部110，所述隔离层120覆盖所述鳍部110的部分侧壁；栅极结构190，位于所述隔离层120上且横跨所述鳍部110；第一源漏掺杂区170，位于所述第一区域I的栅极结构190两侧的所述鳍部110内；第二源漏掺杂区180，位于所述第二区域II的栅极结构190两侧的所述鳍部110内，沿所述鳍部110的排列方向上，所述第二源漏掺杂区180与所述第一源漏掺杂区170之间具有间隔。

基底用于为半导体结构的形成提供工艺平台。

本实施例中，所述基底包括衬底100，衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，衬底100为硅衬底，即所述衬底100的材料为单晶硅。

所述衬底100沿所述多个鳍部110的排列方向上包括相邻的第一区域I和第二区域I，所述第一区域I和第二区域II分别用于形成第一晶体管和第二晶体管。

本实施例中，所述基底包括SRAM器件，所述SRAM器件包括多个SRAM单元。SRAM器件所包含的SRAM单元数量可以为一个或多个。

相应地，本实施例中，所述第一晶体管和第二晶体管用于形成SRAM器件。具体地，所述第一晶体管为上拉晶体管，所述第二晶体管为第二上拉晶体管，所述第一晶体管和第二晶体管的沟道导电类型相同。本实施例中，所述第一晶体管和第二晶体管均为PMOS晶体管。

本实施例中，所述衬底100还包括用于形成第三晶体管的第三区域III，所述第三晶体管的沟道导电类型，与所述第一晶体管、第二晶体管的沟道导电类型不同。相应地，本实施例中，所述第三晶体管为NMOS晶体管。

本实施例中，所述第三区域III包括沿鳍部110的排列方向上位于所述第一区域I远离所述第二区域II一侧的第一子区域III(1)，以及位于所述第二区域II远离所述第一区域I一侧的第二子区域III(2)。本实施例中，所述第一子区域III(1)用于形成第一下拉(Pull down)晶体管，所述第二子区域III(2)用于形成第二下拉晶体管。所述第一下拉晶体管、第二下拉晶体管与所述第一上拉晶体管以及第二上拉晶体管构成SRAM单元。

本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)，所述鳍部110用于提供鳍式场效应晶体管的导电沟道。

沿所述鳍部110的排列方向上，所述第一区域I的鳍部110朝向远离所述第二区域II的一侧倾斜，所述第二区域II的鳍部110朝向远离所述第一区域I的一侧倾斜，从而增大第一区域I和第二区域II交界处的鳍部110之间的间隔，能够为第一源漏掺杂区170和第二源漏掺杂区180提供更大的形成空间、增大第一源漏掺杂区170和第二源漏掺杂区180之间的距离，进而降低第一源漏掺杂区170和第二源漏掺杂区180之间发生桥接的几率，优化了半导体结构的性能。

需要说明的是，所述第一区域I和第二区域II的所述鳍部110倾斜的角度α(如图4所示)不宜过小，也不宜过大。如果所述第一区域I和第二区域II的所述鳍部110倾斜的角度α过小，则对所述第一区域I和第二区域II交界处的鳍部110之间的间隔的增大效果不明显，相应降低第一源漏掺杂区170和第二源漏掺杂区180之间发生桥接的几率不明显；如果所述第一区域I和第二区域II的所述鳍部110倾斜的角度α过大，容易增加工艺风险、以及增加对器件性能造成影响的概率。为此，本实施例中，所述第一区域I和第二区域II的所述鳍部110倾斜的角度α为1°至5°，例如：2°、3°、4°等，。

本实施例中，所述第一区域I和第二区域II的所述鳍部110倾斜的角度α指的是，所述第一区域I和第二区域II的所述鳍部110与所述衬底100法线之间的夹角。

本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。

本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。

所述隔离层120用于隔离相邻的鳍部110，所述隔离层120还用于隔离衬底100与栅极结构190。

所述隔离层120的材料为绝缘材料。本实施例中，所述隔离层120的材料包括氧化硅和氮氧化硅中的一种或两种。

本实施例中，为方便清楚地示意和说明，仅在剖面示意图中示意出所述隔离层120。

本实施例中，所述第一区域I和第二区域II的鳍部110两侧的隔离层120内还具有掺杂离子，所述掺杂离子适于使掺杂有离子的所述隔离层120材料的热膨胀系数，大于位于所述第一区域I和第二区域II的鳍部110之间的隔离层120材料的热膨胀系数。

因此，和位于所述第一区域I和第二区域II的鳍部110之间的隔离层120相比，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120材料的热膨胀系数更大，在温度降低后，位于所述第一区域I和第二区域II鳍部110两侧的隔离层120的体积缩小的幅度更大，能够释放出隔离层120中的部分应力，使得在沿鳍部110的排列方向上，所述第一区域I的鳍部110和第二区域II的鳍部110能够朝向远离对方的一侧倾斜。

而且，通过在所述第一区域I和第二区域II的鳍部110两侧的隔离层120内掺杂离子的方式，以使第一区域I和第二区域II的鳍部倾斜，从而增大第一源漏掺杂区170和第二源漏掺杂区180之间的距离，对半导体结构的改动小，还有利于降低风险、提高兼容性。

本实施例中，所述衬底100和鳍部110的材料为硅，所述隔离层120的材料为氧化硅。

本实施例中，所述掺杂离子包括氮离子和碳离子中的一种或两种。

其中，当掺杂离子为氮离子时，从而使所述隔离层120的材料转变为掺氮氧化硅或氮氧化硅，氮化硅的热膨胀系数大于氧化硅的热膨胀系数，通过在隔离层120中掺杂氮离子，从而使得掺杂离子的隔离层120的热膨胀系数更接近于氮化硅的热膨胀系数，有利于实现增大掺杂离子的隔离层120的热膨胀系数的效果，相应使得和位于所述第一区域I和第二区域II的鳍部110之间的隔离层120相比，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120材料的热膨胀系数更大，进而有利于释放位于所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120中的应力。

当掺杂离子为碳离子时，从而使所述隔离层120的材料转变为掺碳氧化硅或碳氧化硅，碳化硅的热膨胀系数大于氧化硅的热膨胀系数，通过在隔离层120中掺杂碳离子，从而使得隔离层120的热膨胀系数更接近于碳化硅的热膨胀系数，有利于实现大掺杂离子的隔离层120的热膨胀系数的效果，从而使得和位于所述第一区域I和第二区域II的鳍部110之间的隔离层120相比，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120材料的热膨胀系数更大，进而有利于位于所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120中的应力释放。

本实施例中，以所述掺杂离子为氮离子为示例进行说明。

需要说明的是，所述掺杂离子在隔离层120中的掺杂深度不宜过大，否则掺杂离子容易被掺杂至衬底100以及源漏掺杂区下方的鳍部110内，容易对器件的电学性能造成影响。为此，本实施例中，所述掺杂离子在所述隔离层120中的掺杂深度为0nm至100nm。

所述栅极结构190作为器件栅极结构，用于控制导电沟道的开启和关断。所述栅极结构190位于所述隔离层120上，且覆盖所述鳍部110的部分顶部和部分侧壁。

本实施例中，所述栅极结构190为金属栅极结构。所述栅极结构190的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。

在具体实施中，所述栅极结构190可以包括功函数层(图未示)和位于所述功函数层上的栅电极层(图未示)。

所述功函数层用于调节栅极结构190的功函数，进而调节场效应晶体管的阈值电压。所述栅电极层用于作为栅极结构190与外部电路电连接的外接电极。

本实施例中，以所述栅极结构190为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。

本实施例中，所述半导体结构还包括：栅介质层(图未示)，位于所述栅极结构190与所述鳍部110之间。

所述栅介质层用于实现栅极结构190与所述鳍部110之间的电隔离。

所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La₂O₃和Al₂O₃中的一种或多种。

所述第一源漏掺杂区170用于作为第一晶体管的源极或漏极。

本实施例中，第一源漏掺杂区170包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

本实施例中，所述第一晶体管为PMOS晶体管，第一源漏掺杂区170掺杂有P型离子。具体地，第一源漏掺杂区170包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。

所述第二源漏掺杂区180用于作为第二晶体管的源极或漏极。

本实施例中，第二源漏掺杂区180包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

本实施例中，第二晶体管为PMOS晶体管，第二源漏掺杂区180掺杂有P型离子。具体地，第二源漏掺杂区180包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。

本实施例中，所述第二源漏掺杂区180与所述第一源漏掺杂区170内的掺杂离子类型相同，且所述第二源漏掺杂区180与所述第一源漏掺杂区170的材料相同，是由于在半导体结构的形成过程中，所述第二源漏掺杂区180与所述第一源漏掺杂区170在同一步骤中形成。

本实施例中，所述半导体结构还包括：第三源漏掺杂区160，位于所述第三区域III的栅极结构190两侧的鳍部110内。

所述第三源漏掺杂区160用于作为第三晶体管的源极或漏极。

具体地，所述第一子区域III(1)的第三源漏掺杂区160用于作为所述第一下拉晶体管的源极或漏极，所述第二子区域III(2)的第三源漏掺杂区160用于作为第二下拉晶体管的源极或漏极。

本实施例中，第三源漏掺杂区160包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

本实施例中，所述第三晶体管为NMOS，第三源漏掺杂区160包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。

相应的，本发明还提供一种半导体结构的形成方法。图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

以下结合附图，对本实施例半导体结构的形成方法进行详细说明。

参考图5，提供基底，包括衬底100以及凸立于所述衬底100的多个鳍部110，所述衬底100沿所述多个鳍部110的排列方向上包括相邻的第一区域I和第二区域I，所述第一区域I和第二区域II分别用于形成第一晶体管和第二晶体管。

基底用于为后续制程提供工艺平台。

本实施例中，所述基底包括衬底100，衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，衬底100为硅衬底，即所述衬底100的材料为单晶硅。

所述衬底100沿所述多个鳍部110的排列方向上包括相邻的第一区域I和第二区域I，所述第一区域I和第二区域II分别用于形成第一晶体管和第二晶体管。

本实施例中，所述形成方法用于形成SRAM器件，所述SRAM器件包括多个SRAM单元。SRAM器件所包含的SRAM单元数量可以为一个或多个。

相应地，本实施例中，所述第一晶体管和第二晶体管用于形成SRAM器件。具体地，所述第一晶体管为上拉晶体管，所述第二晶体管为第二上拉晶体管，所述第一晶体管和第二晶体管的沟道导电类型相同。本实施例中，所述第一晶体管和第二晶体管均为PMOS晶体管。

本实施例中，所述衬底100还包括用于形成第三晶体管的第三区域III，所述第三晶体管的沟道导电类型，与所述第一晶体管、第二晶体管的沟道导电类型不同。相应地，本实施例中，所述第三晶体管为NMOS晶体管。

本实施例中，所述第三区域III包括沿鳍部110的排列方向上位于所述第一区域I远离所述第二区域II一侧的第一子区域III(1)，以及位于所述第二区域II远离所述第一区域I一侧的第二子区域III(2)。本实施例中，所述第一子区域III(1)用于形成第一下拉(Pull down)晶体管，所述第二子区域III(2)用于形成第二下拉晶体管。所述第一下拉晶体管、第二下拉晶体管与所述第一上拉晶体管以及第二上拉晶体管构成SRAM单元。

本实施例中，所述基底用于形成鳍式场效应晶体管，所述鳍部110用于提供鳍式场效应晶体管的导电沟道。

本实施例中，所述鳍部110与所述衬底100为一体结构。在其他实施例中，所述鳍部也可以是外延生长于所述衬底的半导体层，从而达到精确控制所述鳍部高度的目的。

本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述鳍部的材料也可以与所述衬底的材料不同。

参考图6，在所述衬底100上形成围绕所述鳍部110的隔离层120，所述隔离层120露出所述鳍部110的部分侧壁。所述隔离层120的顶面低于所述鳍部110的顶面。

隔离层120用于隔离相邻的鳍部110，隔离层120还用于隔离衬底100与后续形成的栅极结构。

所述隔离层120的材料为绝缘材料。本实施例中，所述隔离层120的材料包括氧化硅和氮氧化硅中的一种或两种。

本实施例中，为方便清楚地示意和说明，仅在剖面示意图中示意出所述隔离层120。

结合参考图7，示出了俯视图，所述半导体结构的形成方法还包括：在形成隔离层120之后，在所述隔离层120上形成横跨所述鳍部110的伪栅结构140，所述伪栅结构140覆盖所述鳍部110的部分顶部和部分侧壁。

所述伪栅结构140用于为后续形成栅极结构占据空间位置。

所述伪栅结构140覆盖所述鳍部110的部分顶部和部分侧壁，且所述伪栅结构140的延伸方向与所述鳍部110的延伸方向相垂直。

所述伪栅结构140可以为叠层结构或单层结构。本实施例中，所述伪栅结构140为叠层结构，包括伪栅氧化层(图未示)和位于所述伪栅氧化层上的伪栅层(图未示)。

具体地，本实施例中，所述伪栅结构140为多晶硅栅极结构，所述伪栅氧化层的材料为氧化硅或氮氧化硅，所述伪栅层的材料为多晶硅或非晶硅。

参考图8至图10，图8为俯视图，图9为图8沿1-1’割线的剖面图，图10为基于图9的剖面图，对所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120进行离子掺杂130，适于增大所述隔离层120材料的热膨胀系数。

因此，和位于所述第一区域I和第二区域II的鳍部110之间的隔离层120相比，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120材料的热膨胀系数更大，在温度降低后，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120的体积缩小的幅度更大，能够释放出隔离层120中的部分应力，使得在沿鳍部110的排列方向上，所述第一区域I的鳍部110朝向远离所述第二区域II的一侧倾斜，所述第二区域II的鳍部110朝向远离所述第一区域I的一侧倾斜，从而增大第一区域I和第二区域II交界处的鳍部110之间的间隔，能够为形成位于第一区域I鳍部110内的第一源漏掺杂区和位于第二区域II鳍部110内的第二源漏掺杂区提供更大的空间，增大第一源漏掺杂区和第二源漏掺杂区之间的距离，进而降低第一源漏掺杂区和第二源漏掺杂区之间发生桥接的几率，优化了半导体结构的性能。

本实施例中，对所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120进行离子掺杂130的步骤中，掺杂离子包括氮离子和碳离子中的一种或两种。

本实施例中，所述衬底100和鳍部110的材料为硅，所述隔离层120的材料为氧化硅。

其中，当掺杂离子为氮离子时，从而使所述隔离层120的材料转变为掺氮氧化硅或氮氧化硅，氮化硅的热膨胀系数大于氧化硅的热膨胀系数，通过在隔离层120中掺杂氮离子，从而使得掺杂离子的隔离层120的热膨胀系数更接近于氮化硅的热膨胀系数，有利于实现增大掺杂离子的隔离层120的热膨胀系数的效果，相应使得和位于所述第一区域I和第二区域II的鳍部110之间的隔离层120相比，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120材料的热膨胀系数更大，进而有利于释放位于所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120中的应力。

当掺杂离子为碳离子时，从而使所述隔离层120的材料转变为掺碳氧化硅或碳氧化硅，碳化硅的热膨胀系数大于氧化硅的热膨胀系数，通过在隔离层120中掺杂碳离子，从而使得隔离层120的热膨胀系数更接近于碳化硅的热膨胀系数，有利于实现大掺杂离子的隔离层120的热膨胀系数的效果，从而使得和位于所述第一区域I和第二区域II的鳍部110之间的隔离层120相比，位于所述第一区域I和第二区域II的鳍部110两侧的隔离层120材料的热膨胀系数更大，进而有利于位于所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120中的应力释放。

本实施例中，以所述掺杂离子为氮离子为示例进行说明。

需要时说明的是，对所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120进行离子掺杂130的步骤中，掺杂离子在隔离层120中的掺杂深度不宜过大，否则掺杂离子容易被掺杂至衬底100以及源漏掺杂区下方的鳍部110内，容易对器件的电学性能造成影响。为此，本实施例中，掺杂离子在所述隔离层120中的掺杂深度为0nm至100nm。

本实施例中，对所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120进行离子掺杂130的步骤包括：如图8至图9所示，在所述第一区域I和第二区域II上形成覆盖所述隔离层120和鳍部110的覆盖层150；如图10所示，以所述覆盖层150为掩膜，对所述隔离层120进行所述离子掺杂130。

所述覆盖层150用于作为进行离子掺杂的掩膜。

本实施例中，所述覆盖层140的材料为底部抗反射层(BARC)。

本实施例中，采用离子注入工艺，进行所述离子掺杂130。离子注入工艺易于通过控制离子的注入角度和注入能量，使得离子在隔离层120内的掺杂深度和掺杂位置满足工艺需求，还易于通过控制离子的注入剂量，使得隔离层120内的掺杂浓度满足工艺需求，进而起到显著增大所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120材料的热膨胀系数的效果，以显著增大后续第一源漏掺杂区和第二源漏掺杂区的形成空间及间距，同时还降低工艺风险。

本实施例中，在进行离子掺杂130后，所述第一区域I和第二区域II的所述鳍部110倾斜的角度α为1°至5°，例如：2°、3°、4°等，从而在明显降低第一源漏掺杂区170和第二源漏掺杂区180之间发生桥接的几率的同时，还有利于降低工艺风险、以及降低对器件性能造成影响的概率，进而保障器件的性能。

结合参考图11和图12，图11为俯视图，图12为图11沿1-1’割线的剖面图，本实施例中，所述半导体结构的形成方法还包括：在进行所述离子掺杂130之后，以所述覆盖层150为掩膜，在所述第三区域III的伪栅结构150两侧的鳍部110内形成第三源漏掺杂区160。

在形成第三源漏掺杂区160的过程中，所述覆盖层150能够对所述第一区域I和第二区域II的鳍部110起到保护的作用。

所述第三源漏掺杂区160用于作为第三晶体管的源极或漏极。

具体地，所述第一子区域III(1)的第三源漏掺杂区160用于作为所述第一下拉晶体管的源极或漏极，所述第二子区域III(2)的第三源漏掺杂区160用于作为第二下拉晶体管的源极或漏极。

本实施例中，在进行所述离子掺杂130之后，利用所述覆盖层150作为形成第三源漏掺杂区160的掩膜，从而将进行离子掺杂130的工艺与形成第三源漏掺杂区160的工艺相整合，提高了工艺兼容性和工艺整合度，并且进行离子掺杂130和形成第三源漏掺杂区160能够共用一张光罩，有利于节约工艺成本。

本实施例中，第三源漏掺杂区160包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

本实施例中，所述第三晶体管为NMOS，第三源漏掺杂区160包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。

具体地，本实施例中，形成所述第三源漏掺杂区160的步骤包括：以所述覆盖层150为掩膜，在所述第三区域III的伪栅结构140两侧的鳍部110内形成第一凹槽(图未示)；在所述第一凹槽内形成所述第三源漏掺杂区160。

所述第一凹槽用于为形成第三源漏掺杂区160提供空间位置。

本实施例中，采用外延工艺，在所述第一凹槽内形成所述第三源漏掺杂区160。

需要说明的是，所述半导体结构的形成方法还包括：在形成所述第三源漏掺杂区160之后，去除所述覆盖层180，以便暴露出所述第一区域I和第二区域II的鳍部110，进而方便后续工艺的进行。

参考图13至图14，图13为俯视图，图14为图13沿1-1’割线的剖面图，形成位于所述隔离层120上且横跨所述鳍部110的栅极结构190、位于所述第一区域I栅极结构190两侧的鳍部110内的第一源漏掺杂区170、以及位于所述第二区域II栅极结构190两侧的鳍部110内的第二源漏掺杂区180。

在前述步骤中，对所述第一区域I和第二区域II的鳍部110两侧的所述隔离层120进行离子掺杂130，适于增大所述隔离层120材料的热膨胀系数，从而能够释放出隔离层120中的部分应力，使得在沿鳍部110的排列方向上，所述第一区域I的鳍部110朝向远离所述第二区域II的一侧倾斜，所述第二区域II的鳍部110朝向远离所述第一区域I的一侧倾斜，增大了第一区域I和第二区域II交界处的鳍部110之间的间隔，能够为形成第一源漏掺杂区170和第二源漏掺杂区180提供更大的空间，增大第一源漏掺杂区170和第二源漏掺杂区180之间的距离，进而降低第一源漏掺杂区170和第二源漏掺杂区180之间发生桥接的几率，优化了半导体结构的性能。

而且，本实施例仅增加了离子掺杂的工艺步骤，并且还未额外使用一张光罩，有利于在优化半导体结构性能的同时，简化工艺流程和节约成本。

所述第一源漏掺杂区170用于作为第一晶体管的源极或漏极。

所述第二源漏掺杂区180用于作为第二晶体管的源极或漏极。

本实施例中，第一源漏掺杂区170和第二源漏掺杂区180包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。

本实施例中，所述第一晶体管、第二晶体管的沟道导电类型和所述第三晶体管的沟道导电类型不同，因此，第一源漏掺杂区170和第二源漏掺杂区180，与所述第三源漏掺杂区160的掺杂类型不同。

本实施例中，所述第一晶体管和第二晶体管为PMOS晶体管，第一源漏掺杂区170和第二源漏掺杂区180掺杂有P型离子。具体地，第一源漏掺杂区170和第二源漏掺杂区180包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe。

本实施例中，形成所述第一源漏掺杂区170和第二源漏掺杂区180的步骤包括：在同一步骤中，在所述第一区域I和第二区域II中，在所述伪栅结构140两侧的所述鳍部110内形成源漏掺杂区，位于所述第一区域I的源漏掺杂区用于作为所述第一源漏掺杂区170，位于所述第二区域II的源漏掺杂区用于作为第二源漏掺杂区180。

本实施例中，在同一步骤中，形成所述第一源漏掺杂区170和第二源漏掺杂区180，与在不同步骤中形成第一源漏掺杂区和第二源漏掺杂区，以降低第一源漏掺杂区和第二源漏掺杂区之间发生桥接的几率相比，本实施例简化了工艺流程、节约了工艺成本。

本实施例中，形成所述源漏掺杂区的步骤包括：在所述第一区域I和第二区域II的伪栅结构140两侧的鳍部110内形成第二凹槽(图未示)；在所述第二凹槽内形成所述源漏掺杂区。

所述第二凹槽用于为形成源漏掺杂区提供空间位置。

本实施例中，采用外延工艺，在所述第二凹槽内形成所述源漏掺杂区。

所述栅极结构190作为器件栅极结构，用于控制导电沟道的开启和关断。

本实施例中，所述栅极结构190为金属栅极结构。所述栅极结构190的材料包括TiN、TaN、Ti、Ta、TiAL、TiALC、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的一种或多种。

在具体实施中，所述栅极结构190可以包括功函数层(图未示)和位于所述功函数层上的栅电极层(图未示)。

功函数层用于调节栅极结构190的功函数，进而调节场效应晶体管的阈值电压。所述栅电极层用于作为栅极结构190与外部电路电连接的外接电极。

本实施例中，以栅极结构190为金属栅极结构为示例进行说明。在其他实施例中，基于实际的工艺需求，栅极结构还可以为其他类型的栅极结构，例如：为多晶硅栅极结构或非晶硅栅极结构。

本实施例中，形成所述栅极结构190的步骤包括：在形成所述第一源漏掺杂区170和第二源漏掺杂区180之后，去除所述伪栅结构140，形成栅极开口(图未示)；在所述栅极开口内形成所述栅极结构190。

需要说明的是，本实施例中，所述栅极结构190与所述鳍部110之间还形成有栅介质层(图未示)，用于实现栅极结构190与所述鳍部110之间的电隔离。

所述栅介质层的材料包括氧化硅、掺氮氧化硅、HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La₂O₃和Al₂O₃中的一种或多种。

具体地，在形成所述栅极开口之后，在形成所述栅极结构190之前，在所述栅极开口的底部和侧壁上形成所述栅介质层。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

基底，包括衬底以及凸立于所述衬底的多个鳍部，所述衬底沿所述多个鳍部的排列方向上包括相邻的第一区域和第二区域，所述第一区域和第二区域分别用于形成第一晶体管和第二晶体管；其中，沿所述鳍部的排列方向上，所述第一区域的鳍部朝向远离所述第二区域的一侧倾斜，所述第二区域的鳍部朝向远离所述第一区域的一侧倾斜；

隔离层，位于所述衬底上且围绕所述鳍部，所述隔离层覆盖所述鳍部的部分侧壁；

栅极结构，位于所述隔离层上且横跨所述鳍部；

第一源漏掺杂区，位于所述第一区域的栅极结构两侧的所述鳍部内；

第二源漏掺杂区，位于所述第二区域的栅极结构两侧的所述鳍部内，沿所述鳍部的排列方向上，所述第二源漏掺杂区与所述第一源漏掺杂区之间具有间隔。

2.如权利要求1所述的半导体结构，其特征在于，所述第一区域和第二区域的鳍部两侧的隔离层内还具有掺杂离子，所述掺杂离子适于使掺杂有离子的所述隔离层材料的热膨胀系数，大于位于所述第一区域和第二区域的鳍部之间的隔离层材料的热膨胀系数。

3.如权利要求2所述的半导体结构，其特征在于，所述掺杂离子包括氮离子和碳离子中的一种或两种。

4.如权利要求2所述的半导体结构，其特征在于，所述掺杂离子在所述隔离层中的掺杂深度为0nm至100nm。

5.如权利要求1所述的半导体结构，其特征在于，所述第一区域和第二区域的所述鳍部倾斜的角度为1°至5°。

6.如权利要求1所述的半导体结构，其特征在于，所述第一晶体管和第二晶体管的沟道导电类型相同；所述衬底还包括用于形成第三晶体管的第三区域，所述第三晶体管的沟道导电类型，与所述第一晶体管、第二晶体管的沟道导电类型不同；

所述半导体结构还包括：第三源漏掺杂区，位于所述第三区域的栅极结构两侧的鳍部内。

7.如权利要求1所述的半导体结构，其特征在于，所述衬底的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；

所述鳍部的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种；

所述隔离层的材料包括氧化硅和氮氧化硅中的一种或两种；

所述栅极结构的材料包括：TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的任意一种或多种。

8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅介质层，位于所述栅极结构与所述鳍部之间。

9.如权利要求8所述的半导体结构，其特征在于，所述栅介质层的材料包括：

HfO₂、ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La₂O₃、Al₂O₃、氧化硅和掺氮氧化硅中的一种或多种。

10.如权利要求1至9任一项所述的半导体结构，其特征在于，所述基底包括SRAM器件，所述第一晶体管为上拉晶体管，所述第二晶体管为第二上拉晶体管。

11.一种半导体结构的形成方法，其特征在于，包括：

提供基底，包括衬底以及凸立于所述衬底的多个鳍部，所述衬底沿所述多个鳍部的排列方向上包括相邻的第一区域和第二区域，所述第一区域和第二区域分别用于形成第一晶体管和第二晶体管；

在所述衬底上形成围绕所述鳍部的隔离层，所述隔离层露出所述鳍部的部分侧壁；

对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂，适于增大所述隔离层材料的热膨胀系数；

形成位于所述隔离层上且横跨所述鳍部的栅极结构、位于所述第一区域栅极结构两侧的鳍部内的第一源漏掺杂区、以及位于所述第二区域栅极结构两侧的鳍部内的第二源漏掺杂区。

12.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂的步骤中，掺杂离子包括氮离子和碳离子中的一种或两种。

13.如权利要求12所述的半导体结构的形成方法，其特征在于，采用离子注入工艺，进行所述离子掺杂。

14.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂的步骤中，掺杂离子在所述隔离层中的掺杂深度为0nm至100nm。

15.如权利要求11所述的半导体结构的形成方法，其特征在于，对所述第一区域和第二区域的鳍部两侧的所述隔离层进行离子掺杂的步骤包括：在所述第一区域和第二区域上形成覆盖所述隔离层和鳍部的覆盖层；以所述覆盖层为掩膜，对所述隔离层进行所述离子掺杂。

16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述第一晶体管和第二晶体管的沟道导电类型相同；所述衬底还包括用于形成第三晶体管的第三区域，所述第三晶体管的沟道导电类型，与所述第一晶体管、第二晶体管的沟道导电类型不同；

所述半导体结构的形成方法还包括：在形成隔离层之后，在进行离子掺杂之前，在所述隔离层上形成横跨所述鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁；

在进行所述离子掺杂之后，在形成所述第一源漏掺杂区和第二源漏掺杂区之前，以所述覆盖层为掩膜，在所述第三区域的伪栅结构两侧的鳍部内形成第三源漏掺杂区。

17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第三源漏掺杂区之后，在形成所述第一源漏掺杂区和第二源漏掺杂区之前，去除所述覆盖层；

形成所述第一源漏掺杂区和第二源漏掺杂区的步骤包括：在同一步骤中，在所述第一区域和第二区域中，在所述伪栅结构两侧的所述鳍部内形成源漏掺杂区，位于所述第一区域的源漏掺杂区用于作为所述第一源漏掺杂区，位于所述第二区域的源漏掺杂区用于作为第二源漏掺杂区。

18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述栅极结构的步骤包括：在形成所述第一源漏掺杂区和第二源漏掺杂区之后，去除所述伪栅结构，形成栅极开口；在所述栅极开口内形成所述伪栅结构。

19.如权利要求11所述的半导体结构的形成方法，其特征在于，所述隔离层的材料包括氧化硅和氮氧化硅中的一种或两种。

20.如权利要求11至19任一项所述的半导体结构的形成方法，其特征在于，所述第一晶体管和第二晶体管用于形成SRAM器件，所述第一晶体管为上拉晶体管，所述第二晶体管为第二上拉晶体管。

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