KR20000027906A - 집적 회로 내의 저항 제조 방법 - Google Patents
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Abstract
본 발명은 집적 회로(integrated circuits) 내의 저항 제조 방법에 관한 것으로, 본 발명은 저항을 형성하기 위해 폴리실리콘이 사용되는 종래 기술보다 더 넓은 범위의 저항값(resistance values)을 갖는 저항을 얻을 수 있다. 이 방법에 따르면, 내열 금속 산화막(refractory metal oxides)으로부터 저항이 형성된다. 하나의 특정(specific) 저항 특성을 제공하기 위해, 내열 금속 산화막의 저항이 형성되는 선택된 부위에 하나의 수소 처리(hydrogen treatment) 단계가 수행된다. 수소 처리를 통해, 내열 금속 산화막의 선택된 부분이 저항 역할을 하는 반도전성 산화막(semi-conductive oxide) 또는 도전성 산화막(conductive oxide)으로 변화된다. 또한, 다양한 저항 특성을 갖는 복수의 저항을 형성할 때, 집적회로 내에 형성되는 저항이 정의된 내열 금속 산화막의 선택된 부위에 많은 단계의 수소 처리가 연속적으로 수행된다. 이러한 다양한 수소 처리 단계는 각각 다른 공정 파라미터 세트(sets of process parameters)에 기초하여 수행되고, 다양한 저항 특성을 갖는 저항을 형성하기 위해 내열 금속 산화막의 선택된 부위를 도전 산화막(conductive oxides)으로 변화시키는 것이 원하는 정도로 조절될 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 좀 더 구체적으로는 집적 회로(integrated circuits) 내의 저항 제조 방법에 관한 것이다.
저항은 메모리 및 로직 소자와 같은 집적 회로를 포함하여 모든 종류의 전기적 전자 회로(electrical and electronic circuits)에서 가장 자주 사용되는 구성 요소이다. 일반적으로, 집적 회로 내의 저항은 저농도로 도핑된 폴리실리콘막(lightly-doped polysilicon layers)으로 형성된다. 상기 폴리실리콘막은 특정 길이(specific lengths)로 형성되고, 원하는 저항값을 제공하기 위한 단면적(cross-sectional areas)으로 형성된다. 집적 회로 내에 저항을 형성하는 다른 종래의 방법은 도핑 되지 않은 폴리실리콘막 및 고농도로 도핑된 폴리실리콘막과 같은 고저항 도전막 및 저저항 도전막의 결합 구조에 대해 써멀 어닐링 공정(thermal annealing process)을 수행하는 것이다. 이 방법도 또한 도전막이 특정 길이 및 원하는 저항값을 제공하는 단면적을 갖도록 요구된다.
집적 회로 내의 저항 제조 방법이 U. S. P 5,316,978 "Fabricating Resistors for Integrated Circuits", U. S. P 5,465,005 "Polysilicon Resistor Structure Including Polysilicon Contact", 그리고 U. S. P 5,677,228 "Method of Fabricating a Resistor in an Integrated Circuit" 등에 개시되어 있다.
그러나, 상술한 방법들의 하나의 결점은, 폴리실리콘이 저항 형성에 사용되므로, 상기 폴리실리콘막을 특정한 길이 및 원하는 저항값을 제공하는 단면적을 갖도록 하는 식각 공정이 요구된다. 이것은 전체 공정을 매우 복잡하고 또 수행하기 어렵게 한다. 다른 결점은 폴리실리콘의 사용이 결과적으로 형성된 저항에 대해 단지 제한된 저항값 범위를 갖도록 하는 것이다. 이것은 폴리실리콘 베이스(polysilicon-based) 저항의 저항값이 저항의 길이와 단면적에 크게 의존하기 때문이다. 따라서, 고저항을 얻기 위해서는 폴리실리콘막이 매우 길어야 한다. 웨이퍼가 그 크기에 있어서 매우 작기 때문에, 결과적으로 형성되는 저항에 대한 가능한 저항값의 범위가 제한된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 집적 회로 내에서 폴리실리콘을 사용하지 않고 저항을 제조하는 방법을 제공함에 그 목적이 있다.
본 발명의 다른 목적은 식각을 필요로 하지 않는 제조 공정으로 가능한 전체 공정이 종래 수행되는 공정 보다 더 단순하고 더 쉽게 수행되도록 하는 집적회로 내의 저항 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 확장된 길이(extensive length)가 아니어도 큰 저항값을 갖는 저항을 형성할 수 있는 집적회로 내의 저항 제조 방법을 제공함에 있다. 이것은 저항의 레이아웃에 요구되는 웨이퍼 면적을 종래 요구되는 면적보다 줄어들게 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 집적 회로 내에 저항을 제조하는 방법에 포함된 단계들을 설명하기 위해 사용된 단면도;
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 집적 회로 내에 복수의 다양한 저항값의 저항을 제조하는 방법에 포함된 단계들을 설명하기 위해 사용된 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100, 200 : 반도체 기판 101, 201 : 내열 금속 산화막
102 : 마스크막 103, 203, 205 : 콘택홀
202 : 제 1 마스크막 204 : 제 2 마스크막
(구성)
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 의하면, 집적 회로 내의 저항 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판 전면에 내열 금속 산화막을 형성하는 단계; 및 상기 내열 금속 산화막의 선택된 부분을 수소 처리하되, 원하는 저항 역할을 하도록 내열 금속 산화막의 선택된 부분을 특정한 저항 특성의 도전 산화막(conductive oxide)으로 변화시키기 위해 수행하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명의 다른 실시예에 의하면, 집적 회로 내의 저항 제조 방법은, 반도체 기판을 준비하는 단계; 상기 반도체 기판 전면에 내열 금속 산화막을 형성하는 단계; 상기 내열 금속 산화막의 집적회로 내에 형성되는 저항이 정의되는 복수의 선택된 부분들에 대해 많은 수의 수소 처리 단계를 연속적으로 수행한다. 다양한 수소 처리 단계는 상기 내열 금속 산화막의 선택된 부분들을 저항 역할을 하는 다양한 저항 특성의 도전 산화막으로 변화시키기 위해서 각각 많은 수의 소정의 공정 파라미터 세트에 기초하여 수행된다.
(작용)
도 1c를 참조하면, 본 발명의 실시예에 따른 신규한 집적 회로 내의 저항 제조 방법은, 내열 금속 산화막을 선택적으로 수소 처리함으로써 저항을 형성한다. 이로써, 종래 보다 집적 회로 내에 더 넓은 범위의 저항값을 갖는 저항을 형성할 수 있고, 종래와 같이 식각 공정을 수행할 필요 없이 다른 저항값을 갖는 저항을 형성할 수 있으며, 반도체 기판 전면에 길게 연장시키지 않고도 큰 저항값을 갖는 저항을 형성할 수 있다. 따라서, 가격을 줄이기 위해서 반도체 기판 내의 감소된 레이아웃 면적이 사용되도록 할 수 있고, 종래 보다 더 가격 효과적인 구현을 할 수 있다.
(실시예)
이하, 도 1 및 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
본 발명의 실시예를 설명하기 전에, 먼저 집적 회로 내에 저항을 제조하기 위한 본 발명에 의해 사용된 기본적인 원리를 간단히 설명한다.
TiO2, Ta2O5, FeO3, 그리고 BaTiO3 등과 같은 내열 금속 산화막은 보통 넓은 밴드 갭(wide band gap)을 갖는 절연막이다. 그러나, 이러한 내열 금속 산화막은 수소 플라즈마 처리(hydrogen plasma treatment) 내지 수소 열처리(hydrogen thermal treatment)에 의해 n형 도전 산화막으로 변화될 수 있다. 이러한 종류의 처리를 통해, 수소가 이온 형태로 이들 내열 금속 산화막 내의 금속 원자들 간의 구조적 갭(structural gaps) 또는 공간(vacancies) 내로 주입될 수 있다. 따라서, 절연성 산화막이 반도전성(semi-conductive) 또는 도전성(conductive) 산화막으로 변화될 수 있다. 그 반응식이 다음과 같이 표현된다.
[반응식]
이것은 또한 반도전성 또는 도전성 산화막의 전도도가 산화막 내의 산소량에 의존함을 나타낸다. 따라서, 수소 처리된 산화막의 저항은 상기 수소 플라즈마 처리 또는 수소 열 처리에서 사용되는 공정 파라미터들을 조절함으로써 원하는 값들로 다양하게 조절될 수 있다. 이러한 공정 파라미터들은 공정 시간, 온도, 그리고 수소 이온 농도를 포함한다.
내열 금속 산화막을 도전성 산화막으로 변화시키기 위해 수소 처리를 사용하는 것이 (1) 본 발명의 발명자인 Fu-Tai Liou 의 " Semiconductor Electrodes For Photoelectrolysis"(뉴욕 주립대, 1982); (2) C. Y. Yang "Solid Electrochemical Modification of Semiconductors"(Solid State Communication, Vol. 43, No. 8, pp. 633 - 636); 그리고 (3) Fu-Tai Liou et al., "Photoelectrolysis at Fe2O3/TiO2 Heterojunction Electrode"(Journal of The Electrochemical Society, Vol. 129, No. 2, pp. 342 - 345, Feb., 1982)의 논문에 개시되어 있다.
본 발명에 따른 두 실시예가 다음에 서술되며, 도 1a 내지 도 1c를 참조하여 제 1 실시예를 설명하고, 도 2a 내지 도 2e를 참조하여 제 2 실시예를 설명한다.
(실시예 1)
도 1a 내지 도 1c는 본 발명의 제 1 실시예에 따른 집적 회로 내에 저항을 제조하는 방법에 포함된 단계들을 설명하기 위해 사용된 단면도이다.
도 1a는 먼저, 반도체 기판(100)이 준비되는 단계를 나타낸다. 상기 반도체 기판(100)은 MOS 트랜지스터 및 필드 산화막 또는 STI(shallow trench isolation; 얕은 트렌치 격리) 구조와 같은 다양한 종류의 전자 요소(electronic components)(도면에 미도시) 및 격리 구조(isolation structures)(도면에 미도시)가 이미 형성되어 있을 수 있다. 이들 요소를 형성하는 공정 단계들은 본 발명의 의도와 범주 내에 있지 않기 때문에 도시되어 있지 않으며 여기서 더 상세히 설명하지 않는다. 대체로 말하면, 본 발명의 방법은 반도체 기판(100) 전면의 어떤 위치라도 저항이 형성될 수 있도록 한다.
상기 반도체 기판(100) 전면에 저항을 형성하기 위해서, 먼저 상기 반도체 기판(100) 전면에 내열 금속 산화막(101)이 증착된다. 상기 내열 금속 산화막은 TiO2, Ta2O5, FeO3, 그리고 BaTiO3을 포함하는 그룹으로부터 선택된다.
도 1b에 있어서, 포토레지스트막(photoresist layer) 또는 확산 배리어막(diffusion barrier layer)과 같은 마스크막(mask layer)(102)이 상기 내열 금속 산화막(101)의 전면에 형성된다. 상기 마스크막(102)은 상기 내열 금속 산화막(101)의 선택된 부분을 노출시키도록 콘택홀(103)을 형성하기 위해서 선택적으로 제거된다.(도 1b의 참조 번호 101a로 표시된 그늘진 영역) 상기 마스크막(102)을 마스크로 사용하여, 웨이퍼가 수소 플라즈마 처리되거나 수소 열처리된다. 이 처리를 통해, 상기 내열 금속 산화막(101)의 마스크 되지 않은 부분 101a가 특정 저항 특성을 갖는 도전성 산화막(conductive oxide)으로 변화된다.(단위 단면적 당 저항값의 용어로 정의됨)
도 1c를 참조하면, 후속 단계에 있어서, 상기 마스크막(102)이 모두 제거된다. 내열 금속 산화막(101) 내의 도전 산화막(101a)이 원하는 저항으로 제공된다.
도 1b의 단계에서 원하는 저항값을 제공하는 소정의 길이를 갖는 도전 산화막을 형성하기 위해서 소정의 크기를 갖는 콘택홀(103)을 형성함으로써, 상기 내열 금속 산화막(101) 내의 상기 도전 산화막(101a)의 저항을 간단히 원하는 값으로 조절할 수 있다.
(실시예 2)
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 집적 회로 내에 복수의 다양한 저항값의 저항을 제조하는 방법에 포함된 단계들을 설명하기 위해 사용된 단면도이다. 특히, 이 저항들은 다른 저항 특성을 갖도록 형성된다.
도 2a를 참조하면, 초기 단계로 반도체 기판(200)이 준비된다. 상기 반도체 기판(200)은 이미 MOS 트랜지스터 및 필드 산화막 또는 STI 구조들과 같은 다양한 종류의 전자 요소들(도면에 미도시)과 격리 구조들(도면에 미도시)이 형성되어 있을 수 있다. 이러한 요소들을 형성하는 공정 단계는 본 발명의 의도 및 범주 내에 있지 않으므로 도시되어 있지 않으며, 여기서 더 상세히 설명하지 않는다. 대체로 말하면, 본 발명의 방법은 반도체 기판(200) 전면의 어떤 위치라도 저항이 형성될 수 있도록 한다.
상기 반도체 기판(200) 전면에 다양한 저항 특성을 갖는 저항을 형성하기 위해서, 먼저 상기 반도체 기판(200) 전면에 내열 금속 산화막(201)이 증착된다. 상기 내열 금속 산화막은 TiO2, Ta2O5, FeO3, 그리고 BaTiO3을 포함하는 그룹으로부터 선택된다.
도 2b에 있어서, 포토레지스트막 또는 확산 배리어막과 같은 제 1 마스크막(202)이 상기 내열 금속 산화막(201)의 전면에 형성된다. 상기 제 1 마스크막(202)은 상기 내열 금속 산화막(201)의 제 1 선택 부위를 노출시키는 콘택홀(203)을 형성하기 위해 선택적으로 제거된다.(도 2b의 참조 번호 201a로 표시된 그늘진 영역) 상기 제 1 마스크막(202)을 마스크로 사용하여, 소정의 제 1 공정 파라미터들로 웨이퍼가 수소 플라즈마 처리되거나 수소 열처리되는 제 1 수소 처리 공정이 수행된다. 이 처리를 통해, 상기 내열 금속 산화막(201)의 마스크 되지 않은 부분 201a가 제 1 저항 특성을 갖는 제 1 도전 산화막으로 변화된다.
도 2c를 참조하면, 후속 단계에 있어서, 상기 제 1 마스크막(202)이 모두 제거된다.
도 2d에 있어서, 포토레지스트막 또는 확산 배리어막과 같은 제 2 마스크막(204)이 상기 내열 금속 산화막(201)의 전면에 형성된다. 상기 제 2 마스크막(204)이 상기 내열 금속 산화막(201)의 제 2 선택 부위를 노출시키는 콘택홀(203)을 형성하기 위해 선택적으로 제거된다.(도 2d의 참조 번호 201b로 표시된 그늘진 영역) 상기 제 2 마스크막(204)을 마스크로 사용하여, 소정의 제 2 공정 파라미터들로 웨이퍼가 수소 플라즈마 처리되거나 수소 열처리되는 제 2 수소 처리 공정이 수행된다. 상기 제 2 공정 파라미터들은 다른 저항 특성을 갖는 결과적인 도전 산화막을 얻기 위해서, 도 2b의 단계에서의 수소 처리 공정에서 사용된 제 1 공정 파라미터들과 다르다.
따라서, 상기 수소 처리 공정을 통해서, 내열 금속 산화막(201)의 마스크 되지 않은 부분 201b가 제 2 저항 특성을 갖는 제 2 도전 산화막으로 변화된다.
도 2e를 참조하면, 후속 단계로, 제 2 마스크막(204)이 완전히 제거된다. 이로써, 반도체 기판(200) 상에 다른 저항 특성 즉, 단위 단면적 당 다른 저항값을 갖는 두 개의 저항 즉, 201a, 201b의 제조 공정이 완료된다.
저항 201a와 201b의 저항값은, 원하는 저항값을 제공하는 소정의 길이를 갖는 저항을 형성하기 위해, 상기 마스크막(202, 204) 내에 소정의 크기를 갖는 콘택홀(203, 205)을 형성함으로써 간단히 조절 될 수 있다.
상기 제 2 실시예는 많은 단계의 수소 처리 단계를 통해 다른 저항 특성을 갖는 많은 수의 저항이 기판 전면에 형성되는 것을 개시하고 있다. 이 저항들은 원하는 저항값을 제공하는 소정의 길이를 갖는 저항을 형성하기 위해서, 상기 마스크막 내에 소정의 크기를 갖는 콘택홀을 형성함으로써 간단히 원하는 저항값으로 조절될 수 있다. 따라서, 본 발명은 집적 회로 내에 다양한 저항값의 저항을 제공할 수 있다.
본 발명은 다음과 같은 장점을 갖는다.
(1) 첫째, 본 발명의 방법은 종래 보다 집적 회로 내에 더 넓은 범위의 저항값을 갖는 저항을 형성할 수 있다.
(2) 둘째, 본 발명의 방법은 종래와 같이 식각 공정을 수행할 필요 없이 다른 저항값을 갖는 저항을 형성할 수 있다.
(3) 셋째, 본 발명의 방법은 반도체 기판 전면에 길게 연장시키지 않고도 큰 저항값을 갖는 저항을 형성할 수 있고, 따라서 가격을 줄이기 위해서 반도체 기판 내의 감소된 레이아웃 면적이 사용되도록 할 수 있다. 본 발명은 종래 보다 더 가격 효과적인(cost-effective) 구현을 할 수 있다.
Claims (21)
- 반도체 기판을 준비하는 단계;상기 반도체 기판 전면에 내열 금속 산화막(refractory metal oxide layer)을 형성하는 단계; 및상기 내열 금속 산화막의 선택 부위(selected part)를 원하는 저항으로 제공되는 특정 저항 특성을 갖는 도전 산화막(conductive oxide)으로 변화시키기 위해, 상기 내열 금속 산화막의 선택 부위에 수소 처리 공정(hydrogen treatment process)을 수행하는 단계를 포함하는 집적 회로 내의 저항 제조 방법.
- 제 1 항에 있어서,상기 내열 금속 산화막은, TiO2, Ta2O5, Fe2O3, 그리고 BaTiO3을 포함하는 그룹(group)에서 선택되는 집적 회로 내의 저항 제조 방법.
- 제 1 항에 있어서,상기 수소 처리 공정은, 수소 플라즈마 처리(hydrogen plasma treatment) 공정 및 수소 열 처리(hydrogen thermal treatment) 공정을 포함하는 그룹에서 선택되는 집적 회로 내의 저항 제조 방법.
- 제 1 항에 있어서,상기 수소 처리 공정을 수행하는 단계 전에 상기 내열 금속 산화막 전면에 마스크막(mask layer)을 형성하는 단계; 및상기 수소 처리 공정 수행 단계 후 상기 마스크막을 제거하는 단계를 더 포함하는 집적 회로 내의 저항 제조 방법.
- 제 4 항에 있어서,상기 마스크막은, 상기 내열 금속 산화막의 선택된 부분을 노출시키는 콘택홀(contact hole)을 형성하기 위해서 선택적으로 제거되는 집적 회로 내의 저항 제조 방법.
- 제 4 항에 있어서,상기 마스크막은, 포토레지스트막(photoresist layer)인 집적 회로 내의 저항 제조 방법.
- 제 4 항에 있어서,상기 마스크막은, 확산 배리어막(diffusion barrier layer)인 집적 회로 내의 저항 제조 방법.
- 반도체 기판을 준비하는 단계;상기 반도체 기판 전면에 내열 금속 산화막을 형성하는 단계;제 1 수소 처리 공정을 수행하되, 제 1 공정 파라미터 세트(set of process parameters)에 기초하여 수행하고, 상기 내열 금속 산화막의 제 1 선택 부위를 제 1 저항으로 제공되는 제 1 저항 특성을 갖는 제 1 도전 산화막으로 변화시키기 위해서 상기 내열 금속 산화막의 선택 부위에 수행하는 단계; 및제 2 수소 처리 공정을 수행하되, 제 2 공정 파라미터 세트에 기초하여 수행하고, 상기 내열 금속 산화막의 제 2 선택 부위를 제 2 저항으로 제공되는 제 2 저항 특성을 갖는 제 2 도전 산화막으로 변화시키기 위해서 상기 내열 금속 산화막의 선택된 부분에 수행하는 단계를 포함하여, 복수의 다양한 저항값의 저항을 형성하는 집적 회로 내의 저항 제조 방법.
- 제 8 항에 있어서,상기 내열 금속 산화막은, TiO2, Ta2O5, Fe2O3, 그리고 BaTiO3을 포함하는 그룹에서 선택되는 집적 회로 내의 저항 제조 방법.
- 제 8 항에 있어서,상기 수소 처리 공정은, 수소 플라즈마 처리 공정 및 수소 열 처리 공정을 포함하는 그룹에서 선택되는 집적 회로 내의 저항 제조 방법.
- 제 8 항에 있어서,상기 수소 처리 공정을 수행하는 단계 전에 상기 내열 금속 산화막 전면에 제 1 마스크막을 형성하는 단계; 및상기 수소 처리 공정 수행 단계 후 상기 제 1 마스크막을 제거하는 단계를 더 포함하는 집적 회로 내의 저항 제조 방법.
- 제 11 항에 있어서,상기 제 1 마스크막은 상기 제 1 저항이 형성되는 상기 내열 금속 산화막의 제 1 선택 부위가 노출되도록 콘택홀을 형성하기 위해 선택적으로 제거되는 집적 회로 내의 저항 제조 방법.
- 제 11 항에 있어서,상기 제 1 마스크막은 포토레지스트막인 집적 회로 내의 저항 제조 방법.
- 제 11 항에 있어서,상기 제 1 마스크막은 확산 배리어막인 집적 회로 내의 저항 제조 방법.
- 제 8 항에 있어서,상기 제 2 수소 처리 공정을 수행하는 단계 전에 상기 내열 금속 산화막 전면에 제 2 마스크막을 형성하는 단계; 및상기 제 2 수소 처리 공정 단계 후 상기 제 2 마스크막을 제거하는 단계를 더 포함하는 집적 회로 내에 복수의 다양한 저항값의 저항 제조 방법.
- 제 15 항에 있어서,상기 제 2 마스크막은 제 2 저항이 형성되는 상기 내열 금속 산화막의 제 2 선택 부위가 노출되도록 콘택홀을 형성하기 위해 선택적으로 제거되는 집적 회로 내의 저항 제조 방법.
- 제 15 항에 있어서,상기 제 2 마스크막은 포토레지스트막인 집적 회로 내의 저항 제조 방법.
- 제 15 항에 있어서,상기 제 2 마스크막은 확산 배리어막인 집적 회로 내의 저항 제조 방법.
- 반도체 기판을 준비하는 단계;상기 반도체 기판 전면에 내열 금속 산화막을 형성하는 단계; 및많은 수의 수소 처리 단계를 연속적으로(successively) 수행하되, 집적회로 내에 정의된 저항들이 형성되는 상기 내열 금속 산화막의 복수의 선택된 부분들에 대해 수행하고, 상기 내열 금속 산화막의 선택된 부분을 원하는 저항으로 제공되는 다양한 저항 특성을 갖는 도전 산화막으로 변화시키기 위해서 많은 수의 소정의 공정 파라미터 세트에 기초하여 각각 다양한 수소 처리를 수행하는 단계를 포함하여 복수의 다양한 저항값의 저항을 형성하는 집적 회로 내의 저항 제조 방법.
- 제 19 항에 있어서,상기 내열 금속 산화막은, TiO2, Ta2O5, Fe2O3, 그리고 BaTiO3을 포함하는 그룹에서 선택되는 집적 회로 내의 저항 제조 방법.
- 제 19 항에 있어서,상기 수소 처리 공정은, 수소 플라즈마 처리 공정 및 수소 열 처리 공정을 포함하는 그룹에서 선택되는 집적 회로 내의 저항 제조 방법.
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| CN108389789A (zh) * | 2017-02-03 | 2018-08-10 | 株式会社Hpsp | 半导体热处理方法 |
| US11217578B2 (en) | 2019-12-09 | 2022-01-04 | Samsung Electronics Co., Ltd. | Resistor with doped regions |
-
1998
- 1998-10-29 KR KR1019980045951A patent/KR20000027906A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN108389789B (zh) * | 2017-02-03 | 2022-08-12 | 株式会社Hpsp | 半导体热处理方法 |
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