KR930010057B1

KR930010057B1 - 반도체장치 및 그 제조방법

Info

Publication number: KR930010057B1
Application number: KR1019910003905A
Authority: KR
Inventors: 요우이치로 니이츠
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1990-03-22
Filing date: 1991-03-12
Publication date: 1993-10-14
Also published as: JPH07105401B2; JPH03272144A

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법

제 1 도 (a) 내지 (e)는 본 발명의 1실시예의 바이폴라트랜지스터의 형성방법에 따른 각 공정에서의 반도체기판의 단면구조를 나타낸 도면.

제 2 도는 제 1e 도중의 에미터영역의 부근을 취출하여 확대해서 나타낸 단면도.

제 3 도는 본 발명의 다른 실시예에 따른 MOS트랜지스터의 단면구조를 나타낸 도면.

제 4 도는 종래의 자기정합 트랜지스터의 일부를 나타낸 단면도.

제 5 도는 제 4 도중의 에미터영역의 부근을 취출하여 확대해서 나타낸 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

10 : P형 반도체기판 11 : N⁺매립층

12 : N^-에피택셜층 13 : 필드절연막

14 : 깊은 N⁺영역 15 : 산화막

16 : 제 1 폴리실리콘막 16" : 외부베이스인출전극

17 : 제 1 절연막 18 : 제 2 절연막

19 : 제 2 폴리실리콘막 19" : 사이드웰

20" : 에미터인출전극 EB : 외부베이스영역

IB : 내부베이스영역 E : 에미터영역

[산업상의 이용분야]

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 바이폴라트랜지스터에서의 에미터영역, 또는 절연게이트형(MOS) 트랜지스터에서의 드레인영역 혹은 소오스영역 및 그 형성방법에 관한 것이다.

[종래의 기술 및 그 문제점]

제 4 도는 종래의 바이폴라트랜지스터의 일례로서 2층 폴리실리콘구조의 자기정합형 NPN트랜지스터의 단면구조를 나타내고 있다. 여기서, 참조부호 40은 P형 반도체기판이고, 41은 N⁺매립층이며, 42는 N^-에피택셜층이고, 43은 깊은 N⁺영역이며, 44는 소자분리용의 필드절연막이고, EB는 P⁺형의 외부베이스영역이며, IB는 P⁺형의 내부베이스영역이고, E는 N⁺형의 에미터영역이며, 45는 P형 폴리실리콘막으로 이루어진 외부베이스출전극이고, 46은 외부베이스인출전극을 덮는 절연막이며, 47은 에미터개구측벽부에 형성된 난도우프, 폴리실리콘(non-dope polysilicon)으로 이루어진 에미터개구규정용 사이드웰(side well)이고, 48은 N형 폴리실리콘막으로 이루어진 에미터인출전극이다. 상기 사이드웰(47)은 에미터개구부의 기판상의 절연막을 에치백시키기 위한 마스크로 되어 결과적으로 에미터인출전극(48)과 에미터영역(E)의 접촉의 크기를 규정하게 된다. 또한, 상기 외부베이스영역(EB)은 외부베이스인출전극(P형폴리실리콘막)으로부터의 P형 불순물의 확산에 의해 형성되고, 상기 에미터영역(E)은 에미터인출전극(N형 폴리실리콘막)으로부터의 N형 불순물의 확산에 의해 형성된다.

상기 구조에 의하면, 에미터영역과 베이스영역은 마스크정합을 필요로 하지 않고 자기정합적으로 형성하는 것이 가능하고, 외부베이스영역(EB)과 에미터영역(E)간에 마스크정합여유가 필요치 않게 되어 외부베이스저항이 작아지게 된다. 또, 에미터영역(E)은 사이드웰(47)의 존재에 의해 유리마스크상의 외부베이스인출전극(45)의 간격보다 좁아지게 되므로, 내부베이스저항도 작아지게 된다. 그에 따라, 대단히 우수한 특성을 얻을 수 있게 된다.

그러나, 상기 구조에서는 난도우프, 폴리실리콘으로 이루어진 에미터 개구규정용 사이드웰(47)에 에미터불순물확산원으로 되는 에미터인출전극(48)이 접촉되어 있으므로, 문헌(Digest of IEEE 1987, Bipolar Circuits and Technology Meeting, P. 176 B. Y. Hwang etc.)에서 지적하고 있는 바와 같이 에미터불순물확산시에 사이드웰(47)이 에미터인출전극(48)으로부터 불순물을 뽑아 내게 된다. 이 경우, 에미터인출전극(48)이 얇고 에미터폭이 좁으면, 에미터인출전극(48)에 도우프된 불순물중 사이드웰(47)로 확산되는 양을 무시할 수 없게 되어 기판으로의 확산량이 적어지게 된다. 그에 따라, 에미터영역(E)중에서 사이드웰(47)에 가까운 측에서는 에미터불순물농도가 저하하거나, 혹은 에미터접합깊이가 얕아지므로 트랜지스터의 스위칭시간이 길어지게 되어 전류증폭률이나 차단주파수가 저하하는 등의 문제가 생기게 된다.

제 5 도는 제 4 도중의 에미터영역의 부근을 취출하여 확대해서 나타낸 단면도로, 에미터영역의 접합깊이가 에미터개구아래의 중앙부에 비해 주변부에서 현저하게 얕게 되어 있는 상태를 알 수가 있다.

종래의 MOS형 트랜지스터에서의 드레인영역 혹은 소오스영역에 있어서도, 상기와 마찬가지로 영역의 접합깊이가 드레인개구 혹은 소오스개구아래의 중앙부에 비해 주변부에서 현저하게 얕게 되어 있었다.

상기한 바와 같이 종래의 반도체장치에 있어서는, 에미터영역중에서 에미터, 사이드웰에 가까운 측에서는 접합깊이가 얕아지게 되고, 또는 드레인영역 혹은 소오스영역중에서 드레인, 사이드웰 혹은 소오스, 사이드웰에 가까운 측에서는 접합깊이가 얕아지게되는 문제가 있었다.

[발명의 목적]

본 발명은 상기와 같은 문제점을 해결하기 위해 이루어진 것으로, 에미터영역의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정하게 되고, 또는 소오스영역의 접합깊이가 드레인개구아래 혹은 소오스개구아래의 중앙부와 주변부에서 거의 일정하게 되는 특성이 좋은 반도체장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명의 반도체장치는, 에미터개구를 규정하는 사이드웰을 갖춘 바이폴라트랜지스터에서의 에미터영역의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정한 것을 특징으로 한다.

또, 본 발명의 반도체장치는, 2개의 게이트전극간의 드레인개구 혹은 소오스개구를 규정하는 사이드웰을 갖춘 MOS 트랜지스터에서의 드레인영역 혹은 소오스영역의 접합깊이가 드레인개구 혹은 소오스개구아래의 중앙부와 주변부에서 거의 일정한 것을 특징으로 한다.

또, 본 발명의 반도체장치의 제조방법은, 바이폴라트랜지스터의 형성공정에서 에미터개구규정용 사이드웰을 형성할 때, 후에 형성되는 에미터불순물확산원의 불순물과 같은 농도로 되도록 동일한 불순물을 주입하는 것을 특징으로 한다.

또, 본 발명의 반도체장치의 제조방법은, MOS트랜지스터의 형성공정에서 드레인개구 혹은 소오스개구규정용 사이드웰을 형성할 때, 후에 형성되는 드레인불순물확산원 혹은 소오스불순물확산원의 불순물과 같은 농도로 되도록 동일한 불순물을 주입하는 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명의 1 실시예에 따른 반도체장치는, 에미터영역의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정하게 되어 특성이 좋은 바이폴라트랜지스터를 실현할 수 있게 된다.

또, 본 발명의 다른 실시예에 따른 반도체장치는, 드레인 혹은 소오스영역의 접합깊이가 드레인개구 혹은 소오스개구아래의 중앙부와 주변부에서 거의 일정하게 되어 특성이 좋은 MOS 트랜지스터를 실현할 수 있게 된다.

또, 본 발명의 1실시예에 따른 반도체장치의 제조방법은, 바이폴라트랜지스터의 형성공정에서의 에미터불순물확산시에 에미터불순물확산원의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰에 에미터불순물확산원이 접촉되어 있으므로 사이드웰이 에미터불순물확산원으로부터 불순물을 뽑아 내는 정도가 작기 때문에, 에미터불순물확산원이 얇고 에미터폭이 좁더라도 에미터불순물확산원에 도우프된 불순물중 사이드웰로 확산되는 양을 무시할 수 있게 되어 기판으로의 확산량을 충분히 얻을 수 있게 된다. 그에 따라, 에미터영역중에서 사이드웰에 가까운 측에서도 정상적인 깊이로 확산층을 형성할 수 있게 되어 에미터영역의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정하게 된다.

또, 본 발명의 다른 실시예에 따른 반도체장치의 제조방법은, MOS트랜지스터의 형성공정에서의 드레인확산 혹은 소오스확산시에 드레인불순물확산원 혹은 소오스불순물확산원의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰에 드레인불순물확산원 혹은 소오스불순물확산원이 접촉되어 있으므로 사이드웰이 드레인불순물확산원 혹은 소오스불순물확산원으로부터 불순물을 뽑아 내는 정도가 작기 때문에, 드레인불순물확산원 혹은 소오스불순물확산원이 얇고 드레인개구 혹은 소오스개구가 좁더라도 드레인불순물확산원 혹은 소오스불순물확산원에 도우프된 불순물이 사이드웰로 확산되는 것을 방지할 수 있게 되어 기판으로의 확산량을 충분히 얻을 수 있게 된다. 그에 따라, 드레인영역 혹은 소오스영역중에서 사이드웰에 가까운 측에서도 정상적인 깊이로 확산층을 형성할 수 있게 되어 드레인영역 혹은 소오스영역의 접합깊이가 드레인개구 혹은 소오스개구 아래의 중앙부와 주변부에서 거의 일정하게 된다.

[실시예]

이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제 1 도 (a) 내지 (e)는 2층 폴리실리콘구조와 자기정합형 NPN트랜지스터의 제조공정에서의 반도체기판의 단면구조를 나타낸 것으로, 이하 제 1 도 (a) 내지 (e)를 참조하면서 NPN트랜지스터의 제조방법에 대해 설명한다.

먼저, 제 1a 도에 나타낸 바와 같이 P형 반도체기판(10)의 표면에 N^-에피택셜층(11)을 형성하고 내부에 N⁺형의 매립층(12)을 형성한다.

이 반도체기판(10)의 주표면[N^-에피택셜층(11)의 표면]에 소자형성예정영역을 둘러싸는 형태로 필드절연막(13)을 선택산화법에 의해 형성하고, N^-에피택셜층(11)의 일부에 상기 N⁺매립층(12)에 도달하는 깊은 N⁺영역(14)을 형성한다. 그 다음에 기판상의 전면에 비교적 얇은 산화막(15)을 형헝하고, 더욱이 소자형성예정영역표면의 산화막(15)을 제거하며, N^-에피택셜층(11)표면의 적어도 소자형성예정영역상에 외부베이스인출전극 및 외부베이스확산원으로 되는 P형 불순물(예컨대 보론)이 첨부된 제 1 반도체막(본예에서는 제 1 폴리실리콘막 ; 16)과 CVD법(기상성장법)에 의한 산화막으로 이루어진 제 1 절연막(17)을 순차형성한다.

다음에는 제 1b 도에 나타낸 바와 같이 상기 제 1 절연막(17) 및 제 1 폴리실리콘막(16)을 패터닝해서 자기정합개구를 형성한 후, 어닐(aneal)처리한다. 그에 따라, 제 1 폴리실리콘막이 외부베이스인출전극(16")으로 됨과 더불어 반도체기판주표면의 소자형성예정영역에 P⁺외부베이스영역(EB)이 형성되게 된다. 그 후, 자기정합 개구에 노출된 상기 제 1 절연막(17), 외부베이스인출전극(16") 및 반도체기판주표면에 각 표면을 덮도록 기판상의 전면에 제 2 절연막(18)을 형성한다. 그 다음에 에미터개구를 규정하는 사이드웰을 형성하기 위해 기판상의 전면에 제 2 반도체막(본예에서는 제 2 폴리실리콘막 ; 19)을 형성한다. 이 경우, 후에 형성되는 에미터인출전극의 불순물과 동일한 불순물 및 같은 농도로 되도록 상기 제 2 폴리실리콘막(19)에 불순물을 주입시킨다. 이 불순물의 주입방법으로서는, ① 제 2 폴리실리콘막(19)을 CVD법에 의해 형성할때에 불순물을 함유한 가스를 주입하거나, ② 제 2 폴리실리콘막(19)을 퇴적시킨 후에 이온주입에 의해 막중에 불순물을 주입해서 열확산에 의해 막중불순물농도를 균일화시키거나, ③ 제 2 폴리실리콘막(19)을 퇴적시킨 후에 불순물을 함유한 절연막(도시하지 않음)을 퇴적시켜 이 절연막으로부터 확산원에 의해 막중에 불순물을 주입하는 등의 방법이 있다. 상기 제 2 폴리실리콘막(19)의 막중불순물농도는 균일할 필요가 있는 바, 불순물을 주입할 때 제 2 절연막(18)에 의해 하지측으로의 확산이 정지되게 되므로 통상의 열확산로에 의해 막중불순물농도를 균일화시키는 것이 가능하게 된다.

여기서, 상기 제 2 절연막(18)의 형성전 혹은 형성후에 상기 외부베이스인출전극(16")에 의해 둘러싸인 내측영역의 기판에 P형 불순물을 이온주입해서 P^-내부베이스영역(IB)을 형성한다.

이어, 제 1c 도에 나타낸 바와 같이 상기 제 2 폴리실리콘막(19)을 에치백시켜 사이드웰(19")을 형성하게 되는데, 본 공정의 에치백은 트랜지스터의 치수를 정밀하게 규정하기 위해 이방성 에칭법에 의해 행한다.

다음에는 제 1d 도에 나타낸 바와 같이 상기 사이드웰(19")을 마스크로 해서 노출되어 있는 제 2 절연막(18; 그 하지에 산화막(15)이 있는 경우에는 이 산화막(15)도 포함한다]을 이방성 에칭에 의해 에치백시켜 에미터개구를 형성함과 더불어 상기 깊은 N⁺영역(14)을 노출시킨다.

그 다음에는 제 1e 도에 나타낸 바와 같이 에미터인출전극 및 에미터확산원으로 되는 제 3 폴리실리콘막(20)을 퇴적시킨다. 이 경우, 에미터확산원으로 되는 제 3 폴리실리콘막(20)으로의 불순물주입은 이온주입법에 의해 N형 불순물로서 예컨대 비소를 주입하지만, 이온주입법이외의 방법에 의해서 불순물을 주입해도 상관없다. 이어, 기판표면에 비소의 외부확산방지보호막(外部擴散防止保護膜)으로서 CVD법에 의한 산화막(도시하지 않음)을 형성한 후, 열처리에 의한 에미터확산을 행하여 에미터영역(E)을 형성한다. 그 후, 제 3 폴리실리콘막(20)을 패터닝해서 에미터인출전극(20")을 형성한다.

그 다음에 외부베이스인출전극(16")상의 제 1 산화막(17)을 선택적으로 제거해서 베이스전극개구(도시하지 않음)를 형성하고, 금속배선(통상, Aℓ배선)을 형성함으로써 NPN트랜지스터를 완성한다.

제 2 도는 제 1e 도중의 에미터영역(E)의 부근을 취출하여 확대해서 나타낸 것으로, 에미터영역(E)의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정하게 되어 있다.

즉, 상기 실시예의 NPN트랜지스터의 형성공정에 있어서는, 에미터불순물확산시에 에미터불순물확산원의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰(19")에 에미터불순물확산원이 접촉되어 있으므로 에미터불순물확산시에 사이드웰(19")이 에미터불순물확산원으로부터 불순물을 뽑아 내는 정도가 작기 때문에, 에미터불순물확산원이 얇고 에미터폭이 좁더라도 에미터불순물확산원에 도우프된 불순물중 사이드웰(19")로 확산되는 양을 무시할 수 있게 되어 기판으로의 확산량을 충분히 얻을 수 있게 된다. 그에 따라, 에이터영역(E)중에서 사이드웰(19")에 가까운 측에서도 정상적인 깊이로 확산층을 형성할 수 있으므로 에미터영역의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정하게 되어 트랜지스터의 스위칭시간이 길어지거나, 전류증폭률이나 차단주파수가 저하되거나 하는 등의 문제가 발생하지 않게 된다.

제 3 도는 본 발명의 다른 실시예에 따른 MOS트랜지스터의 단면구조를 나타낸 것으로, 도면에서 참조부호 30은 반도체기판이고, 31은 기판표면상의 게이트절연막이며, 32 및 33은 각각 게이트전극이고, 34는 게이트전극, 기판표면상의 절연막이며, 35는 상기 2개의 게이트전극(32, 33)에 의해 협지된 드레인개구 혹은 소오스개구를 규정하기 위한 사이드웰로서 상기 2개의 게이트전극(32, 33)의 측벽에 상기 절연막(34)을 매개해서 형성되어 있다. 그리고, 참조부호 36은 드레인영역 혹은 소오스영역이고, 37은 드레인배선 혹은 소오스배선(폴리실리콘)이며, 38은 보호절연막이다.

상기 MOS트랜지스터를 형성하기 위해서는, 반도체기판(30)의 주표면상의 소자형성예정영역주변에 필드절연막(도시하지 않음)을 형성하는 공정과, 상기 반도체기판주표면상의 소자형성예정영역상에 게이트절연막(31)을 형성하는 공정, 상기 반도체기판주표면상의 소자형성예정영역상에서 게이트절연막(31)상에 게이트전극(32, 33, …)을 형성하는 공정, 상기 게이트전극(32, 33, …)상 및 기판표면상에 제 1 절연막(34)을 형성하는 공정, 상기 게이트전극(32, 33, …)중 인접하는 소정의 게이트전극(32, 33)의 서로 대향하는 측벽부에 후에 형성되는 드레인배선 혹은 소오스배선(37)의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰(35)을 형성하는 공정, 이 사이드웰(35)을 마스크로 하여 상기 제 1 절연막(34), 게이트절연막(31)을 제거해서 드레인개구 혹은 소오스개구를 형성하는 공정 및, 상기 드레인개구 혹은 소오스개구에 접하는 드레인확산용 혹은 소오스확산용의 제 3 반도체막을 형성하고 드레인확산 혹은 소오스확산을 행해 드레인영역 혹은 소오스영역(36)을 형성하며 상기 제 3 반도체막을 패터닝해서 드레인배선 혹은 소오스배선(37)을 형성하는 공정을 순차적으로 실시하면 된다.

상기 MOS트랜지스터의 형성공정에 있어서도, 드레인확산 혹은 소오스확산시에 드레인불순물확산원 혹은 소오스불순물확산원의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰(35)에 드레인불순물확산원 혹은 소오스불순물확산원이 접촉되어 있으므로 사이드웰(35)이 드레인불순물확산원 혹은 소오스불순물확산원으로부터 불순물을 뽑아 내는 정도가 작기 때문에, 드레인불순물확산원 혹은 소오스불순물확산원이 얇고 드레인개구 혹은 소오스개구가 좁더라도 드레인불순물확산원 혹은 소오스불순물확산원에 도우프된 불순물이 사이드웰(35)로 확산되는 것을 방지할 수 있게 되어 기판으로의 확산량을 충분히 얻을 수 있게 된다.

그에 따라, 드레인영역 혹은 소오스영역(36)중에서 사이드웰(35)에 가까운 측에서도 정상적인 깊이로 확산층을 형성할 수 있게 되어 드레인영역 혹은 소오스영역(36)의 접합깊이가 드레인개구 혹은 소오스개구아래의 중앙부와 주변부에서 거의 일정하게 된다.

한편, 상기 실시예에서는 디스크리트, 소자(discrete device)에 대해서만 설명했지만, 본 발명은 바이폴라형 혹은 MOS(CMOS)형 혹은 바이폴라, MOS(CMOS)형의 반도체집적회로 및 그 제조방법에도 적용할 수가 있다.

[발명의 효과]

상술한 바와 같이 본 발명에 의하면, 에이터영역의 접합깊이가 에미터개구아래의 중앙부와 주변부에서 거의 일정하게 되거나, 또는 드레인 영역 혹은 소오스영역의 접합깊이가 드레인개구아래 혹은 소오스개구아래의 중앙부와 주변부에서 거의 일정하게 되는 특성이 좋은 반도체장치 및 그 제조방법을 실현할 수 있게 된다.

Claims

에미터개구를 규정하는 사이드웰(19")을 갖춘 바이폴라반도체장치에 있어서, 바이폴라트랜지스터의 에미터영역(E)의 접합깊이가 상기 에미터개구아래의 중앙부와 주변부에서 거의 일정한 것을 특징으로 하는 반도체장치.
2개의 게이트전국(32, 33)간의 드레인개구 혹은 소오스개구를 규정하는 사이드웰(35)을 갖춘 절연게이트형 반도체장치에 있어서, 전계효과트랜지스터의 드레인영역 혹은 소오스영역(36)의 접합깊이가 상기 드레인개구 혹은 소오스개구아래의 중앙부와 주변부에서 거의 일정한 것을 특징으로 하는 반도체장치.
바이폴라트랜지스터의 형성시에 반도체기판(10)주표면상의 소자형성 예정영역주변에 필드절연막(13)을 형성하는 공정과, 상기 반도체기판(10)주표면상의 적어도 소자형성예정영역상에 베이스인출전극과 외부베이스확산원을 겸하는 제 1 반도체막(16)을 형성하는 공정, 상기 제 1 반도체막(16)상에 제 1 절연막(17)을 형성하는 공정, 에미터형성예정영역상에서 상기 제 1 절연막(17), 상기 제 1 반도체막(16)을 순차적으로 제거해서 자기정합개구를 형성하는 공정, 상기 자기정합개구에 노출된 상기 제 1 절연막(17), 상기 제 1 반도체막(16) 및 반도체기판(10)주표면의 각 표면에 제 2 절연막(18)을 형성하는 공정, 상기 자기정합개구의 내측에 후에 형성되는 에미터인출전극(20)의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰(19")을 형성하는 공정, 이 사이드웰(19")을 마스크로 하여 자기정합개구저면의 상기 제 2 절연막(18)을 제거해서 에미터개구를 형성하는 공정, 상기 제 2 절연막(18)의 형성전 혹은 형성후에 상기 외부베이스인출전극에 의해 둘러싸인 내측영역의 기판표면에 내부베이스영역(IB)을 형성하는 공정 및, 상기 에미터개구에 접하는 에미터확산용의 제 3 반도체막을 형성한 다음 에미터확산을 행해 상기 제 3 반도체막을 패터닝해서 에미터인출전극(20)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.
절연게이트형 전계효과트랜지스터의 형성시에 반도체기판(30)주표면상에 소자형성예정영역주변에 필드절연막을 형성하는 공정과, 상기 반도체기판(30)주표면상의 소자형성예정영역상에 게이트절연막(31)을 형성하는 공정, 상기 반도체기판(30)주표면상의 소자형성예정영역상에서 게이트절연막(31)상에 게이트전극(32, 33)을 형성하는 공정, 상기 게이트전극(32, 33)상 및 기판표면상에 제 1 절연막(34)을 형성하는 공정, 상기 게이트전극(32, 33)중 인접하는 소정의 게이트전극의 서로 대향하는 측벽부에 후에 형성되는 드레인배선 혹은 소오스배선(37)의 불순물과 같은 농도로 되도록 동일한 불순물이 주입된 사이드웰(35)을 형성하는 공정, 이 사이드웰(35)을 마스크로하여 상기 제 1 절연막(34), 게이트절연막(31)을 제거해서 드레인개구 혹은 소오스개구를 형성하는 공정 및, 상기 드레인개구 혹은 소오스개구에 접하는 드레인확산용 혹은 소오스확산용의 제 3 반도체막을 형성하고, 드레인확산 혹은 소오스확산을 행해 드레인영역 혹은 소오스영역(36)을 형성하며, 상기 제 3 반도체막을 패터닝해서 드레인배선 혹은 소오스배선(37)을 형성하는 공정을 구비한 것을 특징으로 하는 반도체장치의 제조방법.