JPH0119259B2 - - Google Patents
Info
- Publication number
- JPH0119259B2 JPH0119259B2 JP56043796A JP4379681A JPH0119259B2 JP H0119259 B2 JPH0119259 B2 JP H0119259B2 JP 56043796 A JP56043796 A JP 56043796A JP 4379681 A JP4379681 A JP 4379681A JP H0119259 B2 JPH0119259 B2 JP H0119259B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- substrate
- polycrystalline silicon
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000012535 impurity Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000009792 diffusion process Methods 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000002955 isolation Methods 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 239000010408 film Substances 0.000 description 36
- 239000010410 layer Substances 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 239000000463 material Substances 0.000 description 12
- 235000012431 wafers Nutrition 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 9
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000008094 contradictory effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Weting (AREA)
Description
【発明の詳細な説明】
本発明は半導体の製造方法に関するものであ
り、さらに詳しく述べるならば、電極パターンの
間隔を出来るだけ狭くして形成する方法に関す
る。
り、さらに詳しく述べるならば、電極パターンの
間隔を出来るだけ狭くして形成する方法に関す
る。
半導体においては、トランジスタ等の動作を高
速化、高周波化したり、素子寸法を小形化するに
あたり、電極間隔を狭くする必要があるが、通常
のホトリソグラフイによるとこれ等はホトレジス
ト等のパターニング及び、エツチングの精度によ
り制約される。
速化、高周波化したり、素子寸法を小形化するに
あたり、電極間隔を狭くする必要があるが、通常
のホトリソグラフイによるとこれ等はホトレジス
ト等のパターニング及び、エツチングの精度によ
り制約される。
また通常の縦型トランジスタのベース電極とエ
ミツタ電極の間隔あるいは二重拡散横型トランジ
スタのエミツタとコレクタの間隔は、配線金属を
パターニングするための必要間隔と、電極窓パタ
ーン及び配線パターン間の位置合せずれ、とを考
慮して決めなければならず、現状では5μｍ程度
は必要となる。
ミツタ電極の間隔あるいは二重拡散横型トランジ
スタのエミツタとコレクタの間隔は、配線金属を
パターニングするための必要間隔と、電極窓パタ
ーン及び配線パターン間の位置合せずれ、とを考
慮して決めなければならず、現状では5μｍ程度
は必要となる。
また一般にトランジスタの動作特性を高速化、
高周波化するためには、パターン間隔を狭めるほ
かに、ベース・コレクター間容量（以下Ｃ−Ｂ容
量と略す）を減少させ、電流増巾率hFEを高くす
る必要があるが、これは上記の電極間隔を狭くす
ることと矛盾し、電極間隔を狭めることによりＣ
−Ｂ容量が増加する。
高周波化するためには、パターン間隔を狭めるほ
かに、ベース・コレクター間容量（以下Ｃ−Ｂ容
量と略す）を減少させ、電流増巾率hFEを高くす
る必要があるが、これは上記の電極間隔を狭くす
ることと矛盾し、電極間隔を狭めることによりＣ
−Ｂ容量が増加する。
本発明の第１の目的はパターニングの精度に依
らずにこれ等のパターン間隔を狭くしうる半導体
装置の製法を提供することである。
らずにこれ等のパターン間隔を狭くしうる半導体
装置の製法を提供することである。
本発明の第２の目的は、本発明の方法をトラン
ジスタの製造に適用した場合、従来の方法に比べ
てＣ−Ｂ容量を低下させ、且つhFEを増大させる
方法を実施することにある。
ジスタの製造に適用した場合、従来の方法に比べ
てＣ−Ｂ容量を低下させ、且つhFEを増大させる
方法を実施することにある。
以上の目的を達成するために、本発明の方法は
サイド・エツチング法とシリコン多結晶層（より
一般的には、シリコン薄膜）による電極の自己整
合（セルフ・アライメントself alignment）法に
より、電極間隔を狭ばめ且つ電極コンタクトのた
めのマスク位置合せのズレを無くし、同時に電極
コンタクト・パターニングの手間を消略するとと
もに、この方法をトランジスタの製造に適用した
場合、ベース拡散を深くし、エミツタ拡散を浅く
する方法を活用する。
サイド・エツチング法とシリコン多結晶層（より
一般的には、シリコン薄膜）による電極の自己整
合（セルフ・アライメントself alignment）法に
より、電極間隔を狭ばめ且つ電極コンタクトのた
めのマスク位置合せのズレを無くし、同時に電極
コンタクト・パターニングの手間を消略するとと
もに、この方法をトランジスタの製造に適用した
場合、ベース拡散を深くし、エミツタ拡散を浅く
する方法を活用する。
本発明に係る方法は、半導体基板の表面をその
半導体酸化膜で被覆し、所望の素子を形成せんと
する部分の酸化膜をホトリゾグラフイにより除
去、基板表面を表出し、その上に半導体基板全面
に、エツチング特性の異なる絶縁性第１物質被膜
及び第２物質皮膜を順次被着し、前記半導体表面
を選択的に表出する少なくとも２個の開孔をこれ
等皮膜に形成し、これ等開孔の中間部を含む領域
において、エツチング特性の差を利用して第２物
質皮膜をマスクとして第１物質被膜をサイドエツ
チしてその巾を狭め、その後第２物質被膜を除去
した後、半導体基板の全面にシリコン薄膜を被着
する。
半導体酸化膜で被覆し、所望の素子を形成せんと
する部分の酸化膜をホトリゾグラフイにより除
去、基板表面を表出し、その上に半導体基板全面
に、エツチング特性の異なる絶縁性第１物質被膜
及び第２物質皮膜を順次被着し、前記半導体表面
を選択的に表出する少なくとも２個の開孔をこれ
等皮膜に形成し、これ等開孔の中間部を含む領域
において、エツチング特性の差を利用して第２物
質皮膜をマスクとして第１物質被膜をサイドエツ
チしてその巾を狭め、その後第２物質被膜を除去
した後、半導体基板の全面にシリコン薄膜を被着
する。
次に前記シリコン薄膜の必要部分に必要な不純
物を添加し、シリコン層を導電化するとともに、
このシリコン層より更に下部の半導体に該不純物
を拡散して素子を形成するとともに前記導電化さ
れたシリコン層を素子電極コンタクトとして利用
するのである。この場合、シリコン層より下部の
半導体に不純物を導入する工程は、シリコン層の
被着前に行なわれてもよい。
物を添加し、シリコン層を導電化するとともに、
このシリコン層より更に下部の半導体に該不純物
を拡散して素子を形成するとともに前記導電化さ
れたシリコン層を素子電極コンタクトとして利用
するのである。この場合、シリコン層より下部の
半導体に不純物を導入する工程は、シリコン層の
被着前に行なわれてもよい。
然る後、前記第１物質被膜層をエツチングによ
り除去する事により、その上に被着したシリコン
膜も同時にリフトオフ除去される。
り除去する事により、その上に被着したシリコン
膜も同時にリフトオフ除去される。
かくして本発明による製法によれば、フオトリ
ソグラフイの精度は依存することなく素子の電極
間隔を狭めると同時にこの狭められた電極に対す
るコンタクトも同時に完了し、素子製造工程が簡
略化されると同時に、コンタクトのためのマスク
位置合せの精度も全く問題とならない利点があ
る。
ソグラフイの精度は依存することなく素子の電極
間隔を狭めると同時にこの狭められた電極に対す
るコンタクトも同時に完了し、素子製造工程が簡
略化されると同時に、コンタクトのためのマスク
位置合せの精度も全く問題とならない利点があ
る。
本発明をトランジスタの製造に適用する場合、
半導体に添加する不純物は当然ｐ型、ｎ型の二種
類を要し、添加に当つてはそれぞれベース部分、
コレクター部分に選択的に添加する必要がある
が、これは一般のトランジスタ製造の場合と何等
異る所は無い。
半導体に添加する不純物は当然ｐ型、ｎ型の二種
類を要し、添加に当つてはそれぞれベース部分、
コレクター部分に選択的に添加する必要がある
が、これは一般のトランジスタ製造の場合と何等
異る所は無い。
只本発明によるならば、動作に寄与する内部ベ
ースをせばめながら、ベース層を深くし、エミツ
タ層を浅く形成する事が可能となり、hFEを増大
するとともにＣ−Ｂ容量を減少させる事が可能と
なる。この様な構造を持つトランジスタに於て
は、エミツタとコネクタ間に流れる電流は主に、
シリコンと絶縁膜との界面に平行に流れ、横型ト
ランジスタと呼ぶことができるであろう。
ースをせばめながら、ベース層を深くし、エミツ
タ層を浅く形成する事が可能となり、hFEを増大
するとともにＣ−Ｂ容量を減少させる事が可能と
なる。この様な構造を持つトランジスタに於て
は、エミツタとコネクタ間に流れる電流は主に、
シリコンと絶縁膜との界面に平行に流れ、横型ト
ランジスタと呼ぶことができるであろう。
以下、一例として本発明によるシリコントラン
ジスタの製造について具体的に説明しよう。
ジスタの製造について具体的に説明しよう。
第１図に示す如く、シリコン基板（以下ウエー
ハと称す）１の表面を局部酸化等の方法によりシ
リコン酸化被膜２で被覆し、通常のフオトリソグ
ラフイによりウエーハ表面の所要部分ａを表出
し、更にその上部に第１物質被膜３として例えば
窒化シリコン（Si3N4）、第２物質被膜４として
例えば酸化シリコン（SiO2）をCVD法
（chemical vapour deposition化学気相成長法）
等により順次被着する。
ハと称す）１の表面を局部酸化等の方法によりシ
リコン酸化被膜２で被覆し、通常のフオトリソグ
ラフイによりウエーハ表面の所要部分ａを表出
し、更にその上部に第１物質被膜３として例えば
窒化シリコン（Si3N4）、第２物質被膜４として
例えば酸化シリコン（SiO2）をCVD法
（chemical vapour deposition化学気相成長法）
等により順次被着する。
これ等被膜の厚さは例えばSi3N4は0.6μｍ、
SiO2は0.2μｍ程度で良い。次にSiO2に対しては例
えば弗酸、Si3N4に対しては燐酸等選択的に作用
するエツチング液を用いて、フオトリソグラフイ
により先づ第２物質被膜４をパターンW1部を残
して除去し、次に第２物質膜４をマスクとして
Si3N4膜３をエツチングすることにより、ウエー
ハ１の表面に開孔ｂ及びｃを形成する、これ等の
開孔はそれぞれベース及びコレクタの開孔に対応
する。この際通常のフオトリソグラフイの精度で
は両開孔部ｂ，ｃの間隔W1は約4μｍ程度が実用
の限度である。尚、窒化シリコン３を基板１に
CVD法により直接被着した場合の歪等の悪影響
が生ずるときは、下地に酸化シリコンを置いても
よいし、直接シリコン基板に生成させた窒化膜と
CVD窒化膜の二層構造にしてもよい。
SiO2は0.2μｍ程度で良い。次にSiO2に対しては例
えば弗酸、Si3N4に対しては燐酸等選択的に作用
するエツチング液を用いて、フオトリソグラフイ
により先づ第２物質被膜４をパターンW1部を残
して除去し、次に第２物質膜４をマスクとして
Si3N4膜３をエツチングすることにより、ウエー
ハ１の表面に開孔ｂ及びｃを形成する、これ等の
開孔はそれぞれベース及びコレクタの開孔に対応
する。この際通常のフオトリソグラフイの精度で
は両開孔部ｂ，ｃの間隔W1は約4μｍ程度が実用
の限度である。尚、窒化シリコン３を基板１に
CVD法により直接被着した場合の歪等の悪影響
が生ずるときは、下地に酸化シリコンを置いても
よいし、直接シリコン基板に生成させた窒化膜と
CVD窒化膜の二層構造にしてもよい。
本発明はこの開孔間隔W1を更に狭めるため、
第２図の如く開孔した後、更にSi3N4膜３をサイ
ド・エツチすることにより被膜３の巾W1を狭め
る。Si3N4の濃度、温度、エツチング時間を調節
することによりW1を両側からエツチしてその巾
を1μｍ以下にする事はそれ程困難でない。
第２図の如く開孔した後、更にSi3N4膜３をサイ
ド・エツチすることにより被膜３の巾W1を狭め
る。Si3N4の濃度、温度、エツチング時間を調節
することによりW1を両側からエツチしてその巾
を1μｍ以下にする事はそれ程困難でない。
然る後、第３図に示す如くCVDによりウエー
ハ全面は多結晶シリコン層５を被覆する。図に示
す如く、開孔ｂ，ｃの間隔はW2と狭められ、そ
の間隙に多結晶シリコン膜５が生成する。この多
結晶シリコン膜５は厚さ約0.3μｍ程度である。
ハ全面は多結晶シリコン層５を被覆する。図に示
す如く、開孔ｂ，ｃの間隔はW2と狭められ、そ
の間隙に多結晶シリコン膜５が生成する。この多
結晶シリコン膜５は厚さ約0.3μｍ程度である。
次にコレクタ部ｃを第３図に示す如くレジスト
６で保護してベース及びそのコンタクト部ｂにイ
オン注入等の方法によつてベース不純物を添加す
る。一例として硼素等を約100KeVで５×1014／
cm2程度注入する。
６で保護してベース及びそのコンタクト部ｂにイ
オン注入等の方法によつてベース不純物を添加す
る。一例として硼素等を約100KeVで５×1014／
cm2程度注入する。
この不純物添加によりベース層７が形成される
とともに、ベースコンタクト部８のシリコン多結
晶層に導電性が付与される。
とともに、ベースコンタクト部８のシリコン多結
晶層に導電性が付与される。
この様にして本発明の方法によれば、フオトリ
ソグラフイの限度以上に電極間隙W2を狭めると
同時に、電極（例示の場合においてはベース電
極）へのコンタクトが同時に行なわれ、従来の方
法で行なう如きアルミ電極をつける工程等は不要
となるのみならず、電極コンタクトの位置合せは
セルフ・アライメントにより、完全に電極と重な
り誤差やズレを生ずる事は全くない。
ソグラフイの限度以上に電極間隙W2を狭めると
同時に、電極（例示の場合においてはベース電
極）へのコンタクトが同時に行なわれ、従来の方
法で行なう如きアルミ電極をつける工程等は不要
となるのみならず、電極コンタクトの位置合せは
セルフ・アライメントにより、完全に電極と重な
り誤差やズレを生ずる事は全くない。
次に第３図のレジスト６を除去した後、SiO2
４をエツチ・オフすればその上層に被着した多結
晶シリコン層５′も同時に取去られ（リフト・オ
フ）される。
４をエツチ・オフすればその上層に被着した多結
晶シリコン層５′も同時に取去られ（リフト・オ
フ）される。
次にウエーハ表面全域に再び厚さ約0.2μｍ程度
のSi3N4膜を被着する。然る後フオトリソグラフ
イによりこのSi3N4膜に各電極及びコンタクト用
のパターニングを行ない、不要部分のSi3N4膜を
除去する。第４図に於ては開孔１０によつてエミ
ツタ電極とベース電極とを分離したパターンを示
してある。この開孔はそれ程精密な位置合せを必
要としない。
のSi3N4膜を被着する。然る後フオトリソグラフ
イによりこのSi3N4膜に各電極及びコンタクト用
のパターニングを行ない、不要部分のSi3N4膜を
除去する。第４図に於ては開孔１０によつてエミ
ツタ電極とベース電極とを分離したパターンを示
してある。この開孔はそれ程精密な位置合せを必
要としない。
然る後ウエーハを再び酸化すると開孔部１０の
直下にある多結晶シリコン層１１の部分及びパタ
ーニングしたSi3N4膜９の周辺が酸化せられ、そ
の部分は導電性を失つて絶縁体となる。
直下にある多結晶シリコン層１１の部分及びパタ
ーニングしたSi3N4膜９の周辺が酸化せられ、そ
の部分は導電性を失つて絶縁体となる。
尚Si3N4膜９のパターニングに於いて、Si3N4
膜９を前にパターニングしたSi3N4膜より細幅に
しておけばこの選択酸化にて将来エミツタ、コレ
クタ電極として使用する多結晶シリコンはSi3N4
３により分離される。（第７図参照） 第２のSi3N4膜９を除去すると素子の断面は第
５図の如くなる。すなわちベース・コンタクト部
の多結晶シリコン膜８以外は酸化され、その絶縁
物１１ａにより２分されエミツタ・コンタクトと
なる部分１２と分離される。図において多結晶シ
リコンは酸化されると厚味が若干増加するので１
１ａの部分の厚味は幾分厚目に図示した。また
Si3N4膜３は同じくSi3N4膜９をエツチする時同
時にエツチされる可能性はあるが、エツチングを
注意して実行し、上面を被覆する９の部分が溶解
した時、直ちにエツチングを中止するならば、３
の部分迄エツチ・オフする心配は無い。
膜９を前にパターニングしたSi3N4膜より細幅に
しておけばこの選択酸化にて将来エミツタ、コレ
クタ電極として使用する多結晶シリコンはSi3N4
３により分離される。（第７図参照） 第２のSi3N4膜９を除去すると素子の断面は第
５図の如くなる。すなわちベース・コンタクト部
の多結晶シリコン膜８以外は酸化され、その絶縁
物１１ａにより２分されエミツタ・コンタクトと
なる部分１２と分離される。図において多結晶シ
リコンは酸化されると厚味が若干増加するので１
１ａの部分の厚味は幾分厚目に図示した。また
Si3N4膜３は同じくSi3N4膜９をエツチする時同
時にエツチされる可能性はあるが、エツチングを
注意して実行し、上面を被覆する９の部分が溶解
した時、直ちにエツチングを中止するならば、３
の部分迄エツチ・オフする心配は無い。
次にウエーハを炉中にて加熱し、ベース拡散を
更に進行せしめる。拡散はウエーハに対しその厚
味方向（図において上下方向）と横方向（図にお
いて左右方向）と同時に進行するから第５図に示
す如く、ベース領域はコレクタ・ベース絶縁部３
の下部に迄拡大して行く。このとき、同時に不純
物の電気的活性化も行われる。尚、このベース拡
散は、エミツタ形成前であればどの時点で行なつ
てもよく、例えば多結晶シリコン５′のリフト・
オフ後に行なつてもよい。
更に進行せしめる。拡散はウエーハに対しその厚
味方向（図において上下方向）と横方向（図にお
いて左右方向）と同時に進行するから第５図に示
す如く、ベース領域はコレクタ・ベース絶縁部３
の下部に迄拡大して行く。このとき、同時に不純
物の電気的活性化も行われる。尚、このベース拡
散は、エミツタ形成前であればどの時点で行なつ
てもよく、例えば多結晶シリコン５′のリフト・
オフ後に行なつてもよい。
次にベースコンタクト部８をレジスト１３で被
膜し、イオン注入等の方法でエミツタとコレクタ
の不純物を添加する。この不純物添加は、例へば
砒素等を約180KeVで１×1016／cm2程度注入すれ
ば良い。
膜し、イオン注入等の方法でエミツタとコレクタ
の不純物を添加する。この不純物添加は、例へば
砒素等を約180KeVで１×1016／cm2程度注入すれ
ば良い。
最後にレジスト１３を除去しイオン注入による
歪をアニールすれば第６図の如くエミツタ１４及
びコレクタ１５が形成されトランジスタが完成す
る。
歪をアニールすれば第６図の如くエミツタ１４及
びコレクタ１５が形成されトランジスタが完成す
る。
次の説明で明かな如く、エミツタ１４及びその
コンタクト１２、コレクタ１５及びコンタクト５
は共にセルフ・アラインされておりコンタクト金
属のマスク位置合せ等の工程を必要とせず、又フ
オトリソグラフイの精度も何等特別な物を必要と
しない事は明かであろう。
コンタクト１２、コレクタ１５及びコンタクト５
は共にセルフ・アラインされておりコンタクト金
属のマスク位置合せ等の工程を必要とせず、又フ
オトリソグラフイの精度も何等特別な物を必要と
しない事は明かであろう。
更に本発明の特徴は同一の拡散窓からベースと
エミツタ拡散を行なうのではなく、ベース拡散を
深くし、且つセルフ・アラインした関係にてエミ
ツタ拡散を行ない、内部ベース幅をせばめながら
ベース引出し部のベース間隔を比較的広くとれる
ようにしたことである。この事は上記トランジス
タの製造工程において述べた通りである。この事
により、エミツタの底部とベース領域の底部は距
離が離れるのでトランジスタは横方行に作用し、
一方ベース底部はコレクタ内に深く拡散すること
により濃度分布を緩和できるのでＣ−Ｂ容量は低
下する。又浅いエミツタは、エミツタの不純物濃
度を高くする事が出来るのでhFEを増加させる事
となる。
エミツタ拡散を行なうのではなく、ベース拡散を
深くし、且つセルフ・アラインした関係にてエミ
ツタ拡散を行ない、内部ベース幅をせばめながら
ベース引出し部のベース間隔を比較的広くとれる
ようにしたことである。この事は上記トランジス
タの製造工程において述べた通りである。この事
により、エミツタの底部とベース領域の底部は距
離が離れるのでトランジスタは横方行に作用し、
一方ベース底部はコレクタ内に深く拡散すること
により濃度分布を緩和できるのでＣ−Ｂ容量は低
下する。又浅いエミツタは、エミツタの不純物濃
度を高くする事が出来るのでhFEを増加させる事
となる。
以上の如くして本発明の方法によるならば、従
来は矛盾していたＣ−Ｂ容量の低下とhFE増大の
要求を同時に満足させ、高速、高周波用のトラン
ジスタを実現させる事が出来る。
来は矛盾していたＣ−Ｂ容量の低下とhFE増大の
要求を同時に満足させ、高速、高周波用のトラン
ジスタを実現させる事が出来る。
第１図ないし６図は本発明の実施態様を示す各
工程のシリコンウエフアの断面図、第７図は第４
図の工程におけるウエフアの上面図である。 １……シリコン基板、２……表面酸化膜、３…
…第１物質被膜、４……第２物質被膜、５……多
結晶シリコン層、６，１３……ホトレジスト、７
……ベース領域、８……ベース・コンタクト、９
……窒化シリコン膜、１１……多結晶シリコン酸
化層、１２……エミツタ・コンタクト、１４……
エミツタ、１５……コレクタ。
工程のシリコンウエフアの断面図、第７図は第４
図の工程におけるウエフアの上面図である。 １……シリコン基板、２……表面酸化膜、３…
…第１物質被膜、４……第２物質被膜、５……多
結晶シリコン層、６，１３……ホトレジスト、７
……ベース領域、８……ベース・コンタクト、９
……窒化シリコン膜、１１……多結晶シリコン酸
化層、１２……エミツタ・コンタクト、１４……
エミツタ、１５……コレクタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板１上に素子形成領域ａを開口した
素子分離用絶縁膜２を形成し、該基板上に順次窒
化シリコン膜３、酸化シリコン膜４を被着する工
程と、 該素子形成領域ａ上に該領域を２分して該二酸
化シリコン膜４及び該窒化シリコン膜３に２個の
開口ｂ，ｃを間隔を隔てて形成し、該開口ｂ，ｃ
の中間部の領域を残してそれ以外の領域の該酸化
シリコン膜４を除去する工程と、 前記中間部の領域に残した該酸化シリコン膜４
をマスクにしてその下の該窒化シリコン膜３をサ
イドエツチングする工程と、 該基板上全面に多結晶シリコン層５，５′を被
着し、一方の開口ｂ上及びその延長の該素子分離
用絶縁膜２上の該多結晶シリコン層５に該基板と
は反対導電型の不純物を導入してベースコンタク
ト用多結晶シリコン層８及び該基板内にベース領
域７を形成する工程と、 該酸化シリコン膜４をエツチングしてその上の
該多結晶シリコン層５′をリフトオフし、該ベー
スコンタクト用多結晶シリコン層８を２分する境
界領域１１を酸化してエミツタ−ベース間の絶縁
膜１１ａを形成する工程と、 分離された該ベースコンタクト用多結晶シリコ
ン層８の該窒化シリコン膜３に接する側の多結晶
シリコン層及び他方の開口Ｃ上の該多結晶シリコ
ン層５に該基板と同一導電型の不純物を導入し
て、エミツタコンタクト用多結晶シリコン層１２
及びコレクタコンタクト用多結晶シリコン層５
と、該基板内にコレクタコンタクト領域１５及び
エミツタ領域１４を形成する工程とを含み、 該エミツタ領域１４を形成する前に、該ベース
領域７の拡散前面の該基板表面に接する位置が前
記中間部の領域に残した該窒化シリコン膜３の下
まで届くように該基板を加熱する工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379681A JPS57159028A (en) | 1981-03-25 | 1981-03-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4379681A JPS57159028A (en) | 1981-03-25 | 1981-03-25 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57159028A JPS57159028A (en) | 1982-10-01 |
| JPH0119259B2 true JPH0119259B2 (ja) | 1989-04-11 |
Family
ID=12673702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4379681A Granted JPS57159028A (en) | 1981-03-25 | 1981-03-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57159028A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50123273A (ja) * | 1974-03-16 | 1975-09-27 | ||
| JPS5635421A (en) * | 1980-06-21 | 1981-04-08 | Agency Of Ind Science & Technol | Manufacture of minute structure |
-
1981
- 1981-03-25 JP JP4379681A patent/JPS57159028A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50123273A (ja) * | 1974-03-16 | 1975-09-27 | ||
| JPS5635421A (en) * | 1980-06-21 | 1981-04-08 | Agency Of Ind Science & Technol | Manufacture of minute structure |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57159028A (en) | 1982-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4508579A (en) | Lateral device structures using self-aligned fabrication techniques | |
| US4908324A (en) | Method of manufacturing bipolar transistor | |
| JPS6146063A (ja) | 半導体装置の製造方法 | |
| US4743565A (en) | Lateral device structures using self-aligned fabrication techniques | |
| JPH0241170B2 (ja) | ||
| US4688073A (en) | Lateral device structures using self-aligned fabrication techniques | |
| JPH0119259B2 (ja) | ||
| JPS6013313B2 (ja) | 半導体装置の製造方法 | |
| JPH0529330A (ja) | 半導体装置の製造方法 | |
| JPH06196707A (ja) | 縦型絶縁ゲート型トランジスタの製法 | |
| JPH0335528A (ja) | 半導体装置の製造方法 | |
| JPS58142573A (ja) | 半導体集積回路およびその製造方法 | |
| JPH0554263B2 (ja) | ||
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPS60140757A (ja) | 半導体装置の製造方法 | |
| JPH0136709B2 (ja) | ||
| JPS61236161A (ja) | 半導体装置の製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JPS6077460A (ja) | 半導体装置の製造方法 | |
| JPS63114261A (ja) | トランジスタ用の自己整合型ベース分路 | |
| JPH0626217B2 (ja) | 半導体装置の製造方法 | |
| JPH01112770A (ja) | 半導体装置の製造方法 | |
| JPH01251658A (ja) | 半導体装置の製造方法 | |
| JPH01270270A (ja) | 半導体装置の製造方法 | |
| JPH08274113A (ja) | 半導体集積回路装置の製造方法 |