JP2941818B2 - 半導体素子の製法 - Google Patents
半導体素子の製法Info
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- JP2941818B2 JP2941818B2 JP63275321A JP27532188A JP2941818B2 JP 2941818 B2 JP2941818 B2 JP 2941818B2 JP 63275321 A JP63275321 A JP 63275321A JP 27532188 A JP27532188 A JP 27532188A JP 2941818 B2 JP2941818 B2 JP 2941818B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、製造時に半導体素子内に発生する電荷を消
去して品質向上，歩留り向上を図るようにした半導体素
子の製法に関する。
去して品質向上，歩留り向上を図るようにした半導体素
子の製法に関する。
〔発明の概要〕 本発明は、半導体素子の製法において、半導体基板に
絶縁膜を有した構造の半導体素子を形成し、半導体素子
上にパッシベーション膜を形成した後の最終工程におい
て、半導体素子に対して、波長220nm〜320nmの紫外線
を、製造中に生じた絶縁膜中の蓄積電荷を消失させる程
度の微小な発光出力で、かつ、照射温度100℃以上250℃
未満で照射することによって、素子内に発生した蓄積電
荷を消去し、半導体素子の品質及び歩留りを向上させる
ようにしたものである。
絶縁膜を有した構造の半導体素子を形成し、半導体素子
上にパッシベーション膜を形成した後の最終工程におい
て、半導体素子に対して、波長220nm〜320nmの紫外線
を、製造中に生じた絶縁膜中の蓄積電荷を消失させる程
度の微小な発光出力で、かつ、照射温度100℃以上250℃
未満で照射することによって、素子内に発生した蓄積電
荷を消去し、半導体素子の品質及び歩留りを向上させる
ようにしたものである。
メモリLSI等の半導体素子の製造においては、絶縁膜
形成工程，イオン注入工程，電極形成工程，配線形成工
程，パッシベーション膜形成工程等を経て製造される。
形成工程，イオン注入工程，電極形成工程，配線形成工
程，パッシベーション膜形成工程等を経て製造される。
第２図は多結晶シリコン抵抗負荷型スタティックRAM
の断面構造を示す。このスタティックRAMは、シリコン
基板（１）上に素子間分離領域となる選択酸化（LOCO
S）による厚さ3000〜6000ÅのSiO2層（２）で囲まれた
素子形成領域に、SiO2よりなるゲート酸化膜（３）を介
して第１層多結晶シリコンよりなるゲート電極（４）を
形成し、また基板表面に例えばｎチャンネルトランジス
タであればn+のソース領域（５）及びドレイン領域
（６）をイオン注入により形成した後、厚さ1500Å〜20
00ÅのCVDによるSiO2膜（７）を介して負荷抵抗となる
高抵抗多結晶シリコン（第２層多結晶シリコンよりな
る）（８）を形成し、さらに厚さ1000Å〜2000ÅのCVD
によるSiO2膜（９），厚さ500Å程度のCVDによるSi3N4
膜（10），厚さ3000Å〜6000Åのリフロー膜（11）を順
次被着形成し、次いでAl配線（12）を形成した後、全面
に最終パッシベーション用のプラズマCVDによるSiN膜
（13）を被着形成して製造される。
の断面構造を示す。このスタティックRAMは、シリコン
基板（１）上に素子間分離領域となる選択酸化（LOCO
S）による厚さ3000〜6000ÅのSiO2層（２）で囲まれた
素子形成領域に、SiO2よりなるゲート酸化膜（３）を介
して第１層多結晶シリコンよりなるゲート電極（４）を
形成し、また基板表面に例えばｎチャンネルトランジス
タであればn+のソース領域（５）及びドレイン領域
（６）をイオン注入により形成した後、厚さ1500Å〜20
00ÅのCVDによるSiO2膜（７）を介して負荷抵抗となる
高抵抗多結晶シリコン（第２層多結晶シリコンよりな
る）（８）を形成し、さらに厚さ1000Å〜2000ÅのCVD
によるSiO2膜（９），厚さ500Å程度のCVDによるSi3N4
膜（10），厚さ3000Å〜6000Åのリフロー膜（11）を順
次被着形成し、次いでAl配線（12）を形成した後、全面
に最終パッシベーション用のプラズマCVDによるSiN膜
（13）を被着形成して製造される。
上述のメモリLSIにおいては、製造中に素子内に電荷
が蓄積され、この電荷蓄積が素子の品質，製造歩留りに
影響を与えている。電荷の発生メカニズムとしては次の
ことが考えられる。
が蓄積され、この電荷蓄積が素子の品質，製造歩留りに
影響を与えている。電荷の発生メカニズムとしては次の
ことが考えられる。
（ｉ）ゲート電極用の第１層多結晶シリコン層を気相成
長によって形成し、次にホトレジストをマスクにして第
１層多結晶シリコン層を選択エッチングしてゲート電極
（４）を形成する。次にソース領域（５）及びドレイン
領域（６）をAs+（Asのイオン）のイオン注入によって
形成するが、このときイオン注入装置の一部にNa汚染が
著しくあった場合にはNaも共にSi,SiO2中に注入され、
イオン注入後の熱処理等で活性化され、Naイオン（N
a+）が発生する。
長によって形成し、次にホトレジストをマスクにして第
１層多結晶シリコン層を選択エッチングしてゲート電極
（４）を形成する。次にソース領域（５）及びドレイン
領域（６）をAs+（Asのイオン）のイオン注入によって
形成するが、このときイオン注入装置の一部にNa汚染が
著しくあった場合にはNaも共にSi,SiO2中に注入され、
イオン注入後の熱処理等で活性化され、Naイオン（N
a+）が発生する。
（ii）第２層多結晶シリコンによる高抵抗多結晶シリコ
ン（８）上に（又は上下層に）その抵抗値を安定化させ
る等の目的で高温CVD（750℃〜850℃）によるSi3N4膜
（10）を形成するが、高抵抗多結晶シリコン（８）とCV
D Si3N4の間に形成するCVD SiO2膜（９）を充分に厚く
しないと、パッシベーション用のプラズマCVD SiN膜（1
3）の形成時に、多結晶シリコン（８）−SiO2（９）−S
i3N4（10）構造において、SiO2膜（９）中にプラズマ電
荷が形成される。この電荷は、熱アニール（400℃程
度）によって消すことは難しい。
ン（８）上に（又は上下層に）その抵抗値を安定化させ
る等の目的で高温CVD（750℃〜850℃）によるSi3N4膜
（10）を形成するが、高抵抗多結晶シリコン（８）とCV
D Si3N4の間に形成するCVD SiO2膜（９）を充分に厚く
しないと、パッシベーション用のプラズマCVD SiN膜（1
3）の形成時に、多結晶シリコン（８）−SiO2（９）−S
i3N4（10）構造において、SiO2膜（９）中にプラズマ電
荷が形成される。この電荷は、熱アニール（400℃程
度）によって消すことは難しい。
（iii）シリコンゲートMOSトランジスタ,AlゲートMOSト
ランジスタ上にプラズマCVD SiN膜を形成すると、その
条件によってはゲート酸化膜（SiO2）中にプラス，マイ
ナスの電荷が形成される。特にプラス電荷は通常の400
℃〜450℃程度のアニール処理によって消すことができ
ないことがある。
ランジスタ上にプラズマCVD SiN膜を形成すると、その
条件によってはゲート酸化膜（SiO2）中にプラス，マイ
ナスの電荷が形成される。特にプラス電荷は通常の400
℃〜450℃程度のアニール処理によって消すことができ
ないことがある。
本発明は、上述の点に鑑み、製造中に素子内に発生す
る蓄積電荷を消去して品質，歩留りを向上させることが
できる半導体素子の製法を提供するものである。
る蓄積電荷を消去して品質，歩留りを向上させることが
できる半導体素子の製法を提供するものである。
本発明は、半導体基板に絶縁膜を有した構造の半導体
素子を形成し、半導体素子上にパッシベーション膜を形
成した後の最終工程において、半導体素子に対して、波
長220nm〜320nmの紫外線を、製造中に生じた絶縁膜中の
蓄積電荷を消失させる程度の微小な発光出力で、かつ、
照射温度100℃以上250℃未満で照射して製造中に発生し
た蓄積電荷を消去するようになす。
素子を形成し、半導体素子上にパッシベーション膜を形
成した後の最終工程において、半導体素子に対して、波
長220nm〜320nmの紫外線を、製造中に生じた絶縁膜中の
蓄積電荷を消失させる程度の微小な発光出力で、かつ、
照射温度100℃以上250℃未満で照射して製造中に発生し
た蓄積電荷を消去するようになす。
紫外線の照射は半導体素子の最終製造工程で行なうを
可とする。
可とする。
本発明の製法においては、最終工程において、波長22
0nm〜320nmの紫外線を、照射温度100℃以上250℃未満で
照射することによって、蓄積された電荷が消去される。
これにより半導体素子の製造の歩留りが向上する。ま
た、照射温度を100℃以上〜250℃未満とすることにより
高温動作試験後の半導体素子の不良率が改善される。特
に、この不良率は約200℃で最小となる。
0nm〜320nmの紫外線を、照射温度100℃以上250℃未満で
照射することによって、蓄積された電荷が消去される。
これにより半導体素子の製造の歩留りが向上する。ま
た、照射温度を100℃以上〜250℃未満とすることにより
高温動作試験後の半導体素子の不良率が改善される。特
に、この不良率は約200℃で最小となる。
以下、本発明の実施例を説明する。
従来の製造方法によりメモリLSI例えば第２図と同様
の多結晶シリコン抵抗負荷型スタティックRAMを作製
し、その最終工程即ちAlシンター処理後に、このスタテ
ィックRAMに対して紫外線を照射した。本例では通常の
水銀ランプを用いて紫外線（波長220nm〜320nm,パワー
（発光出力）650mW/cm2）を照射した。
の多結晶シリコン抵抗負荷型スタティックRAMを作製
し、その最終工程即ちAlシンター処理後に、このスタテ
ィックRAMに対して紫外線を照射した。本例では通常の
水銀ランプを用いて紫外線（波長220nm〜320nm,パワー
（発光出力）650mW/cm2）を照射した。
紫外線照射時の照射温度（所謂ウエハ温度）と蓄積電
荷に関係する製造歩留りの関係を第１図の曲線（Ｉ）に
示す。
荷に関係する製造歩留りの関係を第１図の曲線（Ｉ）に
示す。
第１図の曲線（Ｉ）から明らかなように紫外線を照射
すると、照射温度に比例してスタティックRAMの歩留り
が向上する。照射温度が26℃,50℃では歩留りが２〜３
％低下する。そして、照射温度が100℃程度から歩留り
の改善効果が現われ、照射温度200℃〜250℃では４〜６
％も歩留りが向上する。
すると、照射温度に比例してスタティックRAMの歩留り
が向上する。照射温度が26℃,50℃では歩留りが２〜３
％低下する。そして、照射温度が100℃程度から歩留り
の改善効果が現われ、照射温度200℃〜250℃では４〜６
％も歩留りが向上する。
次に、紫外線照射したスタティックRAMを組立てて、
高温動作試験（6V,125℃,120時間）後の不良率を評価し
た結果を第１図の曲線（II）に示す。不良率は照射温度
約200℃で紫外線を照射した時、最低になることが判
る。
高温動作試験（6V,125℃,120時間）後の不良率を評価し
た結果を第１図の曲線（II）に示す。不良率は照射温度
約200℃で紫外線を照射した時、最低になることが判
る。
この曲線（Ｉ），（II）から紫外線照射温度の最適範
囲は100℃以上〜250℃未満にあることが認められる。
囲は100℃以上〜250℃未満にあることが認められる。
この様に、メモリLSIの最終工程でウエハに紫外線を
照射温度100℃以上〜250℃未満で照射することにより、
製造中に発生した蓄積電荷も消去することができ、歩留
りの改善，高温動作試験（即ちBT処理）による不良率の
低減を図ることができる。
照射温度100℃以上〜250℃未満で照射することにより、
製造中に発生した蓄積電荷も消去することができ、歩留
りの改善，高温動作試験（即ちBT処理）による不良率の
低減を図ることができる。
なお、紫外線照射後、素子の温度は400℃以下、望ま
しくは250℃以下に抑える必要がある。
しくは250℃以下に抑える必要がある。
上例においては、多結晶シリコン抵抗負荷型スタティ
ックRAMの製造に適用したが、その他のメモリLSI,半導
体素子の製造にも適用しうること勿論である。
ックRAMの製造に適用したが、その他のメモリLSI,半導
体素子の製造にも適用しうること勿論である。
上述の本発明によれば、半導体素子の最終工程で素子
に対して100℃以上〜250℃未満で220nm〜320nmの紫外線
を照射し製造中に絶縁膜中に発生した蓄積電荷を消去す
ることによって、半導体素子の品質を向上し、歩留りを
向上させることができる。
に対して100℃以上〜250℃未満で220nm〜320nmの紫外線
を照射し製造中に絶縁膜中に発生した蓄積電荷を消去す
ることによって、半導体素子の品質を向上し、歩留りを
向上させることができる。
第１図は本発明に係る紫外線照射温度と歩留り及び高温
動作試験後の不良率との関係を示す特性図、第２図は本
発明に適用される半導体素子の一例を示す断面図であ
る。 （１）はシリコン基板、（３）はゲート酸化膜、（４）
は多結晶シリコンのゲート電極、（５）はソース領域、
（６）はドレイン領域、（７）はCVD SiO2膜、（８）は
高抵抗多結晶シリコン、（９）はCVD SiO2膜、（10）は
CVD Si3N4膜、（11）はリフロー膜、（12）はAl配線、
（13）はプラズマCVD SiN膜である。
動作試験後の不良率との関係を示す特性図、第２図は本
発明に適用される半導体素子の一例を示す断面図であ
る。 （１）はシリコン基板、（３）はゲート酸化膜、（４）
は多結晶シリコンのゲート電極、（５）はソース領域、
（６）はドレイン領域、（７）はCVD SiO2膜、（８）は
高抵抗多結晶シリコン、（９）はCVD SiO2膜、（10）は
CVD Si3N4膜、（11）はリフロー膜、（12）はAl配線、
（13）はプラズマCVD SiN膜である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/11 (72)発明者 堀内 信好 鹿児島県国分市野口字大丸982 ソニー 国分セミコンダクタ株式会社内 (56)参考文献 特開 昭61−65441（ＪＰ，Ａ) 特開 昭61−241932（ＪＰ，Ａ) 電気化学協会電子材料委員会 第32回 シンポジウム講演論文集「半導体・集積 回路技術」（昭62−６−11）第99〜104 頁
Claims (1)
- 【請求項１】半導体基板に絶縁膜を有した構造の半導体
素子を形成し、該半導体素子上にパッシベーション膜を
形成した後の最終工程において、 上記半導体素子に対して、波長220nm〜320nmの紫外線
を、製造中に生じた上記絶縁膜中の蓄積電荷を消失させ
る程度の微小な発光出力で、かつ、照射温度100℃以上2
50℃未満で照射する ことを特徴とする半導体素子の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275321A JP2941818B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体素子の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63275321A JP2941818B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体素子の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02122528A JPH02122528A (ja) | 1990-05-10 |
| JP2941818B2 true JP2941818B2 (ja) | 1999-08-30 |
Family
ID=17553820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275321A Expired - Lifetime JP2941818B2 (ja) | 1988-10-31 | 1988-10-31 | 半導体素子の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941818B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165441A (ja) * | 1984-09-07 | 1986-04-04 | Mitsubishi Electric Corp | プラズマ窒化シリコン絶縁膜の処理方法 |
| JPS61241932A (ja) * | 1985-04-19 | 1986-10-28 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-10-31 JP JP63275321A patent/JP2941818B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 電気化学協会電子材料委員会 第３２回シンポジウム講演論文集「半導体・集積回路技術」（昭６２−６−１１）第９９〜１０４頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02122528A (ja) | 1990-05-10 |
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Legal Events
| Date | Code | Title | Description |
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