JP3373480B2 - 読出専用メモリの製造方法及びウエハの保管方法 - Google Patents
読出専用メモリの製造方法及びウエハの保管方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、マスクＲＯＭ（Re
ad Only Memory）等の読出専用メモリの製造方法に関す
るものである。
ad Only Memory）等の読出専用メモリの製造方法に関す
るものである。
【０００２】
【従来の技術】従来のマスクＲＯＭは、概略次のような
工程で製造されていた。 （１） 工程ａ Ｐ型のシリコン基板１の表面に、絶縁用の酸化膜を形成
する。 （２） 工程ｂ 酸化膜の表面全体にポリシリコン膜を形成し、このポリ
シリコン膜に不純物を拡散して導電性を与え、ゲート電
極層を形成する。
工程で製造されていた。 （１） 工程ａ Ｐ型のシリコン基板１の表面に、絶縁用の酸化膜を形成
する。 （２） 工程ｂ 酸化膜の表面全体にポリシリコン膜を形成し、このポリ
シリコン膜に不純物を拡散して導電性を与え、ゲート電
極層を形成する。
【０００３】（３） 工程ｃ
ホトリソグラフィ法によりゲート電極層をパターニング
し、メモリセルである絶縁ゲート型トランジスタ（以
下、単に「ＭＯＳ」という）のゲート電極を形成する。 （４） 工程ｄ ゲート電極が形成されたシリコン基板１の表面に、イオ
ン注入マスク用の酸化膜を形成する。
し、メモリセルである絶縁ゲート型トランジスタ（以
下、単に「ＭＯＳ」という）のゲート電極を形成する。 （４） 工程ｄ ゲート電極が形成されたシリコン基板１の表面に、イオ
ン注入マスク用の酸化膜を形成する。
【０００４】（５） 工程ｅ
イオン注入マスク用の酸化膜に、燐イオンを加速して注
入する。次に、熱処理を行うことにより、酸化膜中に注
入された燐イオンをシリコン基板へ拡散させ、ＭＯＳの
ソース電極またはドレイン電極に対応するソース・ドレ
イン拡散層を形成する。 （６） 工程ｆ 気相成長法により、４００℃程度でシリコン基板の酸化
膜上に、層間絶縁膜を形成する。
入する。次に、熱処理を行うことにより、酸化膜中に注
入された燐イオンをシリコン基板へ拡散させ、ＭＯＳの
ソース電極またはドレイン電極に対応するソース・ドレ
イン拡散層を形成する。 （６） 工程ｆ 気相成長法により、４００℃程度でシリコン基板の酸化
膜上に、層間絶縁膜を形成する。
【０００５】（７） 工程ｇ
層間絶縁膜の表面にホトレジスト膜を塗布し、目的のＲ
ＯＭのデータに基づいた書き込み用のメモリパターンの
露光・現像によってレジストパターンを作る。レジスト
パターンを介してイオン注入を行う。これにより、書き
込み対象となったメモリセルのゲート電極の下側にイオ
ンが注入され、ＲＯＭ書込層が形成される。 （８） 工程ｈ レジストパターンを除去し、ゲート電極層やソース・ド
レイン拡散層に対するアルミニウム等の金属配線を形成
する。その後の、表面保護用のパッシベーション膜の形
成、ウエハ状態での検査、チップの切断、ケースへのマ
ウント、外部端子への接続、及び封止等の工程は、一般
の半導体装置と同様である。
ＯＭのデータに基づいた書き込み用のメモリパターンの
露光・現像によってレジストパターンを作る。レジスト
パターンを介してイオン注入を行う。これにより、書き
込み対象となったメモリセルのゲート電極の下側にイオ
ンが注入され、ＲＯＭ書込層が形成される。 （８） 工程ｈ レジストパターンを除去し、ゲート電極層やソース・ド
レイン拡散層に対するアルミニウム等の金属配線を形成
する。その後の、表面保護用のパッシベーション膜の形
成、ウエハ状態での検査、チップの切断、ケースへのマ
ウント、外部端子への接続、及び封止等の工程は、一般
の半導体装置と同様である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
マスクＲＯＭの製造方法には、次のような課題があっ
た。マスクＲＯＭでは、前記工程ｇに示すように、製造
中のウエハ処理において、メモリの内容をイオン注入で
書き込む処理が必要である。従って、メモリ内容が決定
してから一連の製造工程を開始する必要があり、完成ま
でに一定の期間が必要であった。
マスクＲＯＭの製造方法には、次のような課題があっ
た。マスクＲＯＭでは、前記工程ｇに示すように、製造
中のウエハ処理において、メモリの内容をイオン注入で
書き込む処理が必要である。従って、メモリ内容が決定
してから一連の製造工程を開始する必要があり、完成ま
でに一定の期間が必要であった。
【０００７】また、メモリ内容の決定から製品完成まで
の期間を短縮するために、前記工程ａ〜工程ｆを行った
状態でウエハを保管すると、保管時間が長く（例えば、
６か月以上）なった場合、層間絶縁膜に水分が吸着して
絶縁が劣化するという課題があった。本発明は、前記従
来技術が持っていた課題を解決し、製造過程のウエハ状
態で長期保存が可能な、読出専用メモリの製造方法を提
供するものである。
の期間を短縮するために、前記工程ａ〜工程ｆを行った
状態でウエハを保管すると、保管時間が長く（例えば、
６か月以上）なった場合、層間絶縁膜に水分が吸着して
絶縁が劣化するという課題があった。本発明は、前記従
来技術が持っていた課題を解決し、製造過程のウエハ状
態で長期保存が可能な、読出専用メモリの製造方法を提
供するものである。
【０００８】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の請求項１〜６に係る発明は、読出専用
メモリの製造方法を次のような工程で行うようにしてい
る。
に、本発明の内の請求項１〜６に係る発明は、読出専用
メモリの製造方法を次のような工程で行うようにしてい
る。
【０００９】即ち、読み出し専用データを記憶するため
の複数の絶縁ゲート型トランジスタによるメモリセルを
シリコン基板上に形成する第１の工程を行い、続いて、
前記複数の絶縁ゲート型トランジスタを覆うように前記
シリコン基板上に絶縁膜を形成する第２の工程を行う。
の複数の絶縁ゲート型トランジスタによるメモリセルを
シリコン基板上に形成する第１の工程を行い、続いて、
前記複数の絶縁ゲート型トランジスタを覆うように前記
シリコン基板上に絶縁膜を形成する第２の工程を行う。
【００１０】次に、前記シリコン基板上に形成された前
記絶縁膜中に含まれる水分を離脱させるために、６００
℃から８００℃の温度で熱処理を施す第３の工程を行
う。そして、前記絶縁ゲート型トランジスタのゲート領
域にイオンを注入することにより、前記メモリセルに前
記読み出し専用データを書き込む第４の工程を行う。
記絶縁膜中に含まれる水分を離脱させるために、６００
℃から８００℃の温度で熱処理を施す第３の工程を行
う。そして、前記絶縁ゲート型トランジスタのゲート領
域にイオンを注入することにより、前記メモリセルに前
記読み出し専用データを書き込む第４の工程を行う。
【００１１】また、請求項７に係る発明は、読み出し専
用データを記憶するための複数の絶縁ゲート型トランジ
スタによるメモリセルをシリコン基板上に形成し、前記
メモリセルの表面に絶縁膜を形成し、前記絶縁膜中に含
まれる水分を離脱させるために６００℃から８００℃の
温度で熱処理を施した後、前記読み出し専用データを書
き込むまで、前記シリコン基板を保管するようにしてい
る。
用データを記憶するための複数の絶縁ゲート型トランジ
スタによるメモリセルをシリコン基板上に形成し、前記
メモリセルの表面に絶縁膜を形成し、前記絶縁膜中に含
まれる水分を離脱させるために６００℃から８００℃の
温度で熱処理を施した後、前記読み出し専用データを書
き込むまで、前記シリコン基板を保管するようにしてい
る。
【００１２】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示すマスクＲＯＭの製造工程図で
ある。以下、この図１に従って、マスクＲＯＭの製造方
法を説明する。 （１） 工程１ Ｐ型のシリコン基板１の表面を、常圧（１気圧）下で、
２０〜３０分間、８５０〜９００℃の酸素ガスで酸化
し、表面全体に厚さ０．０１〜０．０２μｍの酸化膜２
を形成する。
明の第１の実施形態を示すマスクＲＯＭの製造工程図で
ある。以下、この図１に従って、マスクＲＯＭの製造方
法を説明する。 （１） 工程１ Ｐ型のシリコン基板１の表面を、常圧（１気圧）下で、
２０〜３０分間、８５０〜９００℃の酸素ガスで酸化
し、表面全体に厚さ０．０１〜０．０２μｍの酸化膜２
を形成する。
【００１３】（２） 工程２
シラン系ガスを用いて、減圧気相成長法（ＬＰＣＶＤ）
により、酸化膜２の表面全体に、厚さ０．３〜０．４μ
ｍのポリシリコン膜を形成する。更に、このポリシリコ
ン膜に導電性を与えるため、８００℃程度に加熱した燐
等の不純物を含むガスを用いて、不純物拡散を行う。こ
れにより、酸化膜２の表面全体に、不純物濃度５×１０
24原子／ｍ2 程度の燐を導入し、導電性のあるゲート電
極層３が形成される。
により、酸化膜２の表面全体に、厚さ０．３〜０．４μ
ｍのポリシリコン膜を形成する。更に、このポリシリコ
ン膜に導電性を与えるため、８００℃程度に加熱した燐
等の不純物を含むガスを用いて、不純物拡散を行う。こ
れにより、酸化膜２の表面全体に、不純物濃度５×１０
24原子／ｍ2 程度の燐を導入し、導電性のあるゲート電
極層３が形成される。
【００１４】（３） 工程３
ホトリソグラフィ法により、ゲート電極３ａを形成す
る。即ち、ゲート電極層３の表面にホトレジスト膜を塗
布し、ゲート電極パターンの露光・現像によってホトレ
ジスト膜パターンを作り、これをエッチング用マスクと
して、ゲート電極層３をエッチングする。これにより、
ゲート電極層３のパターニングが行われ、このパターニ
ングによって残った部分が、メモリセルであるＭＯＳの
ゲート電極３ａとなる。
る。即ち、ゲート電極層３の表面にホトレジスト膜を塗
布し、ゲート電極パターンの露光・現像によってホトレ
ジスト膜パターンを作り、これをエッチング用マスクと
して、ゲート電極層３をエッチングする。これにより、
ゲート電極層３のパターニングが行われ、このパターニ
ングによって残った部分が、メモリセルであるＭＯＳの
ゲート電極３ａとなる。
【００１５】（４） 工程４
ゲート電極３ａが形成されたシリコン基板１の表面を、
常圧下で６０分程度、８５０〜９００℃の酸素ガスで酸
化し、厚さ０，０２μｍ程度のイオン注入マスク用の酸
化膜４を形成する。 （５） 工程５ 酸化膜４に、燐イオン又はヒ素イオンを３０ｋｅＶ〜５
０ｋｅＶ程度のエネルギで加速して注入する。そして、
酸化膜４に燐イオン又はヒ素が注入されたシリコン基板
１を、常圧下で８００℃以上の窒素ガスにより、３０分
以上熱処理を行い、この燐イオン又はヒ素をシリコン基
板１へ拡散させる。これにより、メモリセルのソース電
極またはドレイン電極に対応するＮ型のソース・ドレイ
ン拡散層５が形成される。
常圧下で６０分程度、８５０〜９００℃の酸素ガスで酸
化し、厚さ０，０２μｍ程度のイオン注入マスク用の酸
化膜４を形成する。 （５） 工程５ 酸化膜４に、燐イオン又はヒ素イオンを３０ｋｅＶ〜５
０ｋｅＶ程度のエネルギで加速して注入する。そして、
酸化膜４に燐イオン又はヒ素が注入されたシリコン基板
１を、常圧下で８００℃以上の窒素ガスにより、３０分
以上熱処理を行い、この燐イオン又はヒ素をシリコン基
板１へ拡散させる。これにより、メモリセルのソース電
極またはドレイン電極に対応するＮ型のソース・ドレイ
ン拡散層５が形成される。
【００１６】（６） 工程６
酸素及びシラン系ガスを用いたプラズマ気相成長法によ
り、４００℃程度でシリコン基板１の酸化膜４の上に厚
さ０．３μｍ程度の酸化膜を形成する。更に、この形成
した酸化膜の上に、オゾンとＴＥＯＳガスを用いた常圧
気相成長法により、４００℃程度で厚さ０．５μｍ程度
の酸化膜を形成する。これにより、合計の厚さが０．８
μｍ程度の層間絶縁膜６が形成される。 （７） 工程７ 層間絶縁膜６が形成されたシリコン基板１を、常圧の窒
素ガス雰囲気中で、赤外線ランプ等で温度７２５℃、６
０秒の高速加熱処理（ＲＴＡ処理）を行う。これによ
り、内部に含まれた水分が離脱し、熱処理済みの層間絶
縁膜６Ａが形成される。
り、４００℃程度でシリコン基板１の酸化膜４の上に厚
さ０．３μｍ程度の酸化膜を形成する。更に、この形成
した酸化膜の上に、オゾンとＴＥＯＳガスを用いた常圧
気相成長法により、４００℃程度で厚さ０．５μｍ程度
の酸化膜を形成する。これにより、合計の厚さが０．８
μｍ程度の層間絶縁膜６が形成される。 （７） 工程７ 層間絶縁膜６が形成されたシリコン基板１を、常圧の窒
素ガス雰囲気中で、赤外線ランプ等で温度７２５℃、６
０秒の高速加熱処理（ＲＴＡ処理）を行う。これによ
り、内部に含まれた水分が離脱し、熱処理済みの層間絶
縁膜６Ａが形成される。
【００１７】（８） 工程８
層間絶縁膜６Ａの表面にホトレジスト膜を塗布し、目的
のＲＯＭのデータに基づいた書き込み用のメモリパター
ンの露光・現像によってレジストパターン７を作る。こ
のレジストパターン７は、イオン注入を行うべきメモリ
セルのゲート電極３ａに対応する箇所のみが開口された
パターンである。 （９） 工程９ レジストパターン７を介して、シリコン基板１に燐イオ
ンを１ＭｅＶ程度のエネルギで加速して注入する。これ
により、書き込み対象となったメモリセルのゲート電極
３ａの下側に燐イオンが注入され、ＲＯＭ書込層８が形
成される。
のＲＯＭのデータに基づいた書き込み用のメモリパター
ンの露光・現像によってレジストパターン７を作る。こ
のレジストパターン７は、イオン注入を行うべきメモリ
セルのゲート電極３ａに対応する箇所のみが開口された
パターンである。 （９） 工程９ レジストパターン７を介して、シリコン基板１に燐イオ
ンを１ＭｅＶ程度のエネルギで加速して注入する。これ
により、書き込み対象となったメモリセルのゲート電極
３ａの下側に燐イオンが注入され、ＲＯＭ書込層８が形
成される。
【００１８】（１０） 工程１０
レジストパターン７を除去し、ホトリソグラフィ法によ
って、層間絶縁膜６Ａにゲート電極層３やソース・ドレ
イン拡散層５に達する第１のホール６ｘを形成する。但
し、図１に示した断面には、ソース・ドレイン拡散層５
に対するホール６ｘのみが示されている。 （１１） 工程１１ 層間絶縁膜６Ａの表面及びホール６ｘの内面に、第１の
バリアメタル９を形成し、このバリアメタル９の内部及
び表面に、アルミにウム等の配線用の金属を蒸着する。
更に、ホトリソグラフィ法で、表面の金属膜をバリアメ
タル９と共にパターニングし、所定の配線パターンを残
すことにより、第１の金属配線１０を形成する。
って、層間絶縁膜６Ａにゲート電極層３やソース・ドレ
イン拡散層５に達する第１のホール６ｘを形成する。但
し、図１に示した断面には、ソース・ドレイン拡散層５
に対するホール６ｘのみが示されている。 （１１） 工程１１ 層間絶縁膜６Ａの表面及びホール６ｘの内面に、第１の
バリアメタル９を形成し、このバリアメタル９の内部及
び表面に、アルミにウム等の配線用の金属を蒸着する。
更に、ホトリソグラフィ法で、表面の金属膜をバリアメ
タル９と共にパターニングし、所定の配線パターンを残
すことにより、第１の金属配線１０を形成する。
【００１９】（１２） 工程１２
金属配線１０と層間絶縁膜６Ａの表面に、絶縁膜１１を
形成する。 （１３） 工程１３ ホトリソグラフィ法によって、絶縁膜１１に金属配線１
０に達する第２のホール１１ｘを形成する。 （１４） 工程１４ 絶縁膜１１の表面及びホール１１ｘの内面に、第２のバ
リアメタル１２を形成し、このバリアメタル１２の内部
及び表面に、アルミニウム等の配線用の金属を蒸着す
る。更に、ホトリソグラフィ法で表面の金属膜をバリア
メタル１２と共にパターニングし、所定の配線パターン
を残すことにより、第２の金属配線１３を形成する。
形成する。 （１３） 工程１３ ホトリソグラフィ法によって、絶縁膜１１に金属配線１
０に達する第２のホール１１ｘを形成する。 （１４） 工程１４ 絶縁膜１１の表面及びホール１１ｘの内面に、第２のバ
リアメタル１２を形成し、このバリアメタル１２の内部
及び表面に、アルミニウム等の配線用の金属を蒸着す
る。更に、ホトリソグラフィ法で表面の金属膜をバリア
メタル１２と共にパターニングし、所定の配線パターン
を残すことにより、第２の金属配線１３を形成する。
【００２０】（１５） 工程１５
絶縁膜１１及び金属配線１３の表面に保護用のパッシベ
ーション膜１４を形成する。その後の、ウエハ状態での
検査、チップの切断、ケースへのマウント、外部端子へ
の接続、及び封止等の工程は、一般の半導体装置と同様
である。このようにして製造されたマスクＲＯＭでは、
工程８でイオン注入が行われたメモリセルの閾値電圧が
偏倚してオン状態に設定され、イオン注入の行われてい
ないメモリセルはオフ状態に設定される。そして、読み
出しの対象となるメモリセルのゲート電極３ａに選択信
号を与え、ソース・ドレイン間の導通状態を検出するこ
とにより、データの読み出しができるようになってい
る。
ーション膜１４を形成する。その後の、ウエハ状態での
検査、チップの切断、ケースへのマウント、外部端子へ
の接続、及び封止等の工程は、一般の半導体装置と同様
である。このようにして製造されたマスクＲＯＭでは、
工程８でイオン注入が行われたメモリセルの閾値電圧が
偏倚してオン状態に設定され、イオン注入の行われてい
ないメモリセルはオフ状態に設定される。そして、読み
出しの対象となるメモリセルのゲート電極３ａに選択信
号を与え、ソース・ドレイン間の導通状態を検出するこ
とにより、データの読み出しができるようになってい
る。
【００２１】図２は、層間絶縁膜６の水分離脱量特性を
示す図である。この図２は、工程６によって層間絶縁膜
６が形成されたシリコン基板１Ａと、工程７でＲＴＡ処
理が施されたシリコン基板１Ｂを試料として、ＴＤＳ
（Thermal Detector Spectroscope)分析を行った結果で
ある。横軸は、加熱温度を示し、縦軸は、その加熱温度
の時に層間絶縁膜６，６Ａから離脱した水分の質量を示
している。図２中の破線はＲＴＡ処理前のシリコン基板
１Ａの特性であり、実線はＲＴＡ処理後のシリコン基板
１Ｂの特性である。この図２から、６００〜７００℃に
加熱することにより、多量の水分が離脱することが分か
る。
示す図である。この図２は、工程６によって層間絶縁膜
６が形成されたシリコン基板１Ａと、工程７でＲＴＡ処
理が施されたシリコン基板１Ｂを試料として、ＴＤＳ
（Thermal Detector Spectroscope)分析を行った結果で
ある。横軸は、加熱温度を示し、縦軸は、その加熱温度
の時に層間絶縁膜６，６Ａから離脱した水分の質量を示
している。図２中の破線はＲＴＡ処理前のシリコン基板
１Ａの特性であり、実線はＲＴＡ処理後のシリコン基板
１Ｂの特性である。この図２から、６００〜７００℃に
加熱することにより、多量の水分が離脱することが分か
る。
【００２２】以上のように、この第１の実施形態のマス
クＲＯＭの製造工程では、工程６で層間絶縁膜６を形成
した後、工程７でＲＴＡ処理を施し、この層間絶縁膜６
の水分を除去するようにしている。このため、工程７の
ＲＴＡ処理後、水分の吸着による劣化が少なく、ウエハ
状態で長期間保存することができるという利点がある。
更に、工程１１〜工程１４によって、２層の金属配線１
０，１３を形成しているので、配線抵抗が減少してメモ
リの読み出し遅延時間が短くなるという利点がある。
クＲＯＭの製造工程では、工程６で層間絶縁膜６を形成
した後、工程７でＲＴＡ処理を施し、この層間絶縁膜６
の水分を除去するようにしている。このため、工程７の
ＲＴＡ処理後、水分の吸着による劣化が少なく、ウエハ
状態で長期間保存することができるという利点がある。
更に、工程１１〜工程１４によって、２層の金属配線１
０，１３を形成しているので、配線抵抗が減少してメモ
リの読み出し遅延時間が短くなるという利点がある。
【００２３】（第２の実施形態）図３は、本発明の第２
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図３に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程２１ 図１中の工程１〜工程６と同様の処理により、Ｐ型のシ
リコン基板１上に、酸化膜２、ゲート電極３ａ、酸化膜
４、ソース・ドレイン拡散層５、及び層間絶縁膜６を順
次形成する。
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図３に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程２１ 図１中の工程１〜工程６と同様の処理により、Ｐ型のシ
リコン基板１上に、酸化膜２、ゲート電極３ａ、酸化膜
４、ソース・ドレイン拡散層５、及び層間絶縁膜６を順
次形成する。
【００２４】（２） 工程２２
図１中の工程１０〜工程１２と同様の処理を行う。即
ち、層間絶縁膜６にゲート電極層３やソース・ドレイン
拡散層５に達する第１のホール６ｘを形成する。次に、
層間絶縁膜６の表面及びホール６ｘの内面に第１のバリ
アメタル９を形成し、このバリアメタル９にタングステ
ン等の高融点金属を蒸着する。そして、バリアメタル９
と高融点金属膜をパターニングして第１の金属配線１０
を形成する。更に、金属配線１０と層間絶縁膜６の表面
に、絶縁膜１１を形成する。
ち、層間絶縁膜６にゲート電極層３やソース・ドレイン
拡散層５に達する第１のホール６ｘを形成する。次に、
層間絶縁膜６の表面及びホール６ｘの内面に第１のバリ
アメタル９を形成し、このバリアメタル９にタングステ
ン等の高融点金属を蒸着する。そして、バリアメタル９
と高融点金属膜をパターニングして第１の金属配線１０
を形成する。更に、金属配線１０と層間絶縁膜６の表面
に、絶縁膜１１を形成する。
【００２５】（３） 工程２３
図１中の工程７と同様のＲＴＡ処理を行う。即ち、層間
絶縁膜６及び絶縁膜１１が形成されたシリコン基板１
を、常圧の窒素ガス雰囲気中で、赤外線ランプ等で温度
７２５℃、６０秒の高速加熱処理を行う。これにより熱
処理済みの層間絶縁膜６Ａが形成される。
絶縁膜６及び絶縁膜１１が形成されたシリコン基板１
を、常圧の窒素ガス雰囲気中で、赤外線ランプ等で温度
７２５℃、６０秒の高速加熱処理を行う。これにより熱
処理済みの層間絶縁膜６Ａが形成される。
【００２６】（４） 工程２４
図１中の工程８及び工程９と同様に、ＲＯＭデータの書
込処理を行う。即ち、絶縁膜１１の表面にホトレジスト
膜を塗布し、目的のＲＯＭのデータに基づいた書き込み
用のメモリパターンの露光・現像によってレジストパタ
ーン７を作る。そして、レジストパターン７を介して、
シリコン基板１に燐イオンを注入する。これにより、書
き込み対象となったメモリセルのゲート電極３ａの下側
のシリコン基板１に、燐イオンが注入されてＲＯＭ書込
層８が形成される。
込処理を行う。即ち、絶縁膜１１の表面にホトレジスト
膜を塗布し、目的のＲＯＭのデータに基づいた書き込み
用のメモリパターンの露光・現像によってレジストパタ
ーン７を作る。そして、レジストパターン７を介して、
シリコン基板１に燐イオンを注入する。これにより、書
き込み対象となったメモリセルのゲート電極３ａの下側
のシリコン基板１に、燐イオンが注入されてＲＯＭ書込
層８が形成される。
【００２７】（５） 工程２５
図１中の工程１３〜工程１５と同様の処理を行う。即
ち、絶縁膜１１に金属配線１０に達する第２のホール１
１ｘを形成する。次に、絶縁膜１１の表面及びホール１
１ｘの内面に第２のバリアメタル１２を形成し、このバ
リアメタル１２にアルミニウム等の配線用金属を蒸着す
る。そして、バリアメタル１１と配線用金属膜をパター
ニングして第２の金属配線１３を形成する。更に、絶縁
膜１１及び金属配線１３の表面に保護用のパッシベーシ
ョン膜１４を形成する。その後の、ウエハ状態での検
査、チップの切断、ケースへのマウント、外部端子への
接続、及び封止等の工程は、一般の半導体装置と同様で
ある。
ち、絶縁膜１１に金属配線１０に達する第２のホール１
１ｘを形成する。次に、絶縁膜１１の表面及びホール１
１ｘの内面に第２のバリアメタル１２を形成し、このバ
リアメタル１２にアルミニウム等の配線用金属を蒸着す
る。そして、バリアメタル１１と配線用金属膜をパター
ニングして第２の金属配線１３を形成する。更に、絶縁
膜１１及び金属配線１３の表面に保護用のパッシベーシ
ョン膜１４を形成する。その後の、ウエハ状態での検
査、チップの切断、ケースへのマウント、外部端子への
接続、及び封止等の工程は、一般の半導体装置と同様で
ある。
【００２８】以上のように、この第２の実施形態のマス
クＲＯＭの製造工程では、工程２２で層間絶縁膜６を形
成した後、工程２３でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
２３のＲＴＡ処理後、水分の吸着による劣化が少なく、
ウエハ状態で長期間保存することができるという利点が
ある。更に、工程２２では１層目の金属配線１０を形成
しているので、工程２４でＲＯＭの書き込みを行った後
の工程２５の処理が少なくなり、メモリ内容の決定から
製品完成までの期間を短縮することができる。
クＲＯＭの製造工程では、工程２２で層間絶縁膜６を形
成した後、工程２３でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
２３のＲＴＡ処理後、水分の吸着による劣化が少なく、
ウエハ状態で長期間保存することができるという利点が
ある。更に、工程２２では１層目の金属配線１０を形成
しているので、工程２４でＲＯＭの書き込みを行った後
の工程２５の処理が少なくなり、メモリ内容の決定から
製品完成までの期間を短縮することができる。
【００２９】（第３の実施形態）図４は、本発明の第３
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図４に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程３１ まず、図１中の工程１〜工程６と同様の処理により、Ｐ
型のシリコン基板１上に、酸化膜２、ゲート電極３ａ、
酸化膜４、ソース・ドレイン拡散層５、及び層間絶縁膜
６を順次形成する。次に、図１中の工程１０〜工程１２
と同様の処理により、ゲート電極層３やソース・ドレイ
ン拡散層５に対して、タングステン等の高融点金属によ
る第１の金属配線１０を形成する。更に、金属配線１０
と層間絶縁膜６の表面に、絶縁膜１１を形成する。
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図４に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程３１ まず、図１中の工程１〜工程６と同様の処理により、Ｐ
型のシリコン基板１上に、酸化膜２、ゲート電極３ａ、
酸化膜４、ソース・ドレイン拡散層５、及び層間絶縁膜
６を順次形成する。次に、図１中の工程１０〜工程１２
と同様の処理により、ゲート電極層３やソース・ドレイ
ン拡散層５に対して、タングステン等の高融点金属によ
る第１の金属配線１０を形成する。更に、金属配線１０
と層間絶縁膜６の表面に、絶縁膜１１を形成する。
【００３０】（２） 工程３２
図１中の工程７と同様のＲＴＡ処理を行う。
（３） 工程３３
絶縁膜１１に金属配線１０に達する第２のホール１１ｘ
を形成し、ホール１１ｘ及び絶縁膜１１の表面に第２の
バリアメタル１２を形成する。
を形成し、ホール１１ｘ及び絶縁膜１１の表面に第２の
バリアメタル１２を形成する。
【００３１】（４） 工程３４
図１中の工程８及び工程９と同様のＲＯＭデータの書込
処理を行う。 （５） 工程３５ レジストパターン７を除去し、バリアメタル１２の内部
にアルミニウム等の配線用金属を蒸着し、これをパター
ニングして第２の金属配線１３を形成する。更に、絶縁
膜１１及び金属配線１３の表面に保護用のパッシベーシ
ョン膜１４を形成する。その後の、ウエハ状態での検
査、チップの切断、ケースへのマウント、外部端子への
接続、及び封止等の工程は、一般の半導体装置と同様で
ある。
処理を行う。 （５） 工程３５ レジストパターン７を除去し、バリアメタル１２の内部
にアルミニウム等の配線用金属を蒸着し、これをパター
ニングして第２の金属配線１３を形成する。更に、絶縁
膜１１及び金属配線１３の表面に保護用のパッシベーシ
ョン膜１４を形成する。その後の、ウエハ状態での検
査、チップの切断、ケースへのマウント、外部端子への
接続、及び封止等の工程は、一般の半導体装置と同様で
ある。
【００３２】以上のように、この第３の実施形態のマス
クＲＯＭの製造工程では、工程３１で層間絶縁膜６を形
成した後、工程３２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
３３のバリアメタル１２の形成後、水分の吸着による劣
化が少なく、ウエハ状態で長期間保存することができる
という利点がある。更に、工程３１で１層目の金属配線
１０を形成し、工程３３で２層目のバリアメタル１２を
形成しているので、工程３５の処理内容が少なくなり、
メモリ内容の決定から製品完成までの期間を、更に短縮
することができる。
クＲＯＭの製造工程では、工程３１で層間絶縁膜６を形
成した後、工程３２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
３３のバリアメタル１２の形成後、水分の吸着による劣
化が少なく、ウエハ状態で長期間保存することができる
という利点がある。更に、工程３１で１層目の金属配線
１０を形成し、工程３３で２層目のバリアメタル１２を
形成しているので、工程３５の処理内容が少なくなり、
メモリ内容の決定から製品完成までの期間を、更に短縮
することができる。
【００３３】（第４の実施形態）図５は、本発明の第４
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図５に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程４１ まず、図１中の工程１〜工程６と同様の処理により、Ｐ
型のシリコン基板１上に、酸化膜２、ゲート電極３ａ、
酸化膜４、ソース・ドレイン拡散層５、及び層間絶縁膜
６を順次形成する。次に、図１中の工程１０〜工程１２
と同様の処理により、ゲート電極層３やソース・ドレイ
ン拡散層５に対して、タングステン等の高融点金属によ
る第１の金属配線１０を形成する。更に、金属配線１０
と層間絶縁膜６の表面に、絶縁膜１１を形成する。
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図５に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程４１ まず、図１中の工程１〜工程６と同様の処理により、Ｐ
型のシリコン基板１上に、酸化膜２、ゲート電極３ａ、
酸化膜４、ソース・ドレイン拡散層５、及び層間絶縁膜
６を順次形成する。次に、図１中の工程１０〜工程１２
と同様の処理により、ゲート電極層３やソース・ドレイ
ン拡散層５に対して、タングステン等の高融点金属によ
る第１の金属配線１０を形成する。更に、金属配線１０
と層間絶縁膜６の表面に、絶縁膜１１を形成する。
【００３４】（２） 工程４２
図１中の工程７と同様のＲＴＡ処理を行う。
（３） 工程４３
図１中の工程１３及び工程１４と同様の処理を行う。即
ち、絶縁膜１１に金属配線１０に達する第２のホール１
１ｘを形成する。次に、絶縁膜１１の表面及びホール１
１ｘの内面に、第２のバリアメタル１２を形成し、この
バリアメタル１２の内部及び表面に、アルミニウム等の
配線用の金属を蒸着する。更に、表面の金属膜をバリア
メタル１２と共にパターニングし、所定の配線パターン
を残すことにより、第２の金属配線１３を形成する。
ち、絶縁膜１１に金属配線１０に達する第２のホール１
１ｘを形成する。次に、絶縁膜１１の表面及びホール１
１ｘの内面に、第２のバリアメタル１２を形成し、この
バリアメタル１２の内部及び表面に、アルミニウム等の
配線用の金属を蒸着する。更に、表面の金属膜をバリア
メタル１２と共にパターニングし、所定の配線パターン
を残すことにより、第２の金属配線１３を形成する。
【００３５】（４） 工程４４
図１中の工程８及び工程９と同様のＲＯＭデータの書込
処理を行う。 （５） 工程４５ レジストパターン７を除去し、絶縁膜１１及び金属配線
１３の表面に保護用のパッシベーション膜１４を形成す
る。その後の、ウエハ状態での検査、チップの切断、ケ
ースへのマウント、外部端子への接続、及び封止等の工
程は、一般の半導体装置と同様である。
処理を行う。 （５） 工程４５ レジストパターン７を除去し、絶縁膜１１及び金属配線
１３の表面に保護用のパッシベーション膜１４を形成す
る。その後の、ウエハ状態での検査、チップの切断、ケ
ースへのマウント、外部端子への接続、及び封止等の工
程は、一般の半導体装置と同様である。
【００３６】以上のように、この第４の実施形態のマス
クＲＯＭの製造工程では、工程４１で層間絶縁膜６を形
成した後、工程４２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
４３で２層の金属配線１０，１３の形成後、水分の吸着
による劣化が少なく、ウエハ状態で長期間保存すること
ができるという利点がある。更に、工程４３で２層目の
金属配線１３を形成しているので、工程４５の処理内容
が少なくなり、メモリ内容の決定から製品完成までの期
間を、更に短縮することができる。
クＲＯＭの製造工程では、工程４１で層間絶縁膜６を形
成した後、工程４２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
４３で２層の金属配線１０，１３の形成後、水分の吸着
による劣化が少なく、ウエハ状態で長期間保存すること
ができるという利点がある。更に、工程４３で２層目の
金属配線１３を形成しているので、工程４５の処理内容
が少なくなり、メモリ内容の決定から製品完成までの期
間を、更に短縮することができる。
【００３７】（第５の実施形態）図６は、本発明の第５
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図６に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程５１ 図１中の工程１〜工程６と同様の処理により、Ｐ型のシ
リコン基板１上に、酸化膜２、ゲート電極３ａ、酸化膜
４、ソース・ドレイン拡散層５、及び層間絶縁膜６を順
次形成する。
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図６に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程５１ 図１中の工程１〜工程６と同様の処理により、Ｐ型のシ
リコン基板１上に、酸化膜２、ゲート電極３ａ、酸化膜
４、ソース・ドレイン拡散層５、及び層間絶縁膜６を順
次形成する。
【００３８】（２） 工程５２
図１中の工程７と同様のＲＴＡ処理を行う。
（３） 工程５３
層間絶縁膜６Ａにゲート電極層３やソース・ドレイン拡
散層５に達するホール６ｘを形成し、層間絶縁膜６Ａの
表面及びホール６ｘの内面に、バリアメタル９を形成す
る。 （４） 工程５４ 図１中の工程８及び工程９と同様のＲＯＭデータの書込
処理を行う。
散層５に達するホール６ｘを形成し、層間絶縁膜６Ａの
表面及びホール６ｘの内面に、バリアメタル９を形成す
る。 （４） 工程５４ 図１中の工程８及び工程９と同様のＲＯＭデータの書込
処理を行う。
【００３９】（５） 工程５５
レジストパターン７を除去し、バリアメタル９の表面及
び内部に、アルミニウム等の配線用の金属を蒸着し、表
面の金属膜をバリアメタル９と共にパターニングして金
属配線１０を形成する。 （６） 工程５６ 層間絶縁膜６Ａ及び金属配線１０の表面に保護用のパッ
シベーション膜１４を形成する。その後の、ウエハ状態
での検査、チップの切断、ケースへのマウント、外部端
子への接続、及び封止等の工程は、一般の半導体装置と
同様である。
び内部に、アルミニウム等の配線用の金属を蒸着し、表
面の金属膜をバリアメタル９と共にパターニングして金
属配線１０を形成する。 （６） 工程５６ 層間絶縁膜６Ａ及び金属配線１０の表面に保護用のパッ
シベーション膜１４を形成する。その後の、ウエハ状態
での検査、チップの切断、ケースへのマウント、外部端
子への接続、及び封止等の工程は、一般の半導体装置と
同様である。
【００４０】以上のように、この第５の実施形態のマス
クＲＯＭの製造工程では、工程５１で層間絶縁膜６を形
成した後、工程５２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
５３のバリアメタル９の形成後、水分の吸着による劣化
が少なく、ウエハ状態で長期間保存することができると
いう利点がある。更に、工程５３でＲＯＭデータの書き
込み前にバリアメタル９を形成しているので、ＲＯＭデ
ータの書き込み後の工程５５及び工程５６の処理内容が
少なくなり、メモリ内容の決定から製品完成までの期間
を短縮することができる。
クＲＯＭの製造工程では、工程５１で層間絶縁膜６を形
成した後、工程５２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
５３のバリアメタル９の形成後、水分の吸着による劣化
が少なく、ウエハ状態で長期間保存することができると
いう利点がある。更に、工程５３でＲＯＭデータの書き
込み前にバリアメタル９を形成しているので、ＲＯＭデ
ータの書き込み後の工程５５及び工程５６の処理内容が
少なくなり、メモリ内容の決定から製品完成までの期間
を短縮することができる。
【００４１】（第６の実施形態）図７は、本発明の第６
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図７に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程６１ 図１中の工程１〜工程６と同様の処理により、Ｐ型のシ
リコン基板１上に、酸化膜２、ゲート電極３ａ、酸化膜
４、ソース・ドレイン拡散層５、及び層間絶縁膜６を順
次形成する。
の実施形態を示すマスクＲＯＭの製造工程図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。以下、この図７に従って、マスクＲＯＭの製造方法
を説明する。 （１） 工程６１ 図１中の工程１〜工程６と同様の処理により、Ｐ型のシ
リコン基板１上に、酸化膜２、ゲート電極３ａ、酸化膜
４、ソース・ドレイン拡散層５、及び層間絶縁膜６を順
次形成する。
【００４２】（２） 工程６２
図１中の工程７と同様のＲＴＡ処理を行う。
（３） 工程６３
図１中の工程１０及び工程１１と同様の処理により、ゲ
ート電極層３やソース・ドレイン拡散層５に対して、ア
ルミニウム等の金属による金属配線１０を形成する。
ート電極層３やソース・ドレイン拡散層５に対して、ア
ルミニウム等の金属による金属配線１０を形成する。
【００４３】（４） 工程６４
図１中の工程８及び工程９と同様のＲＯＭデータの書込
処理を行う。 （５） 工程６５ レジストパターン７を除去し、層間絶縁膜６Ａ及び金属
配線１０の表面に保護用のパッシベーション膜１４を形
成する。その後の、ウエハ状態での検査、チップの切
断、ケースへのマウント、外部端子への接続、及び封止
等の工程は、一般の半導体装置と同様である。
処理を行う。 （５） 工程６５ レジストパターン７を除去し、層間絶縁膜６Ａ及び金属
配線１０の表面に保護用のパッシベーション膜１４を形
成する。その後の、ウエハ状態での検査、チップの切
断、ケースへのマウント、外部端子への接続、及び封止
等の工程は、一般の半導体装置と同様である。
【００４４】以上のように、この第６の実施形態のマス
クＲＯＭの製造工程では、工程６１で層間絶縁膜６を形
成した後、工程６２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
６３の金属配線１０の形成後、水分の吸着による劣化が
少なく、ウエハ状態で長期間保存することができるとい
う利点がある。更に、工程６４におけるＲＯＭの書き込
み処理の前に金属配線１０を形成しているので、ＲＯＭ
データの書き込み後の工程６５の処理内容が少なくな
り、メモリ内容の決定から製品完成までの期間を短縮す
ることができる。
クＲＯＭの製造工程では、工程６１で層間絶縁膜６を形
成した後、工程６２でＲＴＡ処理を施し、この層間絶縁
膜６の水分を除去するようにしている。このため、工程
６３の金属配線１０の形成後、水分の吸着による劣化が
少なく、ウエハ状態で長期間保存することができるとい
う利点がある。更に、工程６４におけるＲＯＭの書き込
み処理の前に金属配線１０を形成しているので、ＲＯＭ
データの書き込み後の工程６５の処理内容が少なくな
り、メモリ内容の決定から製品完成までの期間を短縮す
ることができる。
【００４５】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｉ）のようなものがある。 （ａ） 図１中の工程２では、ポリシリコン膜に不純物
を拡散してゲート電極層３を形成しているが、ポリサイ
ドによるゲート電極層を形成するようにしても良い。そ
の場合、減圧気相成長法により厚さ０．１５μｍ程度の
ポリシリコン膜を形成し、このポリシリコン膜に、不純
物濃度５×１０24原子／ｍ2 程度の燐を不純物拡散によ
って導入する。そして、高融点金属であるタングステン
等とシリコンの化合物を、ポリシリコン膜の表面に厚さ
０．１μｍ程度蒸着し、導電性のあるゲート電極層を形
成する。ポリサイドはポリシリコンよりも導電性が良い
ので、ゲート幅を短くすること可能になる。また、ポリ
サイドにタングステン等の高融点金属を用いているの
で、工程７におけるＲＴＡ処理によって影響を受けるこ
とがない。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｉ）のようなものがある。 （ａ） 図１中の工程２では、ポリシリコン膜に不純物
を拡散してゲート電極層３を形成しているが、ポリサイ
ドによるゲート電極層を形成するようにしても良い。そ
の場合、減圧気相成長法により厚さ０．１５μｍ程度の
ポリシリコン膜を形成し、このポリシリコン膜に、不純
物濃度５×１０24原子／ｍ2 程度の燐を不純物拡散によ
って導入する。そして、高融点金属であるタングステン
等とシリコンの化合物を、ポリシリコン膜の表面に厚さ
０．１μｍ程度蒸着し、導電性のあるゲート電極層を形
成する。ポリサイドはポリシリコンよりも導電性が良い
ので、ゲート幅を短くすること可能になる。また、ポリ
サイドにタングステン等の高融点金属を用いているの
で、工程７におけるＲＴＡ処理によって影響を受けるこ
とがない。
【００４６】（ｂ） 図１中の工程２では、ポリシリコ
ン膜に不純物を拡散してゲート電極層３を形成している
が、タングステン等の高融点金属を用いてゲート電極層
を形成するようにしても良い。その場合、気相成長法に
より厚さ０．１μｍ程度のタングステン膜を形成する。
タングステン等はポリシリコンよりも導電性が良いの
で、ゲート幅を短くすること可能であり、かつ工程７に
おけるＲＴＡ処理によって影響を受けることがない。
ン膜に不純物を拡散してゲート電極層３を形成している
が、タングステン等の高融点金属を用いてゲート電極層
を形成するようにしても良い。その場合、気相成長法に
より厚さ０．１μｍ程度のタングステン膜を形成する。
タングステン等はポリシリコンよりも導電性が良いの
で、ゲート幅を短くすること可能であり、かつ工程７に
おけるＲＴＡ処理によって影響を受けることがない。
【００４７】（ｃ） 図１では、２層の金属配線１０，
１３を有するマスクＲＯＭの製造方法を説明したが、金
属配線は１層のみでも良い。その場合、工程１２〜工程
１４を省略し、工程１７において層間絶縁膜６Ａ及び金
属配線１０の表面にパッシベーション膜１４を形成す
る。これにより、配線の抵抗が若干増加してメモリの読
み出し遅延時間が増加する場合もあるが、製造工程が簡
素化できる。 （ｄ） 図Ｉの工程９では燐イオンを注入することでＲ
ＯＭ書込層８の形成を説明したが、ボロンイオンを５０
０ｋｅＶ程度の加速エネルギーで注入しても可能であ
る。この場合、メモリセルの閾値電圧が２種類になりこ
の閾値電圧の違いを検出することにより、データの読み
出しが出来るようになっている。
１３を有するマスクＲＯＭの製造方法を説明したが、金
属配線は１層のみでも良い。その場合、工程１２〜工程
１４を省略し、工程１７において層間絶縁膜６Ａ及び金
属配線１０の表面にパッシベーション膜１４を形成す
る。これにより、配線の抵抗が若干増加してメモリの読
み出し遅延時間が増加する場合もあるが、製造工程が簡
素化できる。 （ｄ） 図Ｉの工程９では燐イオンを注入することでＲ
ＯＭ書込層８の形成を説明したが、ボロンイオンを５０
０ｋｅＶ程度の加速エネルギーで注入しても可能であ
る。この場合、メモリセルの閾値電圧が２種類になりこ
の閾値電圧の違いを検出することにより、データの読み
出しが出来るようになっている。
【００４８】（ｅ） 図３の工程２１で形成するゲート
電極３ａは、ポリシリコンの他、ポリサイドや高融点金
属を用いることができる。 （ｆ） 図４の工程３２のＲＴＡ処理は、工程３３にお
けるホール１１ｘの形成後、またはバリアメタル１２の
形成後に行うようにしても良い。 （ｇ） 図５の工程４２のＲＴＡ処理は、工程４３にお
けるホール１１ｘの形成後、またはバリアメタル１２の
形成後に行うようにしても良い。
電極３ａは、ポリシリコンの他、ポリサイドや高融点金
属を用いることができる。 （ｆ） 図４の工程３２のＲＴＡ処理は、工程３３にお
けるホール１１ｘの形成後、またはバリアメタル１２の
形成後に行うようにしても良い。 （ｇ） 図５の工程４２のＲＴＡ処理は、工程４３にお
けるホール１１ｘの形成後、またはバリアメタル１２の
形成後に行うようにしても良い。
【００４９】（ｈ） 図６の工程５２のＲＴＡ処理は、
工程５３におけるホール６ｘの形成後、またはバリアメ
タル９の形成後に行うようにしても良い。 （ｉ） 図７の工程６２のＲＴＡ処理は、工程６３にお
けるホール６ｘ、バリアメタル９、または金属配線１０
の形成後に行うようにしても良い。
工程５３におけるホール６ｘの形成後、またはバリアメ
タル９の形成後に行うようにしても良い。 （ｉ） 図７の工程６２のＲＴＡ処理は、工程６３にお
けるホール６ｘ、バリアメタル９、または金属配線１０
の形成後に行うようにしても良い。
【００５０】
【発明の効果】以上詳細に説明したように、第１〜第６
の発明によれば、メモリセルの表面に形成された絶縁膜
中に含まれる水分を離脱させるために、６００℃から８
００℃の温度で熱処理を施すようにしている。これによ
り、絶縁膜中に含まれる水分を効果的に離脱させること
ができ、製造過程のウエハをデータ書込処理前に長時間
保存することができる。
の発明によれば、メモリセルの表面に形成された絶縁膜
中に含まれる水分を離脱させるために、６００℃から８
００℃の温度で熱処理を施すようにしている。これによ
り、絶縁膜中に含まれる水分を効果的に離脱させること
ができ、製造過程のウエハをデータ書込処理前に長時間
保存することができる。
【００５１】第７の発明によれば、絶縁膜が形成された
シリコン基板に６００℃から８００℃の温度で熱処理を
施して、この絶縁膜中に含まれる水分を離脱させた後、
データを書き込むまで保管するようにしているので、大
気中で長期間保管しても絶縁が劣化するおそれがないと
いう効果がある。
シリコン基板に６００℃から８００℃の温度で熱処理を
施して、この絶縁膜中に含まれる水分を離脱させた後、
データを書き込むまで保管するようにしているので、大
気中で長期間保管しても絶縁が劣化するおそれがないと
いう効果がある。
【図１】本発明の第１の実施形態を示すマスクＲＯＭの
製造工程図である。
製造工程図である。
【図２】層間絶縁膜６の水分離脱量特性を示す図であ
る。
る。
【図３】本発明の第２の実施形態を示すマスクＲＯＭの
製造工程図である。
製造工程図である。
【図４】本発明の第３の実施形態を示すマスクＲＯＭの
製造工程図である。
製造工程図である。
【図５】本発明の第４の実施形態を示すマスクＲＯＭの
製造工程図である。
製造工程図である。
【図６】本発明の第５の実施形態を示すマスクＲＯＭの
製造工程図である。
製造工程図である。
【図７】本発明の第６の実施形態を示すマスクＲＯＭの
製造工程図である。
製造工程図である。
１ シリコン基板
３ａ ゲート電極
４ 酸化膜
５ ソース・ドレイン拡散層
６，６Ａ 層間絶縁膜
７ レジストパターン
８ ＲＯＭ書込層
９，１２ バリアメタル
１０，１３ 金属配線
１１ 絶縁膜
１４ パッシベーション膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−274192（ＪＰ，Ａ)
特開2000−3969（ＪＰ，Ａ)
特開2000−58531（ＪＰ，Ａ)
特開 平１−128564（ＪＰ，Ａ)
特開 平10−189772（ＪＰ，Ａ)
特開 平８−222646（ＪＰ，Ａ)
特開 平５−102435（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8246
H01L 27/112
H01L 21/316
H01L 21/205
Claims (7)
- 【請求項１】 読み出し専用データを記憶するための複
数の絶縁ゲート型トランジスタによるメモリセルをシリ
コン基板上に形成する第１の工程と、 前記メモリセルを覆うように前記シリコン基板上に絶縁
膜を形成する第２の工程と、 前記シリコン基板上に形成された前記絶縁膜中に含まれ
る水分を離脱させるために、６００℃から８００℃の温
度で熱処理を施す第３の工程と、 前記絶縁ゲート型トランジスタのゲート領域にイオンを
注入することにより、前記メモリセルに前記読み出し専
用データを書き込む第４の工程とを、 順次行うことを特徴とする読出専用メモリの製造方法。 - 【請求項２】 前記第３の工程において、前記絶縁膜に
対する熱処理を６０秒以下の時間で行うことを特徴とす
る請求項１記載の読出専用メモリの製造方法。 - 【請求項３】 前記第３の工程において、前記絶縁膜に
対する熱処理を不活性ガス雰囲気中で行うことを特徴と
する請求項１または２記載の読出専用メモリの製造方
法。 - 【請求項４】 前記第２の工程において、前記絶縁膜の
形成を６００℃以下の常圧気相成長法で行うことを特徴
とする請求項１、２または３記載の読出専用メモリの製
造方法。 - 【請求項５】 前記第１の工程において、前記絶縁ゲー
ト型トランジスタのゲート電極を、前記熱処理の温度よ
りも高い融点を有する材料で形成することを特徴とする
請求項１乃至４のいずれかに記載した読出専用メモリの
製造方法。 - 【請求項６】 前記第２の工程の後、該第２の工程で形
成された前記絶縁膜の上に、前記熱処理の温度よりも高
い融点を有する金属材料を用いて前記絶縁ゲート型トラ
ンジスタに接続する配線パターンを形成し、その後、前
記第３の工程を行うことを特徴とする請求項１乃至５の
いずれかに記載した読出専用メモリの製造方法。 - 【請求項７】 読み出し専用データを記憶するための複
数の絶縁ゲート型トランジスタによるメモリセルをシリ
コン基板上に形成し、前記メモリセルの表面 に絶縁膜を
形成し、前記絶縁膜中に含まれる水分を離脱させるため
に６００℃から８００℃の温度で熱処理を施した後、前
記読み出し専用データを書き込むまで前記シリコン基板
を保管することを特徴とするウエハの保管方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000086595A JP3373480B2 (ja) | 2000-03-27 | 2000-03-27 | 読出専用メモリの製造方法及びウエハの保管方法 |
| US09/668,308 US6333231B1 (en) | 2000-03-27 | 2000-09-25 | Method for manufacturing semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000086595A JP3373480B2 (ja) | 2000-03-27 | 2000-03-27 | 読出専用メモリの製造方法及びウエハの保管方法 |
Publications (2)
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|---|---|
| JP2001274267A JP2001274267A (ja) | 2001-10-05 |
| JP3373480B2 true JP3373480B2 (ja) | 2003-02-04 |
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Family Applications (1)
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|---|---|---|---|
| JP2000086595A Expired - Fee Related JP3373480B2 (ja) | 2000-03-27 | 2000-03-27 | 読出専用メモリの製造方法及びウエハの保管方法 |
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2000
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