KR960015219A

KR960015219A - 압축 메모리 어드레스 패리티 체킹장치 및 방법

Info

Publication number: KR960015219A
Application number: KR1019940027119A
Authority: KR
Inventors: 콩 에드문드
Original assignee: 콩 에드문드
Priority date: 1994-10-24
Filing date: 1994-10-24
Publication date: 1996-05-22

Abstract

데이터 메모리로부터 읽혀진 데이터의 패리티를 체킹하기 위한 압축된 SS메모리 어드레스 패리티(CMAP) 체킹장치는, 2N 어드레스 영역의 저용량 보조메모리와, 패리티 체킹을 위해 필요한 메모리 용량을 줄이기 위한 보조메모리 어드레싱 방법으로 구현된다. M비트의 어드레스(MA)의 데이터 메모리에 데이터가 저장되었을 때, 데이터 메모리에 저장되어 있는 데이터로부터 생성된 하나 또는 그 이상의 패리티 비트와 함께(M-N) 비트의 데이터 메모리 어드레스는 나머지 N비트의 데이터 어드레스에 의해 주어지는 번지의 보조 메모리에 저장된다. 데이터 메모리로의 어드레스(MA)로터 데이터가 읽혀졌을때, 보조 메모리의 어드레스(N)의(M-N) 비트는 데이터 메모리 어드레스의 대응(M-N) 비트와 비교된다. 만약 매칭되면, 보조 메모리에 저장되어 있는 하나 또는 그 이상의 패리티 비트가 읽혀진다. 만약 매칭되지 않으면, 데이터 메모리로부터 읽혀진 데이터로부터 생성된 하나 또는 그 이상의 패러티 비트가 사용되며, 보조 메모리의 데이터와 패리티 비트가 업데이트되고, 최근에 사용된 M비트의 데이터 메모리 어드레스가 데이터가 된다.

Description

압축 메모리 어드레스 패리티 체킹장치 및 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명에 따른 32비트 데이터 워드, 32비트 CMAP 장치를 위한 메모리 저장/검색 시스템을 구비한 컴퓨터 시스템의 블럭 다이어그램,

제2도는 입력되는 메모리 어드레스에 따라 1개에서 4개의 패리티 데이터 비트를 저장 및 검색함으로써 8에서 32비트의 메모리 데이터 유효 체킹을 할 수 있는 제1도의 32비트 CMAP 장치의 상세 블럭다이어그램,

제3도는 입력되는 메모리 어드레스에 따라 2개의 패리티 데이터 비트를 저장 및 검색함으로써 16비트의 메모리 유효 체킹을 할 수 있는 본 발명에 따른 16비트 CMAP 장치의 상세 블럭다이어그램.

Claims

데이터 메모리와, M비트의 데이터 메모리 어드레스가 지정하는 데이터 메모리에 데이터를 저장하기 위한 수단과, 상기한 데이터 메모리의 M비트 어드레스로부터 데이터를 읽기 위한 수단을 갖은 디지틀 장치의 사용을 위해, 2^N어드레스를 갖는 보조 메모리와, 데이터가 저장되는 데이터 메모리에서 M비트 어드레스의 하위비트의 수에 의해서 미리 정의된 어드레스로 보조 메모리를 어드레싱하는 수단과, 데이터 메모리에 저장되어 있는 각 데이터 비트의 세트를 위한 패리티 비트를 생성하기 위한 수단과, 데이터가 데이터 메모리에 저장될때 생성된 패리티 비트와 함께 데이터가 저장되는 데이터 메모리의 M-N상위비트 어드레스를, 데이터가 저장되는 데이터 메모리의 M비트 어드레스의 하위비트의 수 N에 의해 미리 정의된 어드레스의 보조 메모리에 저장하기 위한 수단과, 데이터가 읽혀지는 데이터 메모리에서 M-N 상위비트 어드레스와 함께 데이터가 읽혀지는 데이터 메모리의 N하위비트 어드레스에 의해 정의되는 번지의 보조 메모리에 저장된 N-M 어드레스 비트를 비교하기 위한 수단과, 매칭이 일어나면 데이터가 읽혀진 데이터 메모리에서 N 하위비트 어드레스에 의해 정의된 어드레스의 보조 메모리에 저장된 패리티 비트를 제공하는 비교수단에 대응하는 수단과, 데이터 메모리로부터 읽혀진 데이터 비트의 각각의 세트를 위한 패리티 비트를 발생하기 위한 수단과, 매칭이 일어나지 않으면 데이터 메모리로부터 읽혀진 데이터 비트의 각각의 세트를 위해 생성된 패리티 비트를 제공하기 위한 비교수단에 대응하는 수단으로 이루어지는 것을 특징으로 하는 패리티 체킹 장치.
제1항에 있어서, 매칭이 일어나지 않으면 데이터 메모리로부터 최근에 읽혀진 데이터 비트의 각각의 세트를 위해 발생된 패리티 비트와 함께 데이터 메모리로부터 최근에 읽혀진 데이터의 데이터 메모리에서 M-N상위비트 어드레스를, 데이터 메모리로부터 최근에 읽혀진 데이터의 데이터 메모리에서의 N 하위비트 어드레스에 의해 정의된 어드레스의 보조 메모리에 저장하는 수단을 더 포함하여 이루어지는 것을 특징으로 하는 패리티 체킹장치.
제1항에 있어서, 상기한 패리티 체킹장치는 데이터 메모리 모듈에 위치하는 것을 특징으로 하는 패리티 체킹장치.
제1항에 있어서, 상기한 패리티 체킹장치는 데이터 메모리 칩에 위치하는 것을 특징으로 하는 패리티 체킹장치.
제1항에 있어서, 상기한 패리티 체킹장치는 데이터 메모리 모듈로부터 분리되어 있는 칩세트에 위치하는 것을 특징으로 하는 패리티 체킹장치.
제3항에 있어서, 상기한 패리티 체킹장치는, 하나의 8비트 패리티 체킹장치와, 30개의 핀과 8비트의 싱글 또는 더블-인라인 메모리 모듈로 구성되는 데이터 메모리로 이루어지는 것을 특징으로 하는 패리티 체킹장치.
제3항에 있어서, 상기한 패리티 체킹장치는, 하나의 32비트 패리티 체킹장치와, 72개의 핀과 32비트의 싱글 또는 더블-인라인 메모리 모듈로 구성되는 데이터 메모리로 이루어지는 것을 특징으로 하는 패리티 체킹장치.
제3항에 있어서, 상기한 패리티 체킹장치는, 2개의 16비트 패리티 체킹장치와, 72개의 핀과 32비트의 싱글 또는 더블-인라인 메모리 모듈로 구성되는 데이터 메모리로 이루어지는 것을 특징으로 하는 패리티 체킹장치.
제3항에 있어서, 상기한 패리티 체킹장치는 4개의 8비트 패리티 체킹장치와, 72개의 핀과 32비트의 싱글 또는 더블-인라인 메모리 모듈로 구성되는 데이터 메모리로 이루어지는 것을 특징으로 하는 패리티 체킹장치.
제1항에 있어서, 상기한 보조 메모리는, SRAM, DRAM, EEPROM, 플래시 RAM, 플립플롭 어레이중에서 적어도 하나로 이루어지는 것을 특징으로 하는 패리티 체킹장치.
제1항에 있어서, 상기한 패리티 비트를 발생하기 위한 수단은, 이전의 패리티 포맷에 따라 자동적으로 우수 또는 기수 패리티를 생성하는 수단으로 이루어지는 것을 특징으로 하는 패리티 체킹장치.
데이터 메모리와, M비트의 데이터 메모리 어드레스가 지정하는 데이터 메모리에 데이터를 저장하기 위한 수단과, 상기한 데이터 메모리의 M비트의 어드레스로부터 데이터를 읽기 위한 수단을 갖는 디지탈 장치의 사용을 위해, 데이터 메모리에 저장되어 있는 각 데이터 비트의 세트를 위한 패리티 비트를 생성하는 단계와, 데이터가 데이터 메모리에 저장될 때 생성된 패리티 비트와 함께 데이터가 저장되는 데이터 메모리의 M-N상위비트 어드레스를, 데이터가 저장되는 데이터 메모리의 M비트 어드레스의 하위비트의 수 N에 의해 미리 정의된 어드레스의 보조 메모리에 저장하는 단계와, 데이터가 읽혀지는 데이터 메모리에서 M-N 상위비트 어드레스와 함께 데이터가 읽혀지는 데이터 메모리의 최하위비트 어드레스에 의해 정의되는 번지의 보조 메모리에 저장된 N-M 어드레스 비트를 비교하는 단계와, 매칭이 일어나면 데이터가 읽혀진 데이터 메모리에서 N하위비트 어드레스에 의해 정의된 어드레스의 보조 메모리에 저장된 패리티 비트를 제공하는 단계와, 데이터 메모리로부터 읽혀진 데이터 비트의 각각의 세트를 위한 패리티 비트를 발생하는 단계와, 매칭이 일어나지 않으면 데이터 메모리로부터 읽혀진 데이터 비트의 각각의 세트를 위해 생성된 패리티 비트를 제공하는 단계로 이루어지는 것을 특징으로 하는 패리티 체킹 방법.
제12항에 있어서, 매칭이 일어나지 않으면 데이터 메모리로부터 최근에 읽혀진 데이터 비트의 각각의 세트를 위해 발생된 패리티 비트와 함께 데이터 메모리로부터 최근에 읽혀진 데이터의 데이터 메모리에서 M-N 상위비트 어드레스를, 데이터 메모리로부터 최근에 읽혀진 데이터의 데이터 메모리에서의 N하위비트 어드레스에 의해 정의된 어드레스의 보조 메모리에 저장하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 패리티 체킹방법.
데이터 메모리 어드레스의 N하위비트에 의해 정의된 보조 메모리의 어드레스의 데이터 메모리 어드레스에서 데이터가 데이터 메모리에 저장될 때 생성된 하나 또는 그 이상의 패리티 비트와 함께 데이터 메모리에 데이터가 저장되는 데이터 메모리 어드레스의 M-N 상위비트를 보조 메모리에 저장하는 단계와, M-N 상위비트의 데이터 메모리 어드레스와 하나 또는 그 이상의 패리티 비트로 이루어지며, 데이터 메모리로부터 데이터가 읽혀지는 데이터 메모리 어드레스의 N하위비트에 의해 정의된 보조 메모리의 어드레스에 저장되어 있는 내용을 읽어오는 단계와, 데이터 메모리로부터 읽혀지는 데이터의 데이터 메모리 어드레스의 M-N 상위비트와 함께 보조 메모리로부터 읽혀지는 데이터 어드레스의 N-M상위비트를 비교하는 단계와, 매칭이 일어나면 보조 메모리로부터 읽혀진 데이터 메모리 어드레스의 M-N상위비트와 함께 저장된 하나 또는 그 이상의 패리티 비트를 제공하는 단계와, 매칭이 일어나지 않으면 데이터 메모리로부터 데이터가 읽혀질 때 생성된 하나 또는 그 이상의 패리티 비트를 제공하는 단계로 이루어지는 것을 특징으로 하는, 데이터 메모리의 M비트 어레스로부터 읽혀지거나 저장되는 데이터의 패리티 체킹 방법.
제14항에 있어서, 미스매칭이 일어난 데이터 메모리 어드레스의 M-N 상위비트와 그곳에 저장되어 있는 데이터를 위한 패리티 비트를, 최근에 읽혀진 미스매칭이 일어난 데이터 메모리 어드레스의 N 하위비트에 의해 정의된 어드레스의 보조 메모리에 저장하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 패리티 체킹방법.
데이터 메모리와, M비트의 데이터 메모리 어드레스가 지정하는 데이터 메모리에 데이터를 저장하기 위한 수단과, 상기한 데이터 메모리의 M비트 어드레스로부터 데이터를 읽기 위한 수단을 갖는 디지톨 장치의 사용을 위해, 데이터 메모리에 저장되어 있는 각 데이터 비트의 세트를 위한 패리티 비트를 생성하기 위한 수단과, 데이터가 데이터 메모리에 저장될 때 생성된 패리티 비트와 함께 데이터가 저장되는 데이터 메모리의 M-N 상위비트 어드레스를, 데이터가 저장되는 데이터 메모리의 M비트 어드레스의 하위비트의 수 N에 의해 미리 정의된 어드레스의 보조 메모리에 저장하기 위한 수단과, 데이터가 읽혀지는 데이터 메모리에서 M-N상위비트 어드레스와 함께 데이터가 읽혀지는 데이터 메모리의 N하위비트 어드레스에 의해 정의되는 번지의 보조 메모리에 저장된 N-M 어드레스 비트를 비교하기 위한 제1비교수단과, 상기한 제1비교수단의 출력이 매칭이 일어나지 않은 것을 의미하면, 패리티 체킹 장치의 출력인 내부 패리티 인터럽트 신호를 디스에이블시키기 위한 수단과, 데이터 메모리로부터 읽혀진 각 데이터 비트의 세트를 위한 패리티 비트를 생성하기 위한 수단과, 데이터 메모리로부터 데이터가 읽혀질 때 생성된 패리티 비트와 함께 데이터가 읽혀지는 데이터 메모리의 N 하위비트 어드레스에 의해 정의된 어드레스의 보조 메모리에 저장되어 있는 패리티 비트를 비교하기 위한 제2비교수단과, 상기한 제2비교수단의 출력이 매칭이 일어나지 않은 것을 의미하면, 내부 패리티 인터럽트 신호를 생성하는 수단으로 이루어지는 것을 특징으로 하는 패리티 체킹 장치.
제16항에 있어서, 매칭이 일어나지 않으면 데이터 메모리로부터 최근에 읽혀진 데이터 비트의 각각의 세트를 위해 발생된 패리티 비트와 함께 데이터 메모리로부터 최근에 읽혀진 데이터의 데이터 메모리에서 M-N 상위비트 어드레스를, 데이터 메모리로부터 최근에 읽혀진 데이터의 데이터 메모리에서의 N하위비트 어드레스에 의해 정의된 어드레스의 보조 메모리에 저장하는 수단을 더 포함하여 이루어지는 것을 특징으로 하는 패리티 체킹장치.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.