JP2953701B2 - メモリ増設方式 - Google Patents
メモリ増設方式Info
- Publication number
- JP2953701B2 JP2953701B2 JP63333049A JP33304988A JP2953701B2 JP 2953701 B2 JP2953701 B2 JP 2953701B2 JP 63333049 A JP63333049 A JP 63333049A JP 33304988 A JP33304988 A JP 33304988A JP 2953701 B2 JP2953701 B2 JP 2953701B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- additional
- bits
- additional information
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ増設方式、特にパリティ・ビット等
の付加情報をを持つメモリの増設方式に関する。
の付加情報をを持つメモリの増設方式に関する。
従来のメモリ増設方式としては、増設単位内のデータ
用メモリと付加情報用メモリとを必要ビット数用意し、
データ用メモリのアドレス空間と付加情報用メモリのア
ドレス空間とを完全に一致させる方法をとっている。
用メモリと付加情報用メモリとを必要ビット数用意し、
データ用メモリのアドレス空間と付加情報用メモリのア
ドレス空間とを完全に一致させる方法をとっている。
上述した従来のメモリ増設方式は、増設単位内の付加
情報用メモリを増設単位内で必要なアドレス空間のみし
か利用しないので、各増設単位内に必要な付加情報用メ
モリ全ビットを持つ必要が生じ、必要なメモリ・チップ
数が多くなる。
情報用メモリを増設単位内で必要なアドレス空間のみし
か利用しないので、各増設単位内に必要な付加情報用メ
モリ全ビットを持つ必要が生じ、必要なメモリ・チップ
数が多くなる。
本発明のメモリ増設方式は、標準のデータ・ビットを
Ｎ（Ｎは正の整数）バイト格納する標準データ用メモリ
と、前記標準データ用メモリの２倍以上のアドレス容量
を持ち前記標準のデータ・ビットに対してバイト単位に
付加される付加ビットを格納するＮ個以上の標準付加情
報用メモリと、増設のデータ・ビットをＮバイト格納す
る増設データ用メモリおよび前記増設データ用メモリの
２倍以上のアドレス容量を持ち前記増設のデータ・ビッ
トに対してバイト単位に付加される付加ビットを格納す
る増設付加情報用メモリを含む増設単位とを有する。
Ｎ（Ｎは正の整数）バイト格納する標準データ用メモリ
と、前記標準データ用メモリの２倍以上のアドレス容量
を持ち前記標準のデータ・ビットに対してバイト単位に
付加される付加ビットを格納するＮ個以上の標準付加情
報用メモリと、増設のデータ・ビットをＮバイト格納す
る増設データ用メモリおよび前記増設データ用メモリの
２倍以上のアドレス容量を持ち前記増設のデータ・ビッ
トに対してバイト単位に付加される付加ビットを格納す
る増設付加情報用メモリを含む増設単位とを有する。
次に、本発明の一実施例を示した図面を参照して、本
発明をより詳細に説明する。
発明をより詳細に説明する。
第１図を参照すると、本発明の一実施例は、基本シス
テム内の標準データ用メモリ１および標準付加情報用メ
モリ２と、増設単位内の増設データ用メモリ3a,3b,3c,3
d,3eおよび増加付加情報用メモリ4a,4b,4c,4d,4eとを有
している。
テム内の標準データ用メモリ１および標準付加情報用メ
モリ２と、増設単位内の増設データ用メモリ3a,3b,3c,3
d,3eおよび増加付加情報用メモリ4a,4b,4c,4d,4eとを有
している。
ここでは、付加情報をパリティ・ビットとし、８ビッ
ト（＝１バイト）のデータ・ビットに対して１ビットの
パリティ・ビットを付加するものとする。また、標準デ
ータ用メモリ１には、256Kワード×４ビット（この場合
のワードとは、256Kのアドレス分の容量があることを示
し、１メモリ全体では、256K×４ビットの容量があるこ
とを示す）のメモリを４個使用し、各増設データ用メモ
リ3a〜3eも同様に、256Kワード×４ビットのメモリを４
個使用する。また、標準付加情報用メモリ２には、512K
ワード×１ビットのメモリを２個使用し、各増設付加情
報用メモリ4a〜4eには、512Kワード×１ビットのメモリ
を１個使用する。第１図において各点線で囲まれた部分
が各メモリ増設単位である。
ト（＝１バイト）のデータ・ビットに対して１ビットの
パリティ・ビットを付加するものとする。また、標準デ
ータ用メモリ１には、256Kワード×４ビット（この場合
のワードとは、256Kのアドレス分の容量があることを示
し、１メモリ全体では、256K×４ビットの容量があるこ
とを示す）のメモリを４個使用し、各増設データ用メモ
リ3a〜3eも同様に、256Kワード×４ビットのメモリを４
個使用する。また、標準付加情報用メモリ２には、512K
ワード×１ビットのメモリを２個使用し、各増設付加情
報用メモリ4a〜4eには、512Kワード×１ビットのメモリ
を１個使用する。第１図において各点線で囲まれた部分
が各メモリ増設単位である。
メモリ増設前は、標準データ用メモリ１と標準付加情
報用メモリ２で構成されている。したがって、256Kワー
ド×16ビットのデータ・ビットに対して、256Kワード×
２ビットのパリティ・ビットが必要となり、標準付加情
報用メモリ２の２個のメモリ両方のアドレスの半分の部
分がパリティ・ビットとして使用され、残りの256Kワー
ド×２ビットの部分が未使用となる。
報用メモリ２で構成されている。したがって、256Kワー
ド×16ビットのデータ・ビットに対して、256Kワード×
２ビットのパリティ・ビットが必要となり、標準付加情
報用メモリ２の２個のメモリ両方のアドレスの半分の部
分がパリティ・ビットとして使用され、残りの256Kワー
ド×２ビットの部分が未使用となる。
ここでメモリを増設するには、まず、最初に増設デー
タ用メモリ3aと増設付加情報用メモリ4aとを標準データ
用メモリ１、標準付加情報用メモリ２に対して接続す
る。このとき、データ・ビットとして増設データ用メモ
リ3aの256Kワード×16ビットすべてが使用され、パリテ
ィ・ビットとしては、標準付加情報用メモリ２の未使用
であった256Kワード×２ビットが使用され、増設付加情
報用メモリ4aは未使用となる。
タ用メモリ3aと増設付加情報用メモリ4aとを標準データ
用メモリ１、標準付加情報用メモリ２に対して接続す
る。このとき、データ・ビットとして増設データ用メモ
リ3aの256Kワード×16ビットすべてが使用され、パリテ
ィ・ビットとしては、標準付加情報用メモリ２の未使用
であった256Kワード×２ビットが使用され、増設付加情
報用メモリ4aは未使用となる。
さらに次の増設時には、増設用データメモリ3bと増設
付加情報用メモリ4bとを接続する。このとき、データ・
ビットとして増設データ用メモリ3bの256Kワード×16ビ
ットすべてが使用され、パリティ・ビットとしては、未
使用であった増設付加情報用メモリ4aの半分の256Kワー
ド×１ビットと増設付加情報用メモリ4bの半分の256Kワ
ード×１ビットとが使用され、増設付加情報用メモリ4b
の半分の256Kワード×１ビットは未使用となる。
付加情報用メモリ4bとを接続する。このとき、データ・
ビットとして増設データ用メモリ3bの256Kワード×16ビ
ットすべてが使用され、パリティ・ビットとしては、未
使用であった増設付加情報用メモリ4aの半分の256Kワー
ド×１ビットと増設付加情報用メモリ4bの半分の256Kワ
ード×１ビットとが使用され、増設付加情報用メモリ4b
の半分の256Kワード×１ビットは未使用となる。
上述したように、増設メモリを増設してゆき、第１図
に示すメモリをすべて実装した場合、標準データ用メモ
リ１と増設データ用メモリ3a用のパリティ・ビットは標
準付加情報用メモリ２を使用し、増設データ用メモリ3
b,3c用のパリティ・ビットは増設付加情報用メモリ4a,4
bを使用し、増設データ用メモリ3d,3e用のパリティ・ビ
ットは増設付加情報用メモリ4c,4dを使用する。
に示すメモリをすべて実装した場合、標準データ用メモ
リ１と増設データ用メモリ3a用のパリティ・ビットは標
準付加情報用メモリ２を使用し、増設データ用メモリ3
b,3c用のパリティ・ビットは増設付加情報用メモリ4a,4
bを使用し、増設データ用メモリ3d,3e用のパリティ・ビ
ットは増設付加情報用メモリ4c,4dを使用する。
本発明の効果は、メモリ増設単位あたりの増設付加情
報用メモリの数を削減でき、実装面積を小さくできるこ
とである。その理由は、以下のようである。メモリ上の
データ・ビットを命令で書き直す場合には、１バイト
（＝８ビット）単位で書き直すことが必要であり、書き
直されるデータ・ビットと同時に、パリティ・ビットも
書き直される。したがって、異なるバイトのデータ・ビ
ットに対するパリティ・ビット同士は異なるメモリ・チ
ップで構成されなければならない。すなわち、通常、16
ビット（＝２バイト）のデータ・ビットには、２ビット
のパリティ・ビットが必要であり、パリティ・ビット
は、２つのメモリ・チップから構成される。しかし、本
発明のように、標準付加情報用メモリのアドレス容量
を、標準データ用メモリの２倍以上とし、かつ、増設付
加情報用メモリのアドレス容量を増設データ用メモリの
２倍以上とすることにより、増設付加情報用メモリ（パ
リティ・ビット用）のメモリ・チップ数が１個ですむか
らである。
報用メモリの数を削減でき、実装面積を小さくできるこ
とである。その理由は、以下のようである。メモリ上の
データ・ビットを命令で書き直す場合には、１バイト
（＝８ビット）単位で書き直すことが必要であり、書き
直されるデータ・ビットと同時に、パリティ・ビットも
書き直される。したがって、異なるバイトのデータ・ビ
ットに対するパリティ・ビット同士は異なるメモリ・チ
ップで構成されなければならない。すなわち、通常、16
ビット（＝２バイト）のデータ・ビットには、２ビット
のパリティ・ビットが必要であり、パリティ・ビット
は、２つのメモリ・チップから構成される。しかし、本
発明のように、標準付加情報用メモリのアドレス容量
を、標準データ用メモリの２倍以上とし、かつ、増設付
加情報用メモリのアドレス容量を増設データ用メモリの
２倍以上とすることにより、増設付加情報用メモリ（パ
リティ・ビット用）のメモリ・チップ数が１個ですむか
らである。
第１図は本発明の一実施例を示す図である。 １……標準データ用メモリ、２……標準付加情報用メモ
リ、3a〜3e……増設データ用メモリ、4a〜4e……増設付
加情報用メモリ。
リ、3a〜3e……増設データ用メモリ、4a〜4e……増設付
加情報用メモリ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/16 G06F 11/10
Claims (1)
- 【請求項１】標準のデータ・ビットをＮ（Ｎは正の整
数）バイト格納する標準データ用メモリと、前記標準デ
ータ用メモリの２倍以上のアドレス容量を持ち前記標準
のデータ・ビットに対してバイト単位に付加される付加
ビットを格納するＮ個以上の標準付加情報用メモリと、
増設のデータ・ビットをＮバイト格納する増設データ用
メモリおよび前記増設データ用メモリの２倍以上のアド
レス容量を持ち前記増設のデータ・ビットに対してバイ
ト単位に付加される付加ビットを格納する増設付加情報
用メモリを含む増設単位とを有することを特徴とするメ
モリ増設方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333049A JP2953701B2 (ja) | 1988-12-27 | 1988-12-27 | メモリ増設方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333049A JP2953701B2 (ja) | 1988-12-27 | 1988-12-27 | メモリ増設方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176841A JPH02176841A (ja) | 1990-07-10 |
| JP2953701B2 true JP2953701B2 (ja) | 1999-09-27 |
Family
ID=18261700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333049A Expired - Fee Related JP2953701B2 (ja) | 1988-12-27 | 1988-12-27 | メモリ増設方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953701B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02137044A (ja) * | 1988-11-18 | 1990-05-25 | Pfu Ltd | メモリ装置 |
-
1988
- 1988-12-27 JP JP63333049A patent/JP2953701B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02176841A (ja) | 1990-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5611042A (en) | Data error detection and correction for a shared SRAM | |
| JP3786993B2 (ja) | データ記憶ユニット及び該ユニットを用いたデータ記憶装置 | |
| US5577004A (en) | Memory system and method | |
| JP2953701B2 (ja) | メモリ増設方式 | |
| US5495599A (en) | Information processing system for relocating data and changing status information corresponding to the relocated data | |
| JP3071717B2 (ja) | パリティビット書き込み方式 | |
| JPH0756640B2 (ja) | 記憶装置 | |
| JP3190847B2 (ja) | データ転送制御装置 | |
| JP2988426B2 (ja) | 記憶装置 | |
| JPH0358743U (ja) | ||
| JPS62177695A (ja) | メモリカ−ド | |
| JPS61214040A (ja) | メモリのパリテイ回路 | |
| JPS60128543A (ja) | アドレス交換仮想記憶装置 | |
| JP2666419B2 (ja) | 情報処理装置 | |
| JPS61128347A (ja) | メモリアドレス設定方式 | |
| JPH04350731A (ja) | 開発支援システム | |
| JPS61296438A (ja) | デ−タパリテイ記憶方式 | |
| JPS5917642A (ja) | パリテイデ−タの読み出し装置 | |
| JPH0431417B2 (ja) | ||
| JPS6211753B2 (ja) | ||
| JPS6218696A (ja) | メモリ書込方式 | |
| JPS60254477A (ja) | メモリシステム | |
| JPS60209991A (ja) | 記憶装置 | |
| JPH0120781B2 (ja) | ||
| JPS61198351A (ja) | ダイレクト・メモリ・アクセス制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |