JP2988426B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータメモリに記憶
している内容が有効か無効かを表わすバリッドビットを
備える記憶装置に関し、特にこのバリッドビットをリセ
ットするためのリセット回路を備える記憶装置に関す
る。

【０００２】

【従来の技術】近年におけるマイクロプロセッサの高速
化に伴い、メインメモリのスピードとマイクロプロセッ
サの要求するスピードのギャップが年々拡大している
が、このギャップを埋める技術としてキャッシュメモリ
を搭載する技術が採用されている。キャッシュメモリ
は、メインメモリに比べて小容量ではあるが、高速なメ
モリにメインメモリの内容の一部をコピーしておき、マ
イクロプロセッサからの要求に対してキャッシュメモリ
が応答するように構成するものである。したがって、キ
ャッシュメモリにはメインメモリのどのアドレスのデー
タをコピーしているのかを表わす情報がデータと一対に
なっていることが必要となる。キャッシュメモリの中で
この情報を格納しているのがタグメモリである。また、
キャッシュメモリに格納されているデータが有効である
か、無効であるかを示す情報も必要となる。この情報を
格納するのがバリッドビットである。以上のようにキャ
ッシュメモリは、タグメモリ、バリッドビット、データ
が一つのブロックとなって構成されている。

【０００３】このようなキヤツシュメモリでは、その使
用開始時には全てのバリッドビットをクリアして、格納
されているデータが無効の状態にしておく必要がある。
そのために、マイクロプロセッサからバリッドビットへ
書き込む手段を設け、ソフトウェアでバリッドビットを
クリアして初期化する手段がある。この場合、初期化の
ためのソフトウェアを準備しなければならないが、それ
にもまして多数のバリッドビットを全てクリアするため
のソフトウェアの処理に時間がかかるという問題があ
る。そこで、リセット信号を生成する制御回路を設け、
かつバリッドビットメモリをリセット付きメモリとし、
リセット信号を供給することで一括してバリッドビット
をリセットして初期化する技術が提案されている。

【０００４】このようなリセット付きバリッドビットの
一例として、特開平２−２８７８４８号公報に記載の技
術がある。この技術を図２を用いて説明する。同図にお
いて、２はタグメモリ、４はリセット付きメモリで構成
されるバリッドビット、５はデータメモリであり、これ
らが１つずつ図示横方向に１組となってブロック１を構
成している。そして、前記各ブロック１のバリッドビッ
ト４に対して書き込み制御回路７が接続され、さらに各
バリッドビット４をリセットするためのリセット制御回
路８が接続されている。なお、キャッシュメモリとして
動作させるための機能などについては本発明の目的との
関係が少ないので省略している。

【０００５】この構成によれば、バリッドビット４をリ
セットする場合には、リセット制御回路８がリセット信
号ＳＲを出力することで、全てのバリッドビット４がク
リアされ、データメモリ５の内容が無効化されることに
なる。また、データメモリ５に有効な情報を書き込む際
には、これと同時にそのブロック１のバリッドビット４
に対して書き込み制御回路７がセットを行い、そのブロ
ックに有効情報が格納されていることを表わすように書
き込みが行われる。また、例えばマイクロプロセッサか
らのキャンセル要求などの無効化要求があった場合に
は、そのブロックのバリッドビット４をクリアするよう
に書き込み制御回路７が動作する。

【０００６】しかしながら、このように１つのデータメ
モリ５で１つのブロック１を構成し、かつ各ブロック１
にそれぞれバリッドビット４とタグメモリ２を設けた構
成では、データメモリ５の数の増大にともなってバリッ
ドビット４とタグメモリ２の数が増大されることにな
り、特にタグメモリ２の増大によって回路規模が増大
し、コスト高になるという問題が生じる。このような問
題に対処するために、１つのブロック内に複数のデータ
メモリを対応させた構成が提案されている。例えば、図
３はその一例を示しており、同図において、複数の各ブ
ロック１内には、１つのタグメモリ２と、複数（ここで
は４個）のサブブロック３Ａ〜３Ｄが設けられる。この
サブブロック３Ａ〜３Ｄはそれぞれ１つのバリッドビッ
ト４とデータメモリ５とで構成されている。そして、各
バリッドビット４には、図２の構成例と同様に、書き込
み制御回路７とリセット制御回路８が接続されている。
したがって、この図３の構成では、バリッドビット４は
個々のサブブロック３Ａ〜３Ｄ単位で制御される一方、
タグメモリ２はブロック１内の複数個のデータメモリ５
に対応されるため、データメモリ５の数に対してタグメ
モリ２の数を低減することが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら、この図
３の構成においても、個々のデータメモリ５に対応して
バリッドビット４を設けることは必要であり、その個数
を低減することはできない。そして、このバリッドビッ
ト４では、その初期化、すなわちリセットを行うために
リセット機能付きのメモリを使用しており、そのために
この種のリセット付きメモリは、リセット無しメモリに
比べて少なくともトランジスタ１個分の面積だけ大きく
なる。すなわち図４において（ａ）はリセット無しメモ
リ、（ｂ）はリセット付きメモリである。これらの図に
おいて、それぞれインバータ４１，４２でデータを保持
するメモリセルが構成されており、トランジスタ４３，
４４を通してそれぞれビット線Ｂｉｔｎとビット線／Ｂ
ｉｔｎ〔／は反転信号を意味する〕とのデータ交換をワ
ード線Ｗｍの状悪に応じて制御する構成となっている。
そして、同図（ｂ）のリセット付きメモリでは、前記イ
ンバータ４１，４２にリセット制御用のトランジスタ４
５を接続し、リセット信号線４６の状態に応じてトラン
ジスタ４５をオンさせて強制的にインバータ４２の出力
をクリアし、リセット動作を制御している。

【０００８】このようなデータメモリでは、インバータ
４１，４２はそれぞれ最低１個のトランジスタで構成さ
れるため、トランジスタ４３，４４および４５と合わせ
てメモリを構成しているトランジスタの個数は、リセッ
トなしで４個、リセット付きで５個となり、各トランジ
スタの面積がほぼ等しいとした場合には単純計算で２０
％の面積増加になる。実際は、インバータを構成する配
線などから約３０％程度の増加となる。さらに、リセッ
ト信号線をビット線Ｂｉｔｎ方向に配設する必要があ
り、これを考慮すると５０％ほど面積が増加することに
なる。この増加の影響はブロック内のサブブロック数を
多くするとバリッドビット数が多くなり、その面積増加
とコスト上昇は顕著なものとなる。

【０００９】本発明の目的は、面積の増大を抑制すると
ともに、バリッドビットのクリアを短時間で実行するこ
とが可能な記憶装置を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、データメモリ
とバリッドビットとで構成されるサブブロックを複数備
えるブロックに、ブロック内に有効なサブブロックが含
まれていることを示すリセット機能付きのブロックバリ
ッドビットが設けられ、このブロックバリッドビットを
リセットするためのリセット制御回路と、前記各サブブ
ロックのバリットビットの出力を前記ブロックバリッド
ビットの出力でマスクするマスク回路とを備える構成と
する。ブロックバリッドビットをリセットすることで、
各サブブロックの全てのバリッドビットの出力をマスク
してリセットと同様な状態に設定することが可能とな
る。

【００１１】

【発明の実施の形態】図１は本発明をキャッシュメモリ
に適用した実施形態の一部のブロック回路図である。こ
のキャッシュメモリは複数のブロック１で構成されてお
り、各ブロック１内には、１つのタグメモリ２と、複数
（ここでは４個）のサブブロック３Ａ〜３Ｄが設けら
れ、各サブブロック３Ａ〜３Ｄはそれぞれ１つのバリッ
ドビット４とデータメモリ５とで構成されている。ここ
で、前記タグメモリ２とデータメモリ５の構成は図 に
示した従来構成と同じである。一方、各サブブロック３
Ａ〜３Ｄに設けられるバリッドビット４は、ここではリ
セットなしメモリで構成される。このメモリ構成として
は、前記した図４（ａ）の回路構成のものが用いられ
る。また、前記各ブロック１内にはそれぞれのサブブロ
ック３Ａ〜３Ｄに共通な１つのブロックバリッドビット
６が設けられており、このブロックバリッドビット６は
リセット付きメモリで構成される。このメモリ構成とし
ては、前記した図４（ｂ）の回路構成のものが用いられ
る。

【００１２】そして、前記各サブブロック３Ａ〜３Ｄの
バリッドビット４およびブロックバリッドビット６には
書き込み制御回路７が接続され、これらのバリッドビッ
ト４およびブロックバリッドビット６に対する書き込
み、クリアが可能とされる。また、前記各ブロックバリ
ッドビット６にはリセット制御回路８が接続され、各ブ
ロックバリッドビット６に対するリセットが可能とされ
る。さらに、各バリッドビット４の出力は、前記各ブロ
ック１内のサブブロック３Ａ〜３Ｄの数に対応する数だ
け設けられた各ＡＮＤゲート９Ａ〜９Ｄの一方の入力端
にそれぞれ接続され、また前記ブロックバリッドビット
６の出力はこれら各ＡＮＤゲート９Ａ〜９Ｄの他方の入
力端に共通に接続されている。

【００１３】この構成のキャッシュメモリでは、初期化
する場合には、リセット制御回路８からリセット信号が
出力され、これが各ブロックバリッドビット６に供給さ
れるため、各ブロックバリッドビット６は一括してリセ
ットされる。一方、このリセットによっても各ブロック
１のサブブロック３Ａ〜３Ｄに設けられている各バリッ
ドビット４ヘはリセット信号が供給されていないので、
これらのバリッドビット４の状態は何ら変化されること
がない。このため、これらバリッドビット４のいずれか
は有効であることを示す状態のバリッド信号が出力され
ることがある。しかしながら、このバリッド信号はＡＮ
Ｄゲート９Ａ〜９Ｄにおいて、前記したようにリセット
されたブロックバリッドビット６の出力信号でマスクさ
れることになるため、各ＡＮＤゲート９Ａ〜９Ｄからの
出力は無効状態を示すようになり、結果としてリセット
状態となる。

【００１４】一方、各ブロック１のデータメモリ５に有
効なデータを書き込む場合には、書き込み制御回路７は
ブロックバリッドビット６の状態により、次のような動
作を行う。 （１）個々のブロックに有効なサブブロックが存在しな
い時 この場合には、有効とするデータメモリ５にデータを書
き込むと同時に、これに対応するバリッドビット４に書
き込みを行い、かつ他のバリッドビット４をクリアす
る。さらに、対応するブロックバリッドビット６を書き
込み状態とする。 （２）個々ブロックに有効なサブブロックが存在する時 この場合には、ブロックバリッドビット６が書き込み状
態にあり、有効とするデータメモリ５にデータを書き込
み、かつこれに対応するバリッドビット４に書き込みを
行なうが、他のデータメモリ５およびバリッドビット４
に対しては何らの動作を行わず、そのままの状態を保持
する。

【００１５】また、データメモリ５に対する無効化要求
に対しては、これまでと同様に、対応する個々のバリッ
ドビット４をクリアし、他をそのままの状悪を保持する
書き込みを行なえばよく、従来と同じ動作が実現される
ことになる。

【００１６】このように、このキャッシュメモリにおい
ては、バリッドビット４をリセットする際には、各ブロ
ック毎に設けられているブロックバリッドビット６をリ
セットするだけで同等の結果を得ることができるため、
リセット付きバリッドビットの数を低減することがで
き、メモリにおける面積の低減が可能となる。例えば、
前記実施形態のように複数のブロック１がそれぞれ４つ
のサブブロック３Ａ〜３Ｄから構成される場合には、バ
リッドビット４の面積比率は次の通りとなる。なお、１
個のリセット付きバリッドビットと、１個のリセット無
しバリッドビットとの面積比率は前記したように１．
５：１．０とする。

【００１７】本実施形態の場合には、４個のリセット無
しバリッドビットと１個のリセット付きバリッドビット
とで構成されるため、占有面積は、 １．５＋４×１．０＝５．５ となる。これに対し、図３に示した入来構成の場合に
は、４個のリセット付きバリッドビットで構成されるた
め、占有面積は、 ４×１．５＝６．０ となる。すなわち、各ブロックにおいて、 ６．０−５．５＝０．５ だけ、面積を低減することが可能となる。

【００１８】なお、この計算は、ブロック内に４個のサ
ブブロックが設けられている例であるが、これ以外の個
数のサブブロックによりブロックを構成することが可能
であることは言うまでもない。一般的にみて、１つのブ
ロックがｎ個のサブブロックで構成される場合には、
０．５×ｎだけ面積を低減することが可能となる。

【００１９】また、バリッドビットを初期化するための
ソフトウェアを準備する必要もなく、かつ初期化に際し
ての時間がかかるということもない。また、バリッドビ
ットやブロックバリッドビットをクリアする場合にも、
各データメモリに対する書き込み動作と同時に、しかも
必要とされるバリッドビットに対してのみ行うため、バ
リッドビットの初期化のための時間がかかることもな
い。

【００２０】

【発明の効果】以上説明したように本考案は、複数のサ
ブブロックを備えるブロックに、ブロック内に有効なサ
ブブロックが含まれていることを示すリセット機能付き
のブロックバリッドビットが設けられ、このブロックバ
リッドビットをリセット制御回路によりリセットすると
ともに、各サブブロックのバリットビットの出力をマス
ク回路によりブロックバリッドビットの出力でマスクす
る構成としているので、ブロックバリッドビットのみを
リセット付きメモリで構成すこるとで、全てのバリッド
ビットをリセットと同等の状態とすることができ、バリ
ッドビットをソフトウェアによりリセットする場合に比
較して処理時間を短縮できるとともに、全てのバリッド
ビットをリセット付きメモリで構成する場合に比較して
占有面積を低減でき、記憶装置の高集積化に有利なもの
となる。

【図面の簡単な説明】

【図１】本発明の記憶装置の一実施形態の要部のブロッ
ク回路図である。

【図２】従来の記憶装置の一例のブロック回路図であ
る。

【図３】従来の改良された記憶装置の一部のブロック回
路図である。

【図４】リセット無しバリッドビットとリセット付きバ
リッドビットの各回路構成を示す回路図である。

【符号の説明】

１ ブロック ２ タグメモリ ３Ａ〜３Ｄ サブブロック ４ バリッドビット ５ データメモリ ６ ブロックバリッドビット ７ 書き込み制御回路 ８ リセット制御回路 ９Ａ〜９Ｄ ＡＮＤゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/08 - 12/12 G11C 11/401 - 11/409 G11C 11/56

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 データメモリとバリッドビットとを組と
   してサブブロックを構成し、このサブブロックを１つの
   ブロック内に複数組備えるとともに、各ブロックにタグ
   メモリが対応して配置され、前記タグメモリの情報と前
   記バリッドビットの状態とで前記サブブロックのデータ
   の有効性を管理する記憶装置において、前記サブブロッ
   クのバリッドビットはリセット無しのメモリで構成さ
   れ、前記ブロックには当該ブロック内に有効なサブブロ
   ックが含まれていることを示すリセット機能付きのブロ
   ックバリッドビットが設けられ、前記ブロックバリッド
   ビットをリセットするためのリセット制御回路と、前記
   各サブブロックのバリットビットの出力を前記ブロック
   バリッドビットの出力でマスクするマスク回路とを備え
   ることを特徴とする記憶装置。
2. 【請求項２】 マスク回路は、複数のＡＮＤゲートで構
   成され、各ＡＮＤゲートの一方の入力端に前記サブブロ
   ックのバリッドビットの出力がそれぞれ接続れ、各ＡＮ
   Ｄゲートの他方の入力端に共通接続されて前記ブロック
   バリッドビットの出力が接続される請求項１の記憶装
   置。
3. 【請求項３】 前記サブブロックのバリッドビットおよ
   びブロックバリッドビットに対してそれぞれ書き込み、
   クリアが可能な書き込み制御回路を備え、この書き込み
   制御回路は、ブロック内に有効なサブブロックが存在せ
   ずにブロックバリッドビットがクリアされている時に有
   効データを書き込むときには、当該サブブロックのバリ
   ッドビットに書き込み、他のサブブロックのバリッドビ
   ットをクリアし、ブロックに有効なサブブロックが存在
   してブロックバリッドビットが書き込まれている時に有
   効なデータを書き込むときには、当該サブブロックのバ
   リッドビットに書き込み、他のサブブロックのバリッド
   ビットはそのままの状態を保持するように制御する動作
   を行う請求項１または２の記憶装置。