JPH01185750A - メモリアドレス拡張装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ通信装置に設けられるメモリアドレス
拡張装置に関する。

〔従来の技術〕

従来のデータ通信装置におけるメモリアクセス方式とし
て、以下のようなものが知られていた。

まず第３図に示す第１の方式では、図示しないデータ転
送制御部でアクセスできるメモリアドレス１の範囲内に
、制御プログラムＢ２、固定データ部３およびバッファ
メモリ部４を構成し、これらを−律にメモリアドレスｌ
によってアクセスするようになっている。

また第４図（Ａ）および（Ｂ）に示す第２の方式では、
データ転送制御部ｐメモリアドレス１にバッファメモリ
指定用のビットｂ１　を設け、このビットｂ１　の内容
によって制御プログラム部２および固定データ部３への
アクセスとバッファメモリ部４へのアクセスとを選択す
るものである。すなわちバッファメモリ指定用のピッ）
ｂ＋　が第２図（Ａ）に示すように“０”である場合に
は、そのままのメモリアドレス１により制御プログラム
部２および固定データ部３へのアクセスが行なわれる。

またバッファメモリ指定用のビットｂ１　が第２図（Ｂ
）に示すように“１”である場合には、メモリアドレス
の上位ビットをバッファメモリの面数（バッファメモリ
番号二辺下バッファ面数という）を表わすものとし、こ
の上位ビットと残りの下位ビットとの間に所定数の０固
定ビツトを挿入することによってビット数の多いバッフ
ァメモリアドレス１．（図示の例ではｎｌ　ビット）を
再編成し、バッファメモリ部４へのアクセスを行なうよ
うになっている。

さらに第５図に示す第３の方式では、ベースアドレスと
メモリアドレスとを組み合わせて用いるようになってい
る。すなわちこの方式では、論理アドレスレジスタ６に
格納された上位数ビット（図示の例ではビット１５〜１
３）のアドレスデータとペースレジスタ７に格納された
所定数ビット（図示の例ではｎ２　ビット）のアドレス
データとの和をとり、所定ビット数の物理メモリアドレ
スを生成するようになっている。

〔発明が解決しようとする問題点〕

しかしながら、以上のような従来技術はそれぞれ以下の
ような問題点を有していた。

第１の方式では、メモリアドレスｌの範囲内に直接制御
プログラム部２、固定データＢ３およびバッファメモリ
部４を構成したことから、バッファメモリ部４をメモリ
アドレス１に割り当てる場合に、制御プログラム部２お
よび固定データ部３を避ける必要があり、その分パブフ
ァメモリが量的に制限される。

また第２の方式では、バッファメモリアドレス１、を生
成することによってバッファ面数を増加することは可能
であるが、各バッファ面内のメモリアドレスが０固定ビ
ツトを設けた分だけ少なくなり、転送制御部からバッフ
ァメモリをアクセスできる範囲が制限されるため、制御
情報および付加データのデータ量がバッファメモリのう
ちの転送制御部によってアクセスできる範囲に固定され
る。また、バッファメモリの障害切分けが転送制御部か
らのアクセスだけでは不可能であり、制御情報、付加デ
ータおよび転送データを実際に転送しなければ行なえな
い。

さらに第３の方式では、アクセス領域の種類にかかわら
ず常に論理アドレスの上位数ビットとベースアドレスと
の和によって物理アドレスを作成するため、制御プログ
ラムの検証時において物理メモリアドレスを調べにくい
。

本発明の目的は、以上のような実情に這み、バッファ面
数およびそのアドレス空間を増加し得るとともに、バッ
ファメモリへのアクセスが全域に行なえる構成のメモリ
アドレス拡張装置を提供することにある。

〔問題点を解決するための手段〕

このような目的達成のため、本発明のメモリアドレス拡
張装置は、転送制御部の制御によって基本メモリ部への
アクセスを行うかバッファメモリ部へのアクセスを行う
かを指定する拡張アドレス指定切換回路と、転送制御部
から出力される論理アドレスより読み取った所定ビット
がバッファメモリ部へのアクセスを指示する所定の値と
一致しているか否かを判断するメモリアドレス比較回路
と、転送制御部によって設定されたパフファメモリ部ア
クセス用の拡張用アドレスを格納した拡張メモリアドレ
スレジスタと、拡張アドレス指定切換回路によってバッ
ファメモリ部へのアクセスが指定され、かつメモリアド
レス比較回路からの一致出力があったときに、拡張メモ
リアドレスレジスタの拡張用アドレスを選択し、この拡
張用アドレスと論理アドレスによって所定ビットの拡張
物理アドレスを再編成する選択回路とを具備することを
特徴とするものである。

〔作用〕

本発明によれば、転送制御部がバッファメモリ部へのア
クセスを行う場合に、拡張アドレス指定切換回路はバッ
ファメモリ部へのアクセスを行うことを指定し、メモリ
アドレス比較回路の一致信号が選択回路にされると、拡
張メモリアドレスレジスタの拡張用アドレスを用いて拡
張物理アドレスが生成され、バッファメモリ部へのアク
セスが行われる。

またこれ以外の場合には、論理アドレスに基づいて基本
メモリ部アクセス用の物理アドレスが生成され、基本メ
モリ部へのアクセスが行われる。

〔実施例〕

以下実施例につき本発明の詳細な説明する。

第１図（Ａ）および（Ｂ）はこの実施例によるメモリア
ドレス拡張装置を示すブロック図である。

このメモリアドレス拡張装置は、拡張アドレス指定切換
回路１１と、メモリアドレス比較回路１２と、拡張メモ
リアドレスレジスタ１３と、選択回路１４とを備えて構
成され、図示しないマイクロプロセッサ等の転送制御部
により論理アドレスレジスタ１５に書き込まれた２０ビ
ツトの論理アドレスを、２３ビツトの拡張物理アドレス
に変換して物理アドレスレジスタ１６に書き込むように
なっている。

拡張アドレス指定切換回路１１は、制御プログラム部お
よび固定データ部により構成される基本メモリ部へのア
クセスを行うか、バッファメモリ部へのアクセスを行う
かを指定するものであり、バッファメモリ部へのアクセ
スを行う場合に、メモリアドレス比較回路２を作動可能
状態に置くようになっている。すなわちこの拡張アドレ
ス指定切換回路１１は、転送制御部によって制御され、
基本メモリ部へのアクセスを行うときには、出力が“０
”となり、バッファメモリ部へのアクセスを行うときに
は、出力が“１”となるものである。

メモリアドレス比較回路１２は、論理アドレスより読み
取った所定ビットがバッファメモリ部へのアクセスを指
示する所定の値と一致しているか否かを判断するもので
ある。この例では、論理アドレスの上位４ビツトＡＩｇ
〜Ａ　Ｉ　６を読み取り、この値が所定の値と一致した
とき、一致信号を選択回路１４に供給するようになって
いる。

拡張メモリアドレスレジスタ１３は、転送制御部によっ
て８ビツトの拡張用アドレスＡ２３〜Ａ１６を書き込ま
れるようになっている。

選択回路４は、メモリアドレス比較回路１２から一致信
号が供給されているときには、論理アドレスの上位４ピ
ツ）Ａ＋ｓ〜ＡＩ６を拡張メモリアドレスレジスタ１３
の８ビツトの拡張用アドレスＡ２３〜ＡＩ６に置き換え
て物理アドレスレジスタ１６に書き込み、反対にメモリ
アドレス比較回路１２から一致信号が供給されていない
ときには、論理アドレスの上位４ビツトＡ　Ｉ　８〜Ａ
　Ｉ　６をそのまま物理アドレスレジスタ１６に書き込
むとともに、拡張物理アドレスの上位４ビツトＡ２０”
＝Ａ２３としての０固定ビツトを物理アドレスレジスタ
１６に書き込むようになっている。

以上のようなメモリアドレス拡張装置において、転送制
御装置が制御プログラムまたは固定データをアクセスす
る場合には、拡張アドレス指定切換回路１１をオフして
お（。これによってメモリアドレス比較回路１２は不作
動状態となり、論理アドレスＡＩ９〜Ａ、に４ピツ）Ａ
２゜〜Ａ２３の０固定ビツトを付加した拡張物理アドレ
スが編成され、基本メモリ部（１，０４８，５７５バイ
ト）へのアクセスが行われる。なお、この状態を第１図
（Ａ）において、拡張アドレス指定切換回路１１および
メモリアドレス比較回路１２の出力線を破線で表わすこ
とにより示している。

また、転送制御装置がバッファメモリ部をアクセスする
場合には、これに先立って拡張アドレス指定切換回路１
１をオンするとともに、拡張メモリアドレスレジスタ１
３に拡張用アドレスＡ２３〜Ａ１６を設定する。そして
、論理アドレスを出力することにより、この論理アドレ
スがバッファメモリに対するものである場合には、メモ
リアドレス比較回路１２から一致信号が出力され、選択
回路１４は拡張メモリアドレスレジスタ１３の拡張用ア
ドレスＡ２３〜Ａ　＋　ｓと論理アドレスによって拡張
物理アドレスを生成する。また、論理アドレスがバッフ
ァメモリに対するものでない場合には、メモリアドレス
比較回路１２から一致信号が出力されず、選択回路１４
は論理アドレスと０固定ビットによって拡張物理アドレ
スを生成する。なお、この状態を第１図（Ｂ）において
、拡張アドレス指定切換回路１１およびメモリアドレス
比較回路１２の出力線を実線で表わすことにより示して
いる。

例えば、メモリアドレス比較回路１２の比較内容が“Ｅ
ａ　　”である場合、論理アドレスが“ＥＸｘＸｘＨ”
　（×は０からＦまでの任意の数値）となったときにメ
モリアドレス比較回路１２から一致信号が出力され、バ
ッファメモリ部へのアクセスが行われる。第２図はこの
ようなメモリアドレス拡張装置によるバッファメモリ部
のアドレス空間を説明するものである。拡張アドレス指
定切換回路１１がオンした状態で、論理アドレスが”Ｅ
ｏ　０００Ｍ”から“Ｅ　Ｆ　Ｆ　Ｆ　ＦｌＩ″′まで
の範囲となったときに、拡張物理アドレスが“１０００
０ＱＨ１１から“Ｆ　Ｆ　Ｆ　Ｆ　Ｆ　Ｆ、”までの範
囲に変換され、１６個のバッファ面に対する全領域への
アクセスが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、バッファメモリ
部へのアクセスを行う場合に、拡張アドレス指定切換回
路およびメモリアドレス比較回路の作動に基づき、選択
回路によって拡張用アドレスを用いた拡張物理アドレス
が生成されることから、バッファメモリ部の容量の増大
、バッファ面数の増加を容易に行うことができる。

また、転送制御部によって設定された拡張用アドレスに
よりバ°フファメモリ部アクセス用の拡張物理アドレス
を生成することから、バッファメモリ部全域へのアクセ
スが可能となる。

さらに、拡張アドレス指定切換回路がバッファメモリ部
へのアクセスを指定している状態で、論理アドレスの所
定ビットが所定の値になったときにメモリアドレス比較
回路の一致出力に基づいて拡張用アドレスを用いたバッ
ファメモリ部に対する拡張物理アドレスを生成すること
から、基本メモリ部に対しては、拡張用アドレスを用い
た論理アドレスの再禰成が行われないため、制御プログ
ラムの検証等が容易に行えることになる。

【図面の簡単な説明】

第１図（Ａ）および（Ｂ）は本発明の一実施例によるメ
モリアドレス拡張装置を示すブロック図、第２図は同実
施例のメモリアドレス拡張装置によるバッファメモリ部
のアドレス空間を説明する模式図、第３図は第１の従来
技術を説明する模式図、第４図（Ａ）および（Ｂ）は第
２の従来技術を説明する模式図、第５図は第３の従来技
術を説明する模式図である。 １１・・・・・・拡張アドレス指定切換回路、１２・・
・・・・メモリアドレス比較回路、１３・・・・・・拡
張メモリアドレスレジスタ、１４・・・・・・選択回路
。 出願人　　　　　　　日本電気株式会社代理人　　　　
　　　弁理士　山内梅雄第１図（Ａ） 第３図 第５図

Claims (1)

1. 【特許請求の範囲】 　転送制御部の制御によって基本メモリ部へのアクセス
   を行うかバッファメモリ部へのアクセスを行うかを指定
   する拡張アドレス指定切換回路と、転送制御部から出力
   される論理アドレスより読み取った所定ビットがバッフ
   ァメモリ部へのアクセスを指示する所定の値と一致して
   いるか否かを判断するメモリアドレス比較回路と、 転送制御部の制御によってバッファメモリ部アクセス用
   の拡張用アドレスが書き込まれる拡張メモリアドレスレ
   ジスタと、 前記拡張アドレス指定切換回路によってバッファメモリ
   部へのアクセスが指定され、かつ前記メモリアドレス比
   較回路からの一致出力があったときに、前記拡張メモリ
   アドレスレジスタの拡張用アドレスを選択し、この拡張
   用アドレスと論理アドレスによって所定ビットの拡張物
   理アドレスを再編成する選択回路 とを具備することを特徴とするメモリアドレス拡張装置
   。