JP3262094B2 - メモリ制御装置及びメモリ制御方法 - Google Patents
メモリ制御装置及びメモリ制御方法Info
- Publication number
- JP3262094B2 JP3262094B2 JP01667199A JP1667199A JP3262094B2 JP 3262094 B2 JP3262094 B2 JP 3262094B2 JP 01667199 A JP01667199 A JP 01667199A JP 1667199 A JP1667199 A JP 1667199A JP 3262094 B2 JP3262094 B2 JP 3262094B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cache
- data
- access
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、内蔵されるキャッ
シュメモリに対するメモリ制御装置及びメモリ制御方法
に関し、特に、キュッシュ動作の空き時間を利用して、
自律的にキャッシュ内のデータチェックを行うメモリ制
御装置及びメモリ制御方法に関する。
シュメモリに対するメモリ制御装置及びメモリ制御方法
に関し、特に、キュッシュ動作の空き時間を利用して、
自律的にキャッシュ内のデータチェックを行うメモリ制
御装置及びメモリ制御方法に関する。
【０００２】
【従来の技術】従来より、メモリの障害を検出する場
合、上位装置がメモリ装置へアクセスし、実際のデータ
を読み出してデータの検査を行う。読み出したデータに
誤りがあればメモリの障害が検出される。
合、上位装置がメモリ装置へアクセスし、実際のデータ
を読み出してデータの検査を行う。読み出したデータに
誤りがあればメモリの障害が検出される。
【０００３】この場合、アクセス頻度の少ないデータが
メモリ内に長期間に渡り滞留していると、保持特性等に
起因する障害が潜在化し、やがて多重障害を誘発するこ
ととなる。このような多重障害が誘発されると、システ
ム全体の信頼性を低下させるとともに、サービス能力の
低下やシステムの運用を継続できないという欠点を生じ
てしまう。
メモリ内に長期間に渡り滞留していると、保持特性等に
起因する障害が潜在化し、やがて多重障害を誘発するこ
ととなる。このような多重障害が誘発されると、システ
ム全体の信頼性を低下させるとともに、サービス能力の
低下やシステムの運用を継続できないという欠点を生じ
てしまう。
【０００４】このような障害を解消するようにしたもの
として、たとえば特開平３−５９７４０号公報では、周
期的な割り込み信号を発生するタイマ回路と、メモリの
障害時にエラー表示を行うエラー表示Ｆ／Ｆ回路とを備
えている。
として、たとえば特開平３−５９７４０号公報では、周
期的な割り込み信号を発生するタイマ回路と、メモリの
障害時にエラー表示を行うエラー表示Ｆ／Ｆ回路とを備
えている。
【０００５】これにより、割り込み信号が到来すると、
メモリのアドレスが更新され、そのアドレスに全ビット
がセットされたデータが記憶される。その後、データを
読み出して照合するとともに、同じアドレスに全ビット
がリセットされたデータが記憶される。
メモリのアドレスが更新され、そのアドレスに全ビット
がセットされたデータが記憶される。その後、データを
読み出して照合するとともに、同じアドレスに全ビット
がリセットされたデータが記憶される。
【０００６】データの照合の結果、メモリ障害が検出さ
れるとエラー表示Ｆ／Ｆ回路によってエラー表示が行わ
れる。これにより、全てのメモリの全てのビットの障害
検出が行われるので、完全なメモリチェックが行えるよ
うになっている。
れるとエラー表示Ｆ／Ｆ回路によってエラー表示が行わ
れる。これにより、全てのメモリの全てのビットの障害
検出が行われるので、完全なメモリチェックが行えるよ
うになっている。
【０００７】また、特開平４−８６９３２号公報では、
フェッチサイクル表示信号によってディスイネーブルさ
れるアドレスバスバッファＡと、データバスバッファ
と、フェッチサイクル表示信号によりイネーブルされる
アドレスバスバッファＢと、フェッチサイクル表示信号
によりカウントアップされるカウンタと、フェッチサイ
クル表示信号及びデコーダから出力されるＲＡＭやパリ
ティビット保持メモリのチップイネーブル信号のＡＮＤ
をとるＡＮＤゲートとを設けている。
フェッチサイクル表示信号によってディスイネーブルさ
れるアドレスバスバッファＡと、データバスバッファ
と、フェッチサイクル表示信号によりイネーブルされる
アドレスバスバッファＢと、フェッチサイクル表示信号
によりカウントアップされるカウンタと、フェッチサイ
クル表示信号及びデコーダから出力されるＲＡＭやパリ
ティビット保持メモリのチップイネーブル信号のＡＮＤ
をとるＡＮＤゲートとを設けている。
【０００８】これにより、ＯＰコードフェッチサイクル
中にメモリ障害検出回路によって障害検出が行われるた
め、ＲＡＭの潜在的な障害がＣＰＵの処理能力を落とす
ことなく早期に検出されるようになっている。
中にメモリ障害検出回路によって障害検出が行われるた
め、ＲＡＭの潜在的な障害がＣＰＵの処理能力を落とす
ことなく早期に検出されるようになっている。
【０００９】
【発明が解決しようとする課題】ところが、上述した前
者の先行技術では、周期的な割り込み信号を用いていた
り、テストデータとして２つの固有のパターンを用いて
いたり、検査の前後に元のデータの退避や回復処理が必
要となったりするため、通常のシステム運用においても
固定的なサービス運用の低下を伴うという問題がある。
者の先行技術では、周期的な割り込み信号を用いていた
り、テストデータとして２つの固有のパターンを用いて
いたり、検査の前後に元のデータの退避や回復処理が必
要となったりするため、通常のシステム運用においても
固定的なサービス運用の低下を伴うという問題がある。
【００１０】また、障害時には、障害の排除が行われな
いために、サービスの中断を招いてしまうという問題も
ある。
いために、サービスの中断を招いてしまうという問題も
ある。
【００１１】一方、上述した後者の先行技術では、命令
コードフェッチ中に、異なるアドレスを用いて行われる
検査方式であるため、命令コード部のメモリには適用で
きないという問題がある。
コードフェッチ中に、異なるアドレスを用いて行われる
検査方式であるため、命令コード部のメモリには適用で
きないという問題がある。
【００１２】また、命令フェッチサイクルとデータアク
セスサイクルとが明確に分離された特定のプロセサに依
存するため、特定のプロセサに限定されるという問題も
ある。さらに、障害時には、障害の排除が行われないた
め、上記同様に、サービスの中断を招いてしまうという
問題もある。
セスサイクルとが明確に分離された特定のプロセサに依
存するため、特定のプロセサに限定されるという問題も
ある。さらに、障害時には、障害の排除が行われないた
め、上記同様に、サービスの中断を招いてしまうという
問題もある。
【００１３】本発明は、このような状況に鑑みてなされ
たものであり、障害の早期検出と障害の排除によりシス
テムの運用をシームレスに継続できるとともに、信頼性
を向上させることができるメモリ制御装置及びメモリ制
御方法を提供することができるようにするものである。
たものであり、障害の早期検出と障害の排除によりシス
テムの運用をシームレスに継続できるとともに、信頼性
を向上させることができるメモリ制御装置及びメモリ制
御方法を提供することができるようにするものである。
【００１４】
【課題を解決するための手段】請求項１に記載のメモリ
制御装置は、メモリアクセスを行うＣＰＵと、 内部ア
クセス用としてのメモリバスを介して前記ＣＰＵに接続
されたバスユニットと、外部アクセス用としてのメモリ
バスを介して前記バスユニットに接続された主記憶メモ
リと、前記内部アクセス用としてのメモリバスを介して
前記ＣＰＵに接続されたキャッシュメモリと、前記ＣＰ
Ｕによってメモリアクセスが開始され、かつ前記キャッ
シュメモリが空き状態であるとき、前記キャッシュメモ
リ内のデータを検査するメモリ制御回路とを備え、前記
キャッシュメモリは、前記ＣＰＵによってメモリアクセ
スが開始されたとき、有効なアドレス部が存在しない場
合には、ｍｉｓ信号を生成するとともに、前記ＣＰＵに
よってメモリアクセスされる前記主記憶メモリからの応
答があるまで空き状態となり、前記メモリ制御回路は、
前記ｍｉｓ信号を受けると、キャッシュライン指定手段
により前記キャッシュメモリの検査すべきキャッシュラ
インを指定し、さらにデータ検査手段により前記指定さ
れたキャッシュラインのデータを前記キャッシュメモリ
から取り出して検査を行うとともに、前記キャッシュメ
モリの訂正可能なデータの訂正を行うと、前記キャッシ
ュライン指定手段により前記訂正されたデータを前記キ
ャッシュラインに書き戻すことを特徴とする。また、前
記キャッシュライン指定手段は、前記データ検査手段に
よる前記キャッシュメモリのデータ訂正が不可能である
場合、前記訂正不可能なデータを排除するとともに、重
大な障害を検出したとき、前記ＣＰＵに対して障害を通
知するようにすることができる。請求項３に記載のメモ
リ制御方法は、キャッシュメモリ又は主記憶メモリのメ
モリアクセスを行う第１の工程と、前記メモリアクセス
が開始され、かつ前記キャッシュメモリが空き状態であ
るとき、前記キャッシュメモリ内のデータを検査する第
２の工程とを備え、前記第２の工程には、前記メモリア
クセスが開始されたとき、有効なアドレス部が存在しな
い場合には、ｍｉｓ信号を生成するとともに、前記ＣＰ
Ｕによってメモリアクセスされる前記主記憶メモリから
の応答があるまで空き状態となる工程と、前記ｍｉｓ信
号を受けると、前記キャッシュメモ リの検査すべきキャ
ッシュラインを指定し、さらに前記指定されたキャッシ
ュラインのデータを前記キャッシュメモリから取り出し
て検査を行うとともに、前記キャッシュメモリの訂正可
能なデータの訂正を行うと、前記訂正されたデータを前
記キャッシュラインに書き戻す工程とが含まれることを
特徴とする。また、前記キャッシュメモリのデータ訂正
が不可能である場合、前記訂正不可能なデータを排除す
るとともに、障害を通知する工程が含まれるようにする
ことができる。本発明に係るメモリ制御装置及びメモリ
制御方法においては、ＣＰＵによってメモリアクセスが
開始され、キャッシュメモリが空き状態にあるとき、メ
モリ制御回路により、キャッシュメモリの検査すべきキ
ャッシュラインを指定するとともに、指定したキャッシ
ュラインのデータをキャッシュメモリから取り出して検
査を行うようにする。
制御装置は、メモリアクセスを行うＣＰＵと、 内部ア
クセス用としてのメモリバスを介して前記ＣＰＵに接続
されたバスユニットと、外部アクセス用としてのメモリ
バスを介して前記バスユニットに接続された主記憶メモ
リと、前記内部アクセス用としてのメモリバスを介して
前記ＣＰＵに接続されたキャッシュメモリと、前記ＣＰ
Ｕによってメモリアクセスが開始され、かつ前記キャッ
シュメモリが空き状態であるとき、前記キャッシュメモ
リ内のデータを検査するメモリ制御回路とを備え、前記
キャッシュメモリは、前記ＣＰＵによってメモリアクセ
スが開始されたとき、有効なアドレス部が存在しない場
合には、ｍｉｓ信号を生成するとともに、前記ＣＰＵに
よってメモリアクセスされる前記主記憶メモリからの応
答があるまで空き状態となり、前記メモリ制御回路は、
前記ｍｉｓ信号を受けると、キャッシュライン指定手段
により前記キャッシュメモリの検査すべきキャッシュラ
インを指定し、さらにデータ検査手段により前記指定さ
れたキャッシュラインのデータを前記キャッシュメモリ
から取り出して検査を行うとともに、前記キャッシュメ
モリの訂正可能なデータの訂正を行うと、前記キャッシ
ュライン指定手段により前記訂正されたデータを前記キ
ャッシュラインに書き戻すことを特徴とする。また、前
記キャッシュライン指定手段は、前記データ検査手段に
よる前記キャッシュメモリのデータ訂正が不可能である
場合、前記訂正不可能なデータを排除するとともに、重
大な障害を検出したとき、前記ＣＰＵに対して障害を通
知するようにすることができる。請求項３に記載のメモ
リ制御方法は、キャッシュメモリ又は主記憶メモリのメ
モリアクセスを行う第１の工程と、前記メモリアクセス
が開始され、かつ前記キャッシュメモリが空き状態であ
るとき、前記キャッシュメモリ内のデータを検査する第
２の工程とを備え、前記第２の工程には、前記メモリア
クセスが開始されたとき、有効なアドレス部が存在しな
い場合には、ｍｉｓ信号を生成するとともに、前記ＣＰ
Ｕによってメモリアクセスされる前記主記憶メモリから
の応答があるまで空き状態となる工程と、前記ｍｉｓ信
号を受けると、前記キャッシュメモ リの検査すべきキャ
ッシュラインを指定し、さらに前記指定されたキャッシ
ュラインのデータを前記キャッシュメモリから取り出し
て検査を行うとともに、前記キャッシュメモリの訂正可
能なデータの訂正を行うと、前記訂正されたデータを前
記キャッシュラインに書き戻す工程とが含まれることを
特徴とする。また、前記キャッシュメモリのデータ訂正
が不可能である場合、前記訂正不可能なデータを排除す
るとともに、障害を通知する工程が含まれるようにする
ことができる。本発明に係るメモリ制御装置及びメモリ
制御方法においては、ＣＰＵによってメモリアクセスが
開始され、キャッシュメモリが空き状態にあるとき、メ
モリ制御回路により、キャッシュメモリの検査すべきキ
ャッシュラインを指定するとともに、指定したキャッシ
ュラインのデータをキャッシュメモリから取り出して検
査を行うようにする。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
て説明する。
【００１６】図１は、本発明のメモリ制御装置の一実施
の形態を示すブロック図、図２は、図１のメモリ制御装
置の動作を説明するためのタイムチャート、図３は、図
１のメモリ制御装置の動作を説明するためのフローチャ
ートである。
の形態を示すブロック図、図２は、図１のメモリ制御装
置の動作を説明するためのタイムチャート、図３は、図
１のメモリ制御装置の動作を説明するためのフローチャ
ートである。
【００１７】図１に示すメモリ制御装置は、ＣＰＵ１
０、バスユニット（ＢＵ）２０、主記憶メモリ（Ｍｅ
ｍ）３０、キャッシュメモリ４０及びメモリ制御回路５
０を備えている。
０、バスユニット（ＢＵ）２０、主記憶メモリ（Ｍｅ
ｍ）３０、キャッシュメモリ４０及びメモリ制御回路５
０を備えている。
【００１８】ＣＰＵ１０は、メモリバスを介してバスユ
ニット（ＢＵ）２０及びキャッシュメモリ４０に接続さ
れている。
ニット（ＢＵ）２０及びキャッシュメモリ４０に接続さ
れている。
【００１９】内部アクセス用としてのメモリバスは、ア
ドレスバス１１、制御バス１２及びデータバス１３から
構成されている。外部アクセス用としてのメモリバス
は、アドレスバス２１、制御バス２２及びデータバス２
３から構成されている。
ドレスバス１１、制御バス１２及びデータバス１３から
構成されている。外部アクセス用としてのメモリバス
は、アドレスバス２１、制御バス２２及びデータバス２
３から構成されている。
【００２０】ＣＰＵ１０は、アドレスバス１１、制御バ
ス１２及びデータバス１３を介してメモリアクセスを行
う。
ス１２及びデータバス１３を介してメモリアクセスを行
う。
【００２１】キャッシュメモリ４０は、ＣＴＬ、ｄａｔ
ａ及びＣＨＫから構成されている。ＣＴＬは、状態情報
としての複数のｒｖｄ４１及び複数のｔａｇ４２から構
成されている。ｄａｔａは、複数のラインのｃａｃｈｅ
ｄａｔａ４３から構成されている。ＣＨＫは、各キャッ
シュラインのｃａｃｈｅｄａｔａ４３に対応する複数の
ｃｏｄｅ４４から構成されている。
ａ及びＣＨＫから構成されている。ＣＴＬは、状態情報
としての複数のｒｖｄ４１及び複数のｔａｇ４２から構
成されている。ｄａｔａは、複数のラインのｃａｃｈｅ
ｄａｔａ４３から構成されている。ＣＨＫは、各キャッ
シュラインのｃａｃｈｅｄａｔａ４３に対応する複数の
ｃｏｄｅ４４から構成されている。
【００２２】メモリ制御回路５０は、Ｄｅｔ検出回路５
１、ＣＨＫＣＴＬ回路５２、Ａ＿ＰＴＲＣＴＲ回路５３
及びＣＨＫｅｒ回路５４から構成されている。Ｄｅｔ検
出回路５１は、Ｄｅｔ検出の結果を信号６１としてＣＨ
ＫＣＴＬ回路５２に出力する。ここで、Ｄｅｔ検出回路
５１、ＣＨＫＣＴＬ回路５２及びＡ＿ＰＴＲＣＴＲ回路
５３は、キャッシュライン指定手段とされている。ＣＨ
Ｋｅｒ回路５４は、データ検査手段とされている。
１、ＣＨＫＣＴＬ回路５２、Ａ＿ＰＴＲＣＴＲ回路５３
及びＣＨＫｅｒ回路５４から構成されている。Ｄｅｔ検
出回路５１は、Ｄｅｔ検出の結果を信号６１としてＣＨ
ＫＣＴＬ回路５２に出力する。ここで、Ｄｅｔ検出回路
５１、ＣＨＫＣＴＬ回路５２及びＡ＿ＰＴＲＣＴＲ回路
５３は、キャッシュライン指定手段とされている。ＣＨ
Ｋｅｒ回路５４は、データ検査手段とされている。
【００２３】そして、キャッシュメモリ４０は、メモリ
バスからのアクセスを受け取ると、内部に保持している
状態情報としてのｒｖｄ４１及びｔａｇ４２を調べる。
このとき、キャッシュメモリ４０は、アドレスバス１１
で指定された有効なキャッシュラインを有していれば、
ＣＰＵ１０へ制御バス１２を介して応答信号を返送す
る。
バスからのアクセスを受け取ると、内部に保持している
状態情報としてのｒｖｄ４１及びｔａｇ４２を調べる。
このとき、キャッシュメモリ４０は、アドレスバス１１
で指定された有効なキャッシュラインを有していれば、
ＣＰＵ１０へ制御バス１２を介して応答信号を返送す
る。
【００２４】また、キャッシュメモリ４０は、指定され
たアドレスに対し、ＣＰＵ１０からの指示に基づいたリ
ード又はライト処理を行う。このときの制御指示は、制
御バス１２を介して行われる。また、データの入出力
は、データバス１３を介して行われる。キャッシュメモ
リ４０内に有効なキャッシュラインが存在しない場合、
キャッシュメモリ４０からｍｉｓ信号６０が出力され
る。
たアドレスに対し、ＣＰＵ１０からの指示に基づいたリ
ード又はライト処理を行う。このときの制御指示は、制
御バス１２を介して行われる。また、データの入出力
は、データバス１３を介して行われる。キャッシュメモ
リ４０内に有効なキャッシュラインが存在しない場合、
キャッシュメモリ４０からｍｉｓ信号６０が出力され
る。
【００２５】また、キャッシュメモリ４０は、信号６３
によって指定されたキャッシュラインのｃａｃｈｅｄａ
ｔａ４３とそれに対応するｃｏｄｅ４４とを、それぞれ
信号６４及び６５として出力する。また、ｒｅｍｏｖｅ
信号６７を受け取ると、信号６３により指定された状態
情報としてのｒｖｄ４１をｉｎｖａｌｉｄ状態に書き換
えてデータの排除を行う。あるいは、指定された状態情
報としてのｒｖｄ４１をｒｅｍｏｖｅとマークする。
によって指定されたキャッシュラインのｃａｃｈｅｄａ
ｔａ４３とそれに対応するｃｏｄｅ４４とを、それぞれ
信号６４及び６５として出力する。また、ｒｅｍｏｖｅ
信号６７を受け取ると、信号６３により指定された状態
情報としてのｒｖｄ４１をｉｎｖａｌｉｄ状態に書き換
えてデータの排除を行う。あるいは、指定された状態情
報としてのｒｖｄ４１をｒｅｍｏｖｅとマークする。
【００２６】バスユニット（ＢＵ）２０は、ｍｉｓ信号
６０をキャッシュメモリ４０から受け取ると、外部メモ
リへのアクセスを行うために、イネーブル状態となる。
６０をキャッシュメモリ４０から受け取ると、外部メモ
リへのアクセスを行うために、イネーブル状態となる。
【００２７】メモリ制御回路５０は、ｍｉｓ信号６０又
はｂｕｓｉｄｌｅ信号６９をＤｅｔ検出回路５１を介し
て受け取ると、ＣＨＫＣＴＬ回路５２を起動して動作状
態に入る。ＣＨＫＣＴＬ回路５２が起動されると、信号
６２を出力する。
はｂｕｓｉｄｌｅ信号６９をＤｅｔ検出回路５１を介し
て受け取ると、ＣＨＫＣＴＬ回路５２を起動して動作状
態に入る。ＣＨＫＣＴＬ回路５２が起動されると、信号
６２を出力する。
【００２８】Ａ＿ＰＴＲＣＴＲ回路５３は、ポインタを
信号６３としてキュッシュメモリ４０へ出力する。ＣＨ
Ｋｅｒ回路５４は、信号６４として受けたｃａｃｈｅｄ
ａｔａ４３と、信号６５として受けたｃｏｄｅ４４との
正常性の検査を行う。
信号６３としてキュッシュメモリ４０へ出力する。ＣＨ
Ｋｅｒ回路５４は、信号６４として受けたｃａｃｈｅｄ
ａｔａ４３と、信号６５として受けたｃｏｄｅ４４との
正常性の検査を行う。
【００２９】ＣＨＫｅｒ回路５４で検査された結果は、
ｒｅｓｕｌｔ信号６６でＣＨＫＣＴＬ回路５２に報告さ
れる。
ｒｅｓｕｌｔ信号６６でＣＨＫＣＴＬ回路５２に報告さ
れる。
【００３０】ＣＨＫＣＴＬ回路５２はこれを受けると、
ＣＨＫｅｒ回路５４で訂正されたｃａｃｈｅｄａｔａ４
３とｃｏｄｅ４４とを信号６４及び信号６５で書き戻
す。又は、ｒｅｍｏｖｅ信号６７を出力する。又は、ａ
ｌａｒｍ信号６８を出力する。さらに、ＣＨＫＣＴＬ回
路５２は、次回の処理のために、Ａ＿ＰＴＲＣＴＲ回路
５３のポインタを更新して起動された一連の動作を終え
る。
ＣＨＫｅｒ回路５４で訂正されたｃａｃｈｅｄａｔａ４
３とｃｏｄｅ４４とを信号６４及び信号６５で書き戻
す。又は、ｒｅｍｏｖｅ信号６７を出力する。又は、ａ
ｌａｒｍ信号６８を出力する。さらに、ＣＨＫＣＴＬ回
路５２は、次回の処理のために、Ａ＿ＰＴＲＣＴＲ回路
５３のポインタを更新して起動された一連の動作を終え
る。
【００３１】次に、このような構成のメモリ制御装置の
動作を、図２及び図３を用いて説明する。
動作を、図２及び図３を用いて説明する。
【００３２】まず、ＣＰＵ１０は、アドレスバス１１、
制御バス１２及びデータバス１３を介して制御信号を出
力し、メモリアクセスを行う。ＣＰＵ１０は、図２の時
刻ｔ０で制御信号であるＡＤＳを出力し、アドレスバス
１１のアドレスが有効なことを指示する（ステップＡ
１：図３）。
制御バス１２及びデータバス１３を介して制御信号を出
力し、メモリアクセスを行う。ＣＰＵ１０は、図２の時
刻ｔ０で制御信号であるＡＤＳを出力し、アドレスバス
１１のアドレスが有効なことを指示する（ステップＡ
１：図３）。
【００３３】キャッシュメモリ４０は、制御信号である
ＡＤＳとａｄｒｓ（アドレス）−Ａとを、図２の時刻ｔ
１で受けると、キャッシュメモリ４０内の状態情報とし
てのｒｖｄ４１及びｔａｇ４２を調べる（ステップＡ
２，Ａ３：図３）。
ＡＤＳとａｄｒｓ（アドレス）−Ａとを、図２の時刻ｔ
１で受けると、キャッシュメモリ４０内の状態情報とし
てのｒｖｄ４１及びｔａｇ４２を調べる（ステップＡ
２，Ａ３：図３）。
【００３４】キャッシュメモリ４０は、有効なキャッシ
ュラインを有していれば、応答信号であるＶＬＤを図２
の時刻ｔ１中に、制御バス１２を介して返送する。制御
バス１２がリード動作を指示していれば、指定されたア
ドレスに対応するキャッシュメモリ４０内のデータが、
図２の時刻ｔ２でデータバス１３を介してＣＰＵ１０へ
出力される（ステップＡ４：図３）。
ュラインを有していれば、応答信号であるＶＬＤを図２
の時刻ｔ１中に、制御バス１２を介して返送する。制御
バス１２がリード動作を指示していれば、指定されたア
ドレスに対応するキャッシュメモリ４０内のデータが、
図２の時刻ｔ２でデータバス１３を介してＣＰＵ１０へ
出力される（ステップＡ４：図３）。
【００３５】ＣＰＵ１０は、このリードデータを、図２
の時刻ｔ３で受け取る。制御バス１２がライト動作を指
示していれば、図２の時刻ｔ２で指定されたアドレスに
対応するキャッシュライン内に、データバス１３からの
ライトデータを取り込む（ステップＡ４：図３）。
の時刻ｔ３で受け取る。制御バス１２がライト動作を指
示していれば、図２の時刻ｔ２で指定されたアドレスに
対応するキャッシュライン内に、データバス１３からの
ライトデータを取り込む（ステップＡ４：図３）。
【００３６】有効なキャッシュラインが存在しない場合
は、ｍｉｓ−ｈｉｔ状態となる。このとき、キャッシュ
メモリ４０は、図２の時刻ｔａでｍｉｓ信号６０を出力
して自己の検査モードに入る。
は、ｍｉｓ−ｈｉｔ状態となる。このとき、キャッシュ
メモリ４０は、図２の時刻ｔａでｍｉｓ信号６０を出力
して自己の検査モードに入る。
【００３７】バスユニット（ＢＵ）２０が、イネーブル
となり主記憶メモリ（Ｍｅｍ）３０のメモリアクセスが
可能となる。図２の時刻ｔａ中に、制御信号であるＡＤ
Ｓが制御バス２２に出力され、主メモリアクセスが開始
されると、主記憶メモリ（Ｍｅｍ）３０からの応答待ち
に入る（ステップＡ５：図３）。
となり主記憶メモリ（Ｍｅｍ）３０のメモリアクセスが
可能となる。図２の時刻ｔａ中に、制御信号であるＡＤ
Ｓが制御バス２２に出力され、主メモリアクセスが開始
されると、主記憶メモリ（Ｍｅｍ）３０からの応答待ち
に入る（ステップＡ５：図３）。
【００３８】メモリ制御回路５０は、ｍｉｓ信号６０を
受け取ると、自己検査動作を開始する（ステップＢ１：
図３）。ＣＨＫＣＴＬ回路５２は、Ａ＿ＰＴＲＣＴＲ回
路５３からキャッシュメモリ４０に保持されているキャ
ッシュラインの１つを選択するポインタを、図２の時刻
ｔａで信号６３に出力しキャッシュメモリ４０へ送る
（ステップＢ２：図３）。
受け取ると、自己検査動作を開始する（ステップＢ１：
図３）。ＣＨＫＣＴＬ回路５２は、Ａ＿ＰＴＲＣＴＲ回
路５３からキャッシュメモリ４０に保持されているキャ
ッシュラインの１つを選択するポインタを、図２の時刻
ｔａで信号６３に出力しキャッシュメモリ４０へ送る
（ステップＢ２：図３）。
【００３９】ポインタで選択されたキャッシュラインの
ｃａｃｈｅｄａｔａ４３及びｃｏｄｅ４４がそれぞれ信
号６４及び信号６５としてＣＨＫｅｒ回路５４に送られ
る。ＣＨＫｅｒ回路５４は、図２の時刻ｔａ中に取り出
したデータの正常性の検査を行う（ステップＢ３：図
３）。
ｃａｃｈｅｄａｔａ４３及びｃｏｄｅ４４がそれぞれ信
号６４及び信号６５としてＣＨＫｅｒ回路５４に送られ
る。ＣＨＫｅｒ回路５４は、図２の時刻ｔａ中に取り出
したデータの正常性の検査を行う（ステップＢ３：図
３）。
【００４０】保持特性不良等による障害が検出される
と、ｒｅｓｕｌｔ信号６６でＣＨＫＣＴＬ回路５２へ報
告される。ＣＨＫＣＴＬ回路５２は、ｒｅｓｕｌｔの内
容が訂正済みを示していれば（ステップＢ４：図３）、
ＣＨＫｅｒ回路５４で訂正されたｃａｃｈｅｄａｔａ４
３及びｃｏｄｅ４４を、図２の時刻ｔｂ中にキャッシュ
メモリ４０内のポイント指定されているキャッシュライ
ンへ書き戻す（ステップＢ５：図３）。
と、ｒｅｓｕｌｔ信号６６でＣＨＫＣＴＬ回路５２へ報
告される。ＣＨＫＣＴＬ回路５２は、ｒｅｓｕｌｔの内
容が訂正済みを示していれば（ステップＢ４：図３）、
ＣＨＫｅｒ回路５４で訂正されたｃａｃｈｅｄａｔａ４
３及びｃｏｄｅ４４を、図２の時刻ｔｂ中にキャッシュ
メモリ４０内のポイント指定されているキャッシュライ
ンへ書き戻す（ステップＢ５：図３）。
【００４１】ｒｅｓｕｌｔの内容が訂正不能を示してお
り、かつキャッシュメモリ４０のキャッシュラインの状
態情報としてのｒｖｄ４１がｃｌｅａｎを示していれば
（ステップＢ８：図３）、ＣＨＫＣＴＬ回路５２は、検
査された障害データの排除を図２の時刻ｔｂ中にｒｅｍ
ｏｖｅ信号６７を出力してキャッシュメモリ４０へ指示
する。
り、かつキャッシュメモリ４０のキャッシュラインの状
態情報としてのｒｖｄ４１がｃｌｅａｎを示していれば
（ステップＢ８：図３）、ＣＨＫＣＴＬ回路５２は、検
査された障害データの排除を図２の時刻ｔｂ中にｒｅｍ
ｏｖｅ信号６７を出力してキャッシュメモリ４０へ指示
する。
【００４２】ｒｅｍｏｖｅ信号６７を受け取ったキャッ
シュメモリ４０は、図２の時刻ｔｃでポインタが選択し
ているキャッシュラインの状態情報としてのｒｖｄ４１
をｉｎｖａｌｉｄに書き換えてデータの排除を行う（ス
テップＢ６：図３）。
シュメモリ４０は、図２の時刻ｔｃでポインタが選択し
ているキャッシュラインの状態情報としてのｒｖｄ４１
をｉｎｖａｌｉｄに書き換えてデータの排除を行う（ス
テップＢ６：図３）。
【００４３】また、ｒｅｓｕｌｔの内容が訂正不能を示
しており、かつキャッシュメモリ４０のキャッシュライ
ンの状態情報としてのｒｖｄ４１が主記憶メモリ（Ｍｅ
ｍ）３０への掃出しを必要とするｄｉｒｔｙの状態を示
していれば（ステップＢ８：図３）、ＣＨＫＣＴＬ回路
５２は、訂正不能な障害データとして図２の時刻ｔｂ中
にｒｅｍｏｖｅ信号６７を出力してキャッシュメモリ４
０へ指示する。
しており、かつキャッシュメモリ４０のキャッシュライ
ンの状態情報としてのｒｖｄ４１が主記憶メモリ（Ｍｅ
ｍ）３０への掃出しを必要とするｄｉｒｔｙの状態を示
していれば（ステップＢ８：図３）、ＣＨＫＣＴＬ回路
５２は、訂正不能な障害データとして図２の時刻ｔｂ中
にｒｅｍｏｖｅ信号６７を出力してキャッシュメモリ４
０へ指示する。
【００４４】キャッシュメモリ４０は、図２の時刻ｔｃ
でポインタが選択しているキャッシュラインの状態情報
としてのｒｖｄ４１をｒｅｍｏｖｅとマークする（ステ
ップＢ９：図３）。
でポインタが選択しているキャッシュラインの状態情報
としてのｒｖｄ４１をｒｅｍｏｖｅとマークする（ステ
ップＢ９：図３）。
【００４５】さらに、ＣＨＫＣＴＬ回路５２は、重大な
障害を検出したとき、図２の時刻ｔｃにてａｌａｒｍ信
号６８を送出し、ＣＰＵ１０へ割り込む（ステップＢ１
０：図３）。
障害を検出したとき、図２の時刻ｔｃにてａｌａｒｍ信
号６８を送出し、ＣＰＵ１０へ割り込む（ステップＢ１
０：図３）。
【００４６】ＣＨＫＣＴＬ回路５２は、次回の自己検査
アクセス用に図２の時刻ｔｄでＡ＿ＰＴＲＣＴＲ回路５
３内のポインタ値を更新し、自己検査動作を終える（ス
テップＢ７：図３）。
アクセス用に図２の時刻ｔｄでＡ＿ＰＴＲＣＴＲ回路５
３内のポインタ値を更新し、自己検査動作を終える（ス
テップＢ７：図３）。
【００４７】また、ＣＰＵ１０は、内部処理に専念して
る状態等では、メモリアクセスをしていないことを示す
信号であるｂｕｓｉｄｌｅ６９を出力する（ステップＣ
１：図３）。メモリ制御回路５０がｂｕｓｉｄｌｅ６９
を検出すると、自己検査動作を開始する（ステップＢ
１：図３）。
る状態等では、メモリアクセスをしていないことを示す
信号であるｂｕｓｉｄｌｅ６９を出力する（ステップＣ
１：図３）。メモリ制御回路５０がｂｕｓｉｄｌｅ６９
を検出すると、自己検査動作を開始する（ステップＢ
１：図３）。
【００４８】このように、本実施の形態では、キャッシ
ュメモリ４０の空き時間に自律的な自己検査を内部の全
キャッシュラインについて実行し、潜在化する障害を防
止するようにしたので、キャッシュメモリ４０の障害を
早期に検出することができる。
ュメモリ４０の空き時間に自律的な自己検査を内部の全
キャッシュラインについて実行し、潜在化する障害を防
止するようにしたので、キャッシュメモリ４０の障害を
早期に検出することができる。
【００４９】また、キャッシュメモリ４０の間欠障害を
早期に検出し、排除することにより重大な多重障害を防
止できるため、高い信頼性を維持でき、安定したシステ
ムの運用サービスの継続が可能となることから、システ
ム全体の運用を中断することなく、シームレスな運用を
継続することができる。さらに、自律的な自己検査で発
見した重大障害を早期に上位装置であるＣＰＵ１０へ割
り込ませるようにしたので、信頼性を向上させることが
できる。
早期に検出し、排除することにより重大な多重障害を防
止できるため、高い信頼性を維持でき、安定したシステ
ムの運用サービスの継続が可能となることから、システ
ム全体の運用を中断することなく、シームレスな運用を
継続することができる。さらに、自律的な自己検査で発
見した重大障害を早期に上位装置であるＣＰＵ１０へ割
り込ませるようにしたので、信頼性を向上させることが
できる。
【００５０】
【発明の効果】以上の如く本発明に係るメモリ制御装置
及びメモリ制御方法によれば、ＣＰＵによってメモリア
クセスが開始され、キャッシュメモリが空き状態にある
とき、メモリ制御回路により、キャッシュメモリの検査
すべきキャッシュラインを指定するとともに、指定した
キャッシュラインのデータをキャッシュメモリから取り
出して検査を行うようにしたので、障害の早期検出と障
害の排除によりシステムの運用がシームレスに継続され
るとともに、信頼性を向上させることができる。
及びメモリ制御方法によれば、ＣＰＵによってメモリア
クセスが開始され、キャッシュメモリが空き状態にある
とき、メモリ制御回路により、キャッシュメモリの検査
すべきキャッシュラインを指定するとともに、指定した
キャッシュラインのデータをキャッシュメモリから取り
出して検査を行うようにしたので、障害の早期検出と障
害の排除によりシステムの運用がシームレスに継続され
るとともに、信頼性を向上させることができる。
【図１】本発明のメモリ制御装置の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１のメモリ制御装置の動作を説明するための
タイムチャートである。
タイムチャートである。
【図３】図１のメモリ制御装置の動作を説明するための
フローチャートである。
フローチャートである。
１０ ＣＰＵ １１ アドレスバス １２ 制御バス １３ データバス ２０ バスユニット（ＢＵ） ２１ アドレスバス ２２ 制御バス ２３ データバス ３０ 主記憶メモリ（Ｍｅｍ） ４０ キャッシュメモリ ４１ ｒｖｄ ４２ ｔａｇ ４３ ｃａｃｈｅｄａｔａ ４４ ｃｏｄｅ ５０ メモリ制御回路 ５１ Ｄｅｔ検出回路 ５２ ＣＨＫＣＴＬ回路 ５３ Ａ＿ＰＴＲＣＴＲ回路 ５４ ＣＨＫｅｒ回路 ６０ ｍｉｓ信号 ６１〜６５ 信号 ６７ ｒｅｍｏｖｅ信号 ６８ ａｌａｒｍ信号 ６９ ｂｕｓｉｄｌｅ信号
Claims (4)
- 【請求項１】 メモリアクセスを行うＣＰＵと、 内部アクセス用としてのメモリバスを介して前記ＣＰＵ
に接続されたバスユニットと、 外部アクセス用としてのメモリバスを介して前記バスユ
ニットに接続された主記憶メモリと、 前記内部アクセス用としてのメモリバスを介して前記Ｃ
ＰＵに接続されたキャッシュメモリと、 前記ＣＰＵによってメモリアクセスが開始され、かつ前
記キャッシュメモリが空き状態であるとき、前記キャッ
シュメモリ内のデータを検査するメモリ制御回路とを備
え、 前記キャッシュメモリは、前記ＣＰＵによってメモリア
クセスが開始されたとき、有効なアドレス部が存在しな
い場合には、ｍｉｓ信号を生成するとともに、前記ＣＰ
Ｕによってメモリアクセスされる前記主記憶メモリから
の応答があるまで空き状態となり、 前記メモリ制御回路は、前記ｍｉｓ信号を受けると、キ
ャッシュライン指定手段により前記キャッシュメモリの
検査すべきキャッシュラインを指定し、さらにデータ検
査手段により前記指定されたキャッシュラインのデータ
を前記キャッシュメモリから取り出して検査を行うとと
もに、前記キャッシュメモリの訂正可能なデータの訂正
を行うと、前記キャッシュライン指定手段により前記訂
正されたデータを前記キャッシュラインに書き戻す こと
を特徴とするメモリ制御装置。 - 【請求項２】 前記キャッシュライン指定手段は、前記
データ検査手段による前記キャッシュメモリのデータ訂
正が不可能である場合、前記訂正不可能なデータを排除
するとともに、重大な障害を検出したとき、前記ＣＰＵ
に対して障害を通知することを特徴とする請求項１に記
載のメモリ制御装置。 - 【請求項３】 キャッシュメモリ又は主記憶メモリのメ
モリアクセスを行う第１の工程と、 前記メモリアクセスが開始され、かつ前記キャッシュメ
モリが空き状態であるとき、前記キャッシュメモリ内の
データを検査する第２の工程とを備え、 前記第２の工程には、前記メモリアクセスが開始されたとき、有効なアドレス
部が存在しない場合には、ｍｉｓ信号を生成するととも
に、前記ＣＰＵによってメモリアクセスされる前記主記
憶メモリからの応答があるまで空き状態となる工程と、 前記ｍｉｓ信号を受けると、前記キャッシュメモリの検
査すべきキャッシュラインを指定し、さらに前記指定さ
れたキャッシュラインのデータを前記キャッシュメモリ
から取り出して検査を行うとともに、前記キャッシュメ
モリの訂正可能なデータの訂正を行うと、前記訂正され
たデータを前記キャッシュラインに書き戻す工程と が含
まれることを特徴とするメモリ制御方法。 - 【請求項４】 前記キャッシュメモリのデータ訂正が不
可能である場合、前記訂正不可能なデータを排除すると
ともに、障害を通知する工程が含まれることを特徴とす
る請求項３に記載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01667199A JP3262094B2 (ja) | 1999-01-26 | 1999-01-26 | メモリ制御装置及びメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01667199A JP3262094B2 (ja) | 1999-01-26 | 1999-01-26 | メモリ制御装置及びメモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000215111A JP2000215111A (ja) | 2000-08-04 |
| JP3262094B2 true JP3262094B2 (ja) | 2002-03-04 |
Family
ID=11922792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01667199A Expired - Fee Related JP3262094B2 (ja) | 1999-01-26 | 1999-01-26 | メモリ制御装置及びメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262094B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6927610B1 (ja) * | 2020-03-13 | 2021-09-01 | Ｎｅｃプラットフォームズ株式会社 | キャッシュ制御装置、キャッシュシステムおよびキャッシュ制御方法 |
-
1999
- 1999-01-26 JP JP01667199A patent/JP3262094B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000215111A (ja) | 2000-08-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3481737B2 (ja) | ダンプ採取装置およびダンプ採取方法 | |
| JP3262094B2 (ja) | メモリ制御装置及びメモリ制御方法 | |
| JP3239935B2 (ja) | 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 | |
| JPH0652065A (ja) | メモリ制御回路 | |
| JPH0863406A (ja) | メモリアクセス制御装置 | |
| JP2830491B2 (ja) | バスパリティエラー発生位置検出方式 | |
| JP3190867B2 (ja) | メモリ再書き込み動作誤り検出装置及び方法 | |
| JP2878014B2 (ja) | Ｒａｍ試験方式 | |
| JPH04125753A (ja) | メモリのオンライン診断方式 | |
| JP3341738B2 (ja) | メモリのエラー検出方式 | |
| JPH0341538A (ja) | 主記憶装置 | |
| JPH04115339A (ja) | メモリエラー処理システム | |
| JPS6130296B2 (ja) | ||
| JPH03191451A (ja) | エラー訂正方式 | |
| JPH04273348A (ja) | キャッシュ・メモリ | |
| JPH03157744A (ja) | エラー訂正再書き込み方式 | |
| JPH05108496A (ja) | パトロール制御方式 | |
| JPH0540583A (ja) | 情報処理システム | |
| JPH04236644A (ja) | キャッシュメモリ診断方式 | |
| JPH07248976A (ja) | 記憶制御装置 | |
| JPH05210597A (ja) | 記憶装置のパトロール回路 | |
| JPH07271671A (ja) | キャッシュ装置 | |
| JPH05173899A (ja) | 情報処理装置 | |
| JPH05204770A (ja) | メモリエラーリカバリ方法 | |
| JPH04153754A (ja) | 記憶制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071221 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081221 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091221 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091221 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |