JP2003177973A - データ処理装置 - Google Patents
データ処理装置Info
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- JP2003177973A JP2003177973A JP2001378133A JP2001378133A JP2003177973A JP 2003177973 A JP2003177973 A JP 2003177973A JP 2001378133 A JP2001378133 A JP 2001378133A JP 2001378133 A JP2001378133 A JP 2001378133A JP 2003177973 A JP2003177973 A JP 2003177973A
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Abstract
(57)【要約】
【課題】 従来、バッファメモリ上の誤りデータの訂正
処理は、１バイト単位で元データを読み出し、かつ訂正
後のデータを書き戻していたので、バッファメモリのデ
ータバス幅を有効に活用できないとともに、高速アクセ
スモードが使用できずにそのアクセス時間が増加する。 【解決手段】 計算により得られた誤り訂正アドレス及
び訂正データ値をエラー訂正回路２０内に保持してお
き、連続したアドレスに対するエラー訂正を連続して行
うことにより、バッファメモリ５のデータバス幅を全て
使用しながら、当該バッファメモリ５の高速アクセスモ
ードで訂正処理を実行する。
処理は、１バイト単位で元データを読み出し、かつ訂正
後のデータを書き戻していたので、バッファメモリのデ
ータバス幅を有効に活用できないとともに、高速アクセ
スモードが使用できずにそのアクセス時間が増加する。 【解決手段】 計算により得られた誤り訂正アドレス及
び訂正データ値をエラー訂正回路２０内に保持してお
き、連続したアドレスに対するエラー訂正を連続して行
うことにより、バッファメモリ５のデータバス幅を全て
使用しながら、当該バッファメモリ５の高速アクセスモ
ードで訂正処理を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＶＤ（Digital
Versatile Disk）、ＣＤ（Compact Disk）などの光ディ
スク媒体のデジタルデータ再生系に適用するエラー訂正
の技術に関するものである。
Versatile Disk）、ＣＤ（Compact Disk）などの光ディ
スク媒体のデジタルデータ再生系に適用するエラー訂正
の技術に関するものである。
【０００２】
【従来の技術】ＤＶＤドライブ、ＣＤドライブなどの光
ディスク装置において読み取り倍速が年々伸びている。
結果として、ＤＶＤフォーマットやＣＤフォーマットの
解読、誤り訂正などの信号処理に使われるデータ処理装
置に処理性能の向上が求められている。
ディスク装置において読み取り倍速が年々伸びている。
結果として、ＤＶＤフォーマットやＣＤフォーマットの
解読、誤り訂正などの信号処理に使われるデータ処理装
置に処理性能の向上が求められている。
【０００３】一般に、この種のデータ処理装置は、光デ
ィスク媒体から読み出したデータを復調するための復調
回路と、この復調回路から送り出された復調データをエ
ラー訂正のため及び外部への転送のために一時的に格納
するためのバッファメモリと、このバッファメモリに格
納されたデータを読み出してエラー検出を行い、更にエ
ラー訂正を行った後、訂正後のデータを前記バッファメ
モリに書き戻すためのエラー訂正回路と、このエラー訂
正回路によってエラー訂正されたデータを前記バッファ
メモリから読み出してホスト側のＰＣ（Personal Compu
ter）や、ＳＣＳＩ（Small Computer System Interfac
e）規格、ＩＥＥＥ（Institute of Electrical and Ele
ctronic Engineers）の１３９４規格などに従った標準
外部バスとのインターフェイスＬＳＩに出力するための
外部インターフェイス回路と、前記バッファメモリに対
する書き込みと読み出しとを制御し、かつ前記復調回
路、エラー訂正回路及び外部インターフェイス回路と、
前記バッファメモリとの間のデータ転送を制御するため
のバス制御回路とを備える。
ィスク媒体から読み出したデータを復調するための復調
回路と、この復調回路から送り出された復調データをエ
ラー訂正のため及び外部への転送のために一時的に格納
するためのバッファメモリと、このバッファメモリに格
納されたデータを読み出してエラー検出を行い、更にエ
ラー訂正を行った後、訂正後のデータを前記バッファメ
モリに書き戻すためのエラー訂正回路と、このエラー訂
正回路によってエラー訂正されたデータを前記バッファ
メモリから読み出してホスト側のＰＣ（Personal Compu
ter）や、ＳＣＳＩ（Small Computer System Interfac
e）規格、ＩＥＥＥ（Institute of Electrical and Ele
ctronic Engineers）の１３９４規格などに従った標準
外部バスとのインターフェイスＬＳＩに出力するための
外部インターフェイス回路と、前記バッファメモリに対
する書き込みと読み出しとを制御し、かつ前記復調回
路、エラー訂正回路及び外部インターフェイス回路と、
前記バッファメモリとの間のデータ転送を制御するため
のバス制御回路とを備える。
【０００４】一般に、光ディスク装置の読み取り倍速は
前記バッファメモリのバスバンド幅によって決まる。こ
のバッファメモリは、一般的にＳＲＡＭ（Static Rando
m Access Memory）やＤＲＡＭ（Dynamic Random Access
Memory）によって構成されるが、外部に対してデータ
を出力するためのキャッシュメモリとしても使用される
ため、外部との転送レートが高くなるに従って大きな容
量が必要になるので、記録密度の高いＤＲＡＭが使用さ
れる場合が多い。
前記バッファメモリのバスバンド幅によって決まる。こ
のバッファメモリは、一般的にＳＲＡＭ（Static Rando
m Access Memory）やＤＲＡＭ（Dynamic Random Access
Memory）によって構成されるが、外部に対してデータ
を出力するためのキャッシュメモリとしても使用される
ため、外部との転送レートが高くなるに従って大きな容
量が必要になるので、記録密度の高いＤＲＡＭが使用さ
れる場合が多い。
【０００５】図１は、光ディスク媒体の一般的なデータ
フォーマットを示している。データ（ＤＡＴＡ）はバイ
ト単位で扱い、バッファメモリ上においてデータは行方
向にＩバイト、列方向にＪバイト、誤り検出訂正用のパ
リティとして行方向にＭバイト（内符号パリティ）、列
方向にＮバイト（外符号パリティ）という構成で積符号
を構成するものである。ここに、内符号パリティは横符
号パリティ又はＣ１パリティとも呼ばれ、外符号パリテ
ィは縦符号パリティ又はＣ２パリティとも呼ばれる。そ
して、更にデータ（ＤＡＴＡ）の最終行にはエラーが存
在しないかどうかのチェックを行うための誤り検出符号
（Error Detecting Code：ＥＤＣ）が挿入されている。
フォーマットを示している。データ（ＤＡＴＡ）はバイ
ト単位で扱い、バッファメモリ上においてデータは行方
向にＩバイト、列方向にＪバイト、誤り検出訂正用のパ
リティとして行方向にＭバイト（内符号パリティ）、列
方向にＮバイト（外符号パリティ）という構成で積符号
を構成するものである。ここに、内符号パリティは横符
号パリティ又はＣ１パリティとも呼ばれ、外符号パリテ
ィは縦符号パリティ又はＣ２パリティとも呼ばれる。そ
して、更にデータ（ＤＡＴＡ）の最終行にはエラーが存
在しないかどうかのチェックを行うための誤り検出符号
（Error Detecting Code：ＥＤＣ）が挿入されている。
【０００６】上記従来のデータ処理装置におけるエラー
訂正では、行方向に順次データを読み出しエラー訂正回
路においてシンドローム演算を実行し、誤り位置と誤り
の値とを計算して、バッファメモリ上の訂正を１バイト
単位で実行していた。エラー訂正は横符号方向（Ｃ１方
向）、縦符号方向（Ｃ２方向）の訂正を繰り返し行い、
その後ＥＤＣにより訂正が正しく行われたかのチェック
を行う。この際、バッファメモリ上のデータの訂正は１
バイトごとに実行される。
訂正では、行方向に順次データを読み出しエラー訂正回
路においてシンドローム演算を実行し、誤り位置と誤り
の値とを計算して、バッファメモリ上の訂正を１バイト
単位で実行していた。エラー訂正は横符号方向（Ｃ１方
向）、縦符号方向（Ｃ２方向）の訂正を繰り返し行い、
その後ＥＤＣにより訂正が正しく行われたかのチェック
を行う。この際、バッファメモリ上のデータの訂正は１
バイトごとに実行される。
【０００７】
【発明が解決しようとする課題】上記従来のデータ処理
装置においては、バッファメモリ上のデータの訂正が１
バイトごとに実行されていたため、ＤＲＡＭの高速アク
セスモード（ページモード）を使用できない。一般的に
データの誤りは連続した誤り（バーストエラー）となる
ため、ＤＲＡＭ上の連続したアドレスへの訂正が発生す
るにもかかわらず高速アクセスモードが使用できないこ
とになる。更に、ＤＲＡＭのバス幅が１バイト（８ビッ
ト）より大きい場合には、１回のアクセスで８ビットし
か使用しないため、処理効率が悪くなるという課題があ
った。
装置においては、バッファメモリ上のデータの訂正が１
バイトごとに実行されていたため、ＤＲＡＭの高速アク
セスモード（ページモード）を使用できない。一般的に
データの誤りは連続した誤り（バーストエラー）となる
ため、ＤＲＡＭ上の連続したアドレスへの訂正が発生す
るにもかかわらず高速アクセスモードが使用できないこ
とになる。更に、ＤＲＡＭのバス幅が１バイト（８ビッ
ト）より大きい場合には、１回のアクセスで８ビットし
か使用しないため、処理効率が悪くなるという課題があ
った。
【０００８】本発明は上記事情に鑑みてなされたもので
あり、その目的とするところは、エラー訂正処理におけ
るメモリアクセスを効率的に実行してメモリアクセス時
間を削減したデータ処理装置を提供することにある。
あり、その目的とするところは、エラー訂正処理におけ
るメモリアクセスを効率的に実行してメモリアクセス時
間を削減したデータ処理装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、計算により得られた訂正アドレス及び訂
正データ値をエラー訂正回路内に保持しておき、連続し
たアドレスに対するエラー訂正を連続して行うことによ
り、バッファメモリのデータバス幅を全て使用しなが
ら、当該バッファメモリの高速アクセスモードで訂正処
理を実行することとしたものである。
め、本発明は、計算により得られた訂正アドレス及び訂
正データ値をエラー訂正回路内に保持しておき、連続し
たアドレスに対するエラー訂正を連続して行うことによ
り、バッファメモリのデータバス幅を全て使用しなが
ら、当該バッファメモリの高速アクセスモードで訂正処
理を実行することとしたものである。
【００１０】具体的に説明すると、本発明は、光ディス
ク媒体から読み出したデータを復調するための復調手段
と、該復調手段から送り出された復調データをエラー訂
正のため及び外部への転送のために一時的に格納するた
めのバッファメモリと、該バッファメモリに格納された
データを読み出してエラー検出を行い、更にエラー訂正
を行った後、訂正後のデータを前記バッファメモリに書
き戻すためのエラー訂正手段と、該エラー訂正手段によ
ってエラー訂正されたデータを前記バッファメモリから
読み出して外部に出力するための外部インターフェイス
手段と、前記バッファメモリに対する書き込みと読み出
しとを制御しかつ前記復調手段、エラー訂正手段及び外
部インターフェイス手段と、前記バッファメモリとの間
のデータ転送を制御するためのバス制御手段とを備えた
データ処理装置において、次のような構成を採用したも
のである。
ク媒体から読み出したデータを復調するための復調手段
と、該復調手段から送り出された復調データをエラー訂
正のため及び外部への転送のために一時的に格納するた
めのバッファメモリと、該バッファメモリに格納された
データを読み出してエラー検出を行い、更にエラー訂正
を行った後、訂正後のデータを前記バッファメモリに書
き戻すためのエラー訂正手段と、該エラー訂正手段によ
ってエラー訂正されたデータを前記バッファメモリから
読み出して外部に出力するための外部インターフェイス
手段と、前記バッファメモリに対する書き込みと読み出
しとを制御しかつ前記復調手段、エラー訂正手段及び外
部インターフェイス手段と、前記バッファメモリとの間
のデータ転送を制御するためのバス制御手段とを備えた
データ処理装置において、次のような構成を採用したも
のである。
【００１１】すなわち、請求項１の発明に係る第１のデ
ータ処理装置では、前記エラー訂正手段は、シンドロー
ムを計算するためのシンドローム演算部と、該シンドロ
ーム演算部で計算されたシンドロームから誤り位置と誤
りの値とを計算して前記バッファメモリ上の誤りデータ
のアドレスを示す訂正アドレスと前記誤りデータの訂正
を行うための訂正データ値とを生成するためのエラー訂
正部と、該エラー訂正部により生成された訂正アドレス
及び訂正データ値を横符号データごとにまとめて記憶す
るための記憶部と、前記エラー訂正部により生成された
訂正アドレス及び訂正データ値と前記記憶部から読み出
された訂正アドレス及び訂正データ値とのうち一方を選
択するための選択部と、最初の訂正符号列のエラー訂正
時には前記記憶部に記憶できる限り前記エラー訂正部に
より生成された訂正アドレス及び訂正データ値を格納
し、以降の訂正符号列のエラー訂正時には対応する横符
号内で連続する訂正アドレスの場合には前記記憶部に格
納を続け、連続しない場合には前記記憶部に既に記憶さ
れている訂正アドレスに対する前記バッファメモリ上の
訂正処理の終了後に前記記憶部に格納を行い、更に前記
エラー訂正部による全ての訂正アドレスの生成が終了し
た時点で前記記憶部に格納されている訂正アドレス及び
訂正データ値によって前記バッファメモリ上の訂正処理
を実行するように制御するための制御部とを備え、前記
バッファメモリ上のデータの訂正処理が、連続したアド
レスに対して発生する場合には、前記バッファメモリの
データバス幅単位で連続して訂正処理を実行することと
したものである。
ータ処理装置では、前記エラー訂正手段は、シンドロー
ムを計算するためのシンドローム演算部と、該シンドロ
ーム演算部で計算されたシンドロームから誤り位置と誤
りの値とを計算して前記バッファメモリ上の誤りデータ
のアドレスを示す訂正アドレスと前記誤りデータの訂正
を行うための訂正データ値とを生成するためのエラー訂
正部と、該エラー訂正部により生成された訂正アドレス
及び訂正データ値を横符号データごとにまとめて記憶す
るための記憶部と、前記エラー訂正部により生成された
訂正アドレス及び訂正データ値と前記記憶部から読み出
された訂正アドレス及び訂正データ値とのうち一方を選
択するための選択部と、最初の訂正符号列のエラー訂正
時には前記記憶部に記憶できる限り前記エラー訂正部に
より生成された訂正アドレス及び訂正データ値を格納
し、以降の訂正符号列のエラー訂正時には対応する横符
号内で連続する訂正アドレスの場合には前記記憶部に格
納を続け、連続しない場合には前記記憶部に既に記憶さ
れている訂正アドレスに対する前記バッファメモリ上の
訂正処理の終了後に前記記憶部に格納を行い、更に前記
エラー訂正部による全ての訂正アドレスの生成が終了し
た時点で前記記憶部に格納されている訂正アドレス及び
訂正データ値によって前記バッファメモリ上の訂正処理
を実行するように制御するための制御部とを備え、前記
バッファメモリ上のデータの訂正処理が、連続したアド
レスに対して発生する場合には、前記バッファメモリの
データバス幅単位で連続して訂正処理を実行することと
したものである。
【００１２】請求項２の発明では、上記第１のデータ処
理装置において、前記バッファメモリは連続したアドレ
スへの高速アクセスモードを備え、前記記憶部から読み
出された訂正アドレスに対する訂正処理時には、前記高
速アクセスモードを使用して前記バッファメモリへの訂
正処理を連続して実行することとした。
理装置において、前記バッファメモリは連続したアドレ
スへの高速アクセスモードを備え、前記記憶部から読み
出された訂正アドレスに対する訂正処理時には、前記高
速アクセスモードを使用して前記バッファメモリへの訂
正処理を連続して実行することとした。
【００１３】また、請求項３の発明に係る第２のデータ
処理装置では、前記エラー訂正手段は、シンドロームを
計算するためのシンドローム演算部と、該シンドローム
演算部で計算されたシンドロームから誤り位置と誤りの
値とを計算して前記バッファメモリ上の誤りデータのア
ドレスを示す訂正アドレスと前記誤りデータの訂正を行
うための訂正データ値とを生成するとともに横符号方向
訂正時に訂正不能行情報を出力するためのエラー訂正部
と、該エラー訂正部により生成された訂正アドレス及び
訂正データ値を前記訂正不能行分だけ横符号データごと
にまとめて記憶するための記憶部と、前記エラー訂正部
により生成された訂正アドレス及び訂正データ値と前記
記憶部から読み出された訂正アドレス及び訂正データ値
とのうち一方を選択するための選択部と、横符号方向訂
正時には前記記憶部には格納せず前記エラー訂正部によ
り生成された訂正アドレス及び訂正データ値を使って前
記バッファメモリ上の訂正処理を実行し、縦符号方向訂
正時には前記横符号方向訂正時に訂正不能と判断された
横符号ごとに前記エラー訂正部により生成された訂正ア
ドレス及び訂正データ値を前記記憶部に格納し、以降の
訂正符号列のエラー訂正時には対応する横符号内で連続
する訂正アドレスの場合には前記記憶部に格納を続け、
連続しない場合には前記記憶部に既に記憶されている訂
正アドレスに対する前記バッファメモリ上の訂正処理の
終了後に前記記憶部に格納を行い、更に前記エラー訂正
部による全ての訂正アドレスの生成が終了した時点で前
記記憶部に格納されている訂正アドレス及び訂正データ
値によって前記バッファメモリ上の訂正処理を実行する
ように制御するための制御部とを備え、前記バッファメ
モリ上のデータの訂正処理が、連続したアドレスに対し
て発生する場合には、前記バッファメモリのデータバス
幅単位で連続して訂正処理を実行するとしたものであ
る。
処理装置では、前記エラー訂正手段は、シンドロームを
計算するためのシンドローム演算部と、該シンドローム
演算部で計算されたシンドロームから誤り位置と誤りの
値とを計算して前記バッファメモリ上の誤りデータのア
ドレスを示す訂正アドレスと前記誤りデータの訂正を行
うための訂正データ値とを生成するとともに横符号方向
訂正時に訂正不能行情報を出力するためのエラー訂正部
と、該エラー訂正部により生成された訂正アドレス及び
訂正データ値を前記訂正不能行分だけ横符号データごと
にまとめて記憶するための記憶部と、前記エラー訂正部
により生成された訂正アドレス及び訂正データ値と前記
記憶部から読み出された訂正アドレス及び訂正データ値
とのうち一方を選択するための選択部と、横符号方向訂
正時には前記記憶部には格納せず前記エラー訂正部によ
り生成された訂正アドレス及び訂正データ値を使って前
記バッファメモリ上の訂正処理を実行し、縦符号方向訂
正時には前記横符号方向訂正時に訂正不能と判断された
横符号ごとに前記エラー訂正部により生成された訂正ア
ドレス及び訂正データ値を前記記憶部に格納し、以降の
訂正符号列のエラー訂正時には対応する横符号内で連続
する訂正アドレスの場合には前記記憶部に格納を続け、
連続しない場合には前記記憶部に既に記憶されている訂
正アドレスに対する前記バッファメモリ上の訂正処理の
終了後に前記記憶部に格納を行い、更に前記エラー訂正
部による全ての訂正アドレスの生成が終了した時点で前
記記憶部に格納されている訂正アドレス及び訂正データ
値によって前記バッファメモリ上の訂正処理を実行する
ように制御するための制御部とを備え、前記バッファメ
モリ上のデータの訂正処理が、連続したアドレスに対し
て発生する場合には、前記バッファメモリのデータバス
幅単位で連続して訂正処理を実行するとしたものであ
る。
【００１４】請求項４の発明では、上記第２のデータ処
理装置において、前記バッファメモリは連続したアドレ
スへの高速アクセスモードを備え、前記記憶部から読み
出された訂正アドレスに対する訂正処理時には、前記高
速アクセスモードを使用して前記バッファメモリへの訂
正処理を連続して実行することとした。
理装置において、前記バッファメモリは連続したアドレ
スへの高速アクセスモードを備え、前記記憶部から読み
出された訂正アドレスに対する訂正処理時には、前記高
速アクセスモードを使用して前記バッファメモリへの訂
正処理を連続して実行することとした。
【００１５】更に、請求項５の発明に係る第３のデータ
処理装置では、前記エラー訂正手段は、シンドロームを
計算するためのシンドローム演算部と、該シンドローム
演算部で計算されたシンドロームから誤り位置と誤りの
値とを計算して前記バッファメモリ上の誤りデータのア
ドレスを示す訂正アドレスと前記誤りデータの訂正を行
うための訂正データ値とを生成するとともに横符号方向
訂正時に訂正不能行情報を出力するためのエラー訂正部
と、前記訂正不能行の先頭アドレスと前記訂正不能行の
全データとを記憶するための記憶部と、縦符号方向訂正
時に前記バッファメモリから前記シンドローム演算部へ
転送するデータのうち前記訂正不能行のデータを前記記
憶部に格納し、前記エラー訂正部により生成された訂正
アドレス及び訂正データ値によって前記記憶部の誤りデ
ータを順次訂正し、縦符号方向訂正が全て終了した時点
で前記記憶部のデータを前記バッファメモリへ書き込む
ように制御するための制御部とを備え、横符号方向訂正
で訂正不能と判断された符号行の縦符号方向訂正時に
は、前記記憶部のデータを前記バッファメモリ上にコピ
ーすることによりエラー訂正処理を実行することとした
ものである。
処理装置では、前記エラー訂正手段は、シンドロームを
計算するためのシンドローム演算部と、該シンドローム
演算部で計算されたシンドロームから誤り位置と誤りの
値とを計算して前記バッファメモリ上の誤りデータのア
ドレスを示す訂正アドレスと前記誤りデータの訂正を行
うための訂正データ値とを生成するとともに横符号方向
訂正時に訂正不能行情報を出力するためのエラー訂正部
と、前記訂正不能行の先頭アドレスと前記訂正不能行の
全データとを記憶するための記憶部と、縦符号方向訂正
時に前記バッファメモリから前記シンドローム演算部へ
転送するデータのうち前記訂正不能行のデータを前記記
憶部に格納し、前記エラー訂正部により生成された訂正
アドレス及び訂正データ値によって前記記憶部の誤りデ
ータを順次訂正し、縦符号方向訂正が全て終了した時点
で前記記憶部のデータを前記バッファメモリへ書き込む
ように制御するための制御部とを備え、横符号方向訂正
で訂正不能と判断された符号行の縦符号方向訂正時に
は、前記記憶部のデータを前記バッファメモリ上にコピ
ーすることによりエラー訂正処理を実行することとした
ものである。
【００１６】請求項６の発明では、上記第３のデータ処
理装置において、前記バッファメモリは連続したアドレ
スへの高速アクセスモードを備え、前記記憶部のデータ
を前記バッファメモリへ書き込む際には前記高速アクセ
スモードを使用して実行することとした。
理装置において、前記バッファメモリは連続したアドレ
スへの高速アクセスモードを備え、前記記憶部のデータ
を前記バッファメモリへ書き込む際には前記高速アクセ
スモードを使用して実行することとした。
【００１７】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態を説明する。ここでは、先に説明した図
１のデータフォーマットを有する光ディスク媒体から本
発明に係るデータ処理装置へデータが入力されるものと
する。
明の実施の形態を説明する。ここでは、先に説明した図
１のデータフォーマットを有する光ディスク媒体から本
発明に係るデータ処理装置へデータが入力されるものと
する。
【００１８】（実施の形態１）図２は、本発明の第１の
実施形態に係るデータ処理装置の構成を示している。図
２のデータ処理装置１は、ＤＶＤあるいはＣＤといった
光ディスク媒体から読み出されたデータを復調するため
の復調回路２と、与えられたコマンドを解釈して内部回
路に動作を指示するためのコマンド処理回路３と、内部
のデータ転送を司るバス制御回路４と、復調データやエ
ラー訂正後のデータを格納するためのバッファメモリ
（ＤＲＡＭ）５と、復調されたデータのエラー訂正を行
うためのエラー訂正回路２０と、例えばホストＰＣへデ
ータを出力するための外部インターフェイス回路６とを
有している。エラー訂正回路２０は、シンドローム計算
を行うためのシンドローム演算部２１と、シンドローム
結果から誤り位置と誤りの値とを計算して、訂正すべき
データのバッファメモリ５上の訂正アドレスと訂正デー
タ値とを生成するためのエラー訂正部２２と、このエラ
ー訂正部２２の出力情報を一時格納するための訂正情報
格納部２３と、訂正データ値とバッファメモリ５から読
み出した訂正前のデータとの排他的論理和（Exclusive
OR：ＥＯＲ）をとって訂正済みのデータを生成するため
のＥＯＲ部２４とから構成される。
実施形態に係るデータ処理装置の構成を示している。図
２のデータ処理装置１は、ＤＶＤあるいはＣＤといった
光ディスク媒体から読み出されたデータを復調するため
の復調回路２と、与えられたコマンドを解釈して内部回
路に動作を指示するためのコマンド処理回路３と、内部
のデータ転送を司るバス制御回路４と、復調データやエ
ラー訂正後のデータを格納するためのバッファメモリ
（ＤＲＡＭ）５と、復調されたデータのエラー訂正を行
うためのエラー訂正回路２０と、例えばホストＰＣへデ
ータを出力するための外部インターフェイス回路６とを
有している。エラー訂正回路２０は、シンドローム計算
を行うためのシンドローム演算部２１と、シンドローム
結果から誤り位置と誤りの値とを計算して、訂正すべき
データのバッファメモリ５上の訂正アドレスと訂正デー
タ値とを生成するためのエラー訂正部２２と、このエラ
ー訂正部２２の出力情報を一時格納するための訂正情報
格納部２３と、訂正データ値とバッファメモリ５から読
み出した訂正前のデータとの排他的論理和（Exclusive
OR：ＥＯＲ）をとって訂正済みのデータを生成するため
のＥＯＲ部２４とから構成される。
【００１９】図３は、図２中の訂正情報格納部２３の内
部構成を示している。図３の訂正情報格納部２３は、こ
の訂正情報格納部２３の動作を制御するための制御部２
３１と、エラー訂正部２２から出力された訂正アドレス
及び訂正データ値を一時格納するための記憶部２３２
と、この記憶部２３２に格納されている情報とエラー訂
正部２２から出力された情報とのうち一方を選択して出
力するためのセレクタ（選択部）２３３，２３４とから
構成される。
部構成を示している。図３の訂正情報格納部２３は、こ
の訂正情報格納部２３の動作を制御するための制御部２
３１と、エラー訂正部２２から出力された訂正アドレス
及び訂正データ値を一時格納するための記憶部２３２
と、この記憶部２３２に格納されている情報とエラー訂
正部２２から出力された情報とのうち一方を選択して出
力するためのセレクタ（選択部）２３３，２３４とから
構成される。
【００２０】次に、上記データ処理装置１の動作を詳細
に説明する。このデータ処理装置１は、コマンド１０１
によって、主に（１）復調動作、（２）エラー訂正動
作、（３）外部データ転送動作という３つの処理を実行
する。復調動作は、入力データ１００を復調してバッフ
ァメモリ５にデータを書き込む処理である。エラー訂正
動作は、バッファメモリ５のデータを読み込んで誤り位
置の検出を行った後、エラー訂正してバッファメモリ５
に正しいデータを書き戻す処理である。外部データ転送
動作は、エラー訂正されたバッファメモリ５上のデータ
を外部へ出力する処理である。
に説明する。このデータ処理装置１は、コマンド１０１
によって、主に（１）復調動作、（２）エラー訂正動
作、（３）外部データ転送動作という３つの処理を実行
する。復調動作は、入力データ１００を復調してバッフ
ァメモリ５にデータを書き込む処理である。エラー訂正
動作は、バッファメモリ５のデータを読み込んで誤り位
置の検出を行った後、エラー訂正してバッファメモリ５
に正しいデータを書き戻す処理である。外部データ転送
動作は、エラー訂正されたバッファメモリ５上のデータ
を外部へ出力する処理である。
【００２１】コマンド１０１によって復調動作が指示さ
れると、コマンド処理回路３は、コマンド指示信号１０
３によって復調回路２及びバス制御回路４に復調動作の
指示を行う。復調回路２では、入力データ１００を復調
し復調データ１０２をバス制御回路４に送る。バス制御
回路４では、アドレス１０８、バッファメモリアクセス
信号１０９、データバス１１０によってバッファメモリ
５に復調データ１０２の書き込みを行う。なお、本実施
の形態ではバッファメモリ５のデータバス１１０が３２
ビット幅であるものとする。
れると、コマンド処理回路３は、コマンド指示信号１０
３によって復調回路２及びバス制御回路４に復調動作の
指示を行う。復調回路２では、入力データ１００を復調
し復調データ１０２をバス制御回路４に送る。バス制御
回路４では、アドレス１０８、バッファメモリアクセス
信号１０９、データバス１１０によってバッファメモリ
５に復調データ１０２の書き込みを行う。なお、本実施
の形態ではバッファメモリ５のデータバス１１０が３２
ビット幅であるものとする。
【００２２】コマンド１０１によってエラー訂正動作が
指示されると、コマンド処理回路３は、コマンド指示信
号１０３によってエラー訂正回路２０及びバス制御回路
４にエラー訂正動作の指示を行う。エラー訂正処理にお
いては、まず横符号方向の訂正が実行される。横符号方
向訂正では、図１に示す行方向に１行ずつ訂正が実行さ
れる。一般的に、訂正可能なバイト数はＩバイトのうち
の数バイト程度である。このため、横符号方向訂正は主
にランダムエラーの訂正となる。バーストエラーは、横
符号方向訂正に続いて実行される縦符号方向訂正の過程
で訂正される。
指示されると、コマンド処理回路３は、コマンド指示信
号１０３によってエラー訂正回路２０及びバス制御回路
４にエラー訂正動作の指示を行う。エラー訂正処理にお
いては、まず横符号方向の訂正が実行される。横符号方
向訂正では、図１に示す行方向に１行ずつ訂正が実行さ
れる。一般的に、訂正可能なバイト数はＩバイトのうち
の数バイト程度である。このため、横符号方向訂正は主
にランダムエラーの訂正となる。バーストエラーは、横
符号方向訂正に続いて実行される縦符号方向訂正の過程
で訂正される。
【００２３】横符号方向訂正では、バッファメモリ５か
らエラー訂正回路２０に図１に示す行方向のデータが１
行ずつシンドロームバス１０４を介して転送されてエラ
ー訂正回路２０内のシンドローム演算部２１でシンドロ
ーム結果２００が生成される。シンドローム結果２００
よりエラー訂正部２２で誤り位置と誤りの値とを計算し
て、訂正すべきデータのバッファメモリ５上の訂正アド
レス２０２、８ビットの訂正データ値２０３を生成す
る。横符号方向訂正の場合には訂正情報格納部２３内の
セレクタ２３３，２３４で訂正アドレス２０２、訂正デ
ータ値２０３が選択されて、それぞれメモリ訂正アドレ
ス１０６、３２ビットのメモリ訂正データ値２０４とし
て出力される。図３中の２４１はセレクタ２３３，２３
４を制御するための信号である。ここで、メモリ訂正デ
ータ値２０４はメモリ訂正アドレス１０６で指定される
８ビット以外の２４ビットは“０”として出力される。
メモリ訂正アドレス１０６はバス制御回路４に出力さ
れ、このバス制御回路４を介して対応するデータをバッ
ファメモリ５から読み出し、エラー訂正回路２０に訂正
データバス１０５を介して訂正前のデータが転送され
る。そして、ＥＯＲ部２４でメモリ訂正データ値２０４
と訂正前のデータとのＥＯＲが実行され、バス制御回路
４を介してバッファメモリ５に訂正後のデータが書き戻
される。この動作を順次繰り返すことにより横符号方向
の訂正動作が完了する。また、横符号方向訂正で訂正が
できなかった行に関しては、訂正不能行情報２０１が、
コマンド処理回路３及び訂正情報格納部２３に出力され
る。コマンド処理回路３では、訂正不能行情報２０１か
ら訂正不能行数をカウントして縦符号方向訂正の実行を
指示する。
らエラー訂正回路２０に図１に示す行方向のデータが１
行ずつシンドロームバス１０４を介して転送されてエラ
ー訂正回路２０内のシンドローム演算部２１でシンドロ
ーム結果２００が生成される。シンドローム結果２００
よりエラー訂正部２２で誤り位置と誤りの値とを計算し
て、訂正すべきデータのバッファメモリ５上の訂正アド
レス２０２、８ビットの訂正データ値２０３を生成す
る。横符号方向訂正の場合には訂正情報格納部２３内の
セレクタ２３３，２３４で訂正アドレス２０２、訂正デ
ータ値２０３が選択されて、それぞれメモリ訂正アドレ
ス１０６、３２ビットのメモリ訂正データ値２０４とし
て出力される。図３中の２４１はセレクタ２３３，２３
４を制御するための信号である。ここで、メモリ訂正デ
ータ値２０４はメモリ訂正アドレス１０６で指定される
８ビット以外の２４ビットは“０”として出力される。
メモリ訂正アドレス１０６はバス制御回路４に出力さ
れ、このバス制御回路４を介して対応するデータをバッ
ファメモリ５から読み出し、エラー訂正回路２０に訂正
データバス１０５を介して訂正前のデータが転送され
る。そして、ＥＯＲ部２４でメモリ訂正データ値２０４
と訂正前のデータとのＥＯＲが実行され、バス制御回路
４を介してバッファメモリ５に訂正後のデータが書き戻
される。この動作を順次繰り返すことにより横符号方向
の訂正動作が完了する。また、横符号方向訂正で訂正が
できなかった行に関しては、訂正不能行情報２０１が、
コマンド処理回路３及び訂正情報格納部２３に出力され
る。コマンド処理回路３では、訂正不能行情報２０１か
ら訂正不能行数をカウントして縦符号方向訂正の実行を
指示する。
【００２４】横符号方向訂正で訂正できなかった場合に
は、続いて、縦符号方向訂正がコマンド処理回路３より
エラー訂正回路２０及びバス制御回路４に指示される。
縦符号方向訂正では、バッファメモリ５からエラー訂正
回路２０に図１に示す列方向のデータが１列ずつシンド
ロームバス１０４を介して転送されてエラー訂正回路２
０内のシンドローム演算部２１でシンドローム結果２０
０が生成される。シンドローム結果２００よりエラー訂
正部２２で誤り位置と誤りの値とを計算して、訂正すべ
きデータのバッファメモリ５上の訂正アドレス２０２、
８ビットの訂正データ値２０３を生成する。訂正情報格
納部２３内の制御部２３１では、記憶部２３２に符号行
ごとに訂正に係る先頭アドレス２３２１と訂正データ値
２３２２とを格納するように制御信号２４０で指示す
る。この際、各列の訂正動作を実行する中で、各符号行
ごとに最初に訂正すべきアドレスを先頭アドレス２３２
１として格納する。ここで、各列を処理する中で、そし
て、縦符号方向のシンドローム演算が全て終了して訂正
アドレス２０２及び訂正データ値２０３がエラー訂正部
２２で計算し終わった時点で、記憶部２３２から訂正先
頭アドレス２４２を読み出して、セレクタ２３３では訂
正先頭アドレス２４２を選択してメモリ訂正アドレス１
０６として出力する。メモリ訂正アドレス１０６はバス
制御回路４に出力され、このバス制御回路４を介して対
応するデータをバッファメモリ５から読み出し、エラー
訂正回路２０に訂正データバス１０５を介して訂正前の
データが転送される。そして、記憶部２３２から読み出
した訂正データ値２４３をセレクタ２３４で選択したメ
モリ訂正データ値２０４と訂正前のデータとのＥＯＲが
ＥＯＲ部２４で実行され、バス制御回路４を介してバッ
ファメモリ５に訂正後のデータが書き戻される。この
際、訂正データ値が予め記憶部２３２に格納されている
ため、３２ビットで処理できるとともに、連続アドレス
でバッファメモリ５上の訂正を実行できるために、バッ
ファメモリ５の高速アクセスモード（例えばページモー
ド）を使ってバッファメモリ５上への書き込みが実行で
きる。この動作を順次繰り返すことにより縦符号方向の
訂正動作が完了する。
は、続いて、縦符号方向訂正がコマンド処理回路３より
エラー訂正回路２０及びバス制御回路４に指示される。
縦符号方向訂正では、バッファメモリ５からエラー訂正
回路２０に図１に示す列方向のデータが１列ずつシンド
ロームバス１０４を介して転送されてエラー訂正回路２
０内のシンドローム演算部２１でシンドローム結果２０
０が生成される。シンドローム結果２００よりエラー訂
正部２２で誤り位置と誤りの値とを計算して、訂正すべ
きデータのバッファメモリ５上の訂正アドレス２０２、
８ビットの訂正データ値２０３を生成する。訂正情報格
納部２３内の制御部２３１では、記憶部２３２に符号行
ごとに訂正に係る先頭アドレス２３２１と訂正データ値
２３２２とを格納するように制御信号２４０で指示す
る。この際、各列の訂正動作を実行する中で、各符号行
ごとに最初に訂正すべきアドレスを先頭アドレス２３２
１として格納する。ここで、各列を処理する中で、そし
て、縦符号方向のシンドローム演算が全て終了して訂正
アドレス２０２及び訂正データ値２０３がエラー訂正部
２２で計算し終わった時点で、記憶部２３２から訂正先
頭アドレス２４２を読み出して、セレクタ２３３では訂
正先頭アドレス２４２を選択してメモリ訂正アドレス１
０６として出力する。メモリ訂正アドレス１０６はバス
制御回路４に出力され、このバス制御回路４を介して対
応するデータをバッファメモリ５から読み出し、エラー
訂正回路２０に訂正データバス１０５を介して訂正前の
データが転送される。そして、記憶部２３２から読み出
した訂正データ値２４３をセレクタ２３４で選択したメ
モリ訂正データ値２０４と訂正前のデータとのＥＯＲが
ＥＯＲ部２４で実行され、バス制御回路４を介してバッ
ファメモリ５に訂正後のデータが書き戻される。この
際、訂正データ値が予め記憶部２３２に格納されている
ため、３２ビットで処理できるとともに、連続アドレス
でバッファメモリ５上の訂正を実行できるために、バッ
ファメモリ５の高速アクセスモード（例えばページモー
ド）を使ってバッファメモリ５上への書き込みが実行で
きる。この動作を順次繰り返すことにより縦符号方向の
訂正動作が完了する。
【００２５】コマンド１０１によって外部データ転送動
作が指示されると、コマンド処理回路３は、コマンド指
示信号１０３によってバス制御回路４及び外部インター
フェイス回路６に外部データ転送動作の指示を行う。訂
正が終了したバッファメモリ５のデータは、バス１０７
上に読み出され、ＥＤＣによるエラーチェック後に外部
インターフェイス回路６を介して外部出力データ１１１
として出力される。
作が指示されると、コマンド処理回路３は、コマンド指
示信号１０３によってバス制御回路４及び外部インター
フェイス回路６に外部データ転送動作の指示を行う。訂
正が終了したバッファメモリ５のデータは、バス１０７
上に読み出され、ＥＤＣによるエラーチェック後に外部
インターフェイス回路６を介して外部出力データ１１１
として出力される。
【００２６】さて、一般的にバーストエラーの場合には
エラーは行方向に連続アドレスとなるが、たまたま訂正
アドレスの連続性がとぎれた場合や記憶部２３２がフル
状態になった場合には、バッファメモリ５への訂正動作
を順次実行し記憶部２３２は後続の処理に備えるように
するか、あるいは後続の処理に対しては記憶部２３２に
は格納せずに直ちにバッファメモリ５上の訂正処理（こ
の場合には８ビット単位の処理となる）を実行するよう
にする。記憶部２３２へのデータの格納にあたって各列
ごとに全てのエラー情報を格納するのではなく、横符号
方向訂正時の訂正不能行情報２０１で示される行のみを
記憶部２３２に格納するようにしてもよい。
エラーは行方向に連続アドレスとなるが、たまたま訂正
アドレスの連続性がとぎれた場合や記憶部２３２がフル
状態になった場合には、バッファメモリ５への訂正動作
を順次実行し記憶部２３２は後続の処理に備えるように
するか、あるいは後続の処理に対しては記憶部２３２に
は格納せずに直ちにバッファメモリ５上の訂正処理（こ
の場合には８ビット単位の処理となる）を実行するよう
にする。記憶部２３２へのデータの格納にあたって各列
ごとに全てのエラー情報を格納するのではなく、横符号
方向訂正時の訂正不能行情報２０１で示される行のみを
記憶部２３２に格納するようにしてもよい。
【００２７】上述のように、本実施形態によれば、バッ
ファメモリ５からの訂正元データの読み出し、同バッフ
ァメモリ５への訂正済みデータの書き戻しが、当該バッ
ファメモリ５のバス幅と同じ単位で実行できるととも
に、連続アドレスに対するアクセスとなるためにバッフ
ァメモリ５の高速アクセスモードが使用できる。したが
って、バッファメモリ５へのアクセス時間が削減でき、
データ処理装置１の性能を上げることができる。
ファメモリ５からの訂正元データの読み出し、同バッフ
ァメモリ５への訂正済みデータの書き戻しが、当該バッ
ファメモリ５のバス幅と同じ単位で実行できるととも
に、連続アドレスに対するアクセスとなるためにバッフ
ァメモリ５の高速アクセスモードが使用できる。したが
って、バッファメモリ５へのアクセス時間が削減でき、
データ処理装置１の性能を上げることができる。
【００２８】なお、本実施の形態では、縦符号方向訂正
のみ訂正情報格納部２３内の記憶部２３２で訂正情報を
記憶して、まとめてバッファメモリ５への訂正を行うよ
うにしているが、横符号方向訂正の場合にも本発明は適
用可能である。更に、縦符号方向訂正、横符号方向訂正
の順番にエラー訂正処理を実行する場合にも本発明は適
用可能である。
のみ訂正情報格納部２３内の記憶部２３２で訂正情報を
記憶して、まとめてバッファメモリ５への訂正を行うよ
うにしているが、横符号方向訂正の場合にも本発明は適
用可能である。更に、縦符号方向訂正、横符号方向訂正
の順番にエラー訂正処理を実行する場合にも本発明は適
用可能である。
【００２９】（実施の形態２）図４は、本発明の第２の
実施形態に係るデータ処理装置の構成を示している。図
４のデータ処理装置１０は、エラー訂正回路３０の構成
が図１のデータ処理装置１と違っている。本実施形態の
エラー訂正回路３０は、シンドローム計算を行うための
シンドローム演算部３１と、シンドローム結果から誤り
位置と誤りの値とを計算して、訂正すべきデータのバッ
ファメモリ５上の訂正アドレスと訂正データ値とを生成
するためのエラー訂正部３２と、横符号方向のエラー訂
正で訂正不能であった符号行のデータを格納するための
訂正不能行格納部３３と、訂正データ値と訂正前のデー
タとのＥＯＲをとって訂正済みデータを生成するための
ＥＯＲ部３４とから構成される。
実施形態に係るデータ処理装置の構成を示している。図
４のデータ処理装置１０は、エラー訂正回路３０の構成
が図１のデータ処理装置１と違っている。本実施形態の
エラー訂正回路３０は、シンドローム計算を行うための
シンドローム演算部３１と、シンドローム結果から誤り
位置と誤りの値とを計算して、訂正すべきデータのバッ
ファメモリ５上の訂正アドレスと訂正データ値とを生成
するためのエラー訂正部３２と、横符号方向のエラー訂
正で訂正不能であった符号行のデータを格納するための
訂正不能行格納部３３と、訂正データ値と訂正前のデー
タとのＥＯＲをとって訂正済みデータを生成するための
ＥＯＲ部３４とから構成される。
【００３０】図５は、図４中の訂正不能行格納部３３の
内部構成を示している。図５の訂正不能行格納部３３
は、この訂正不能行格納部３３の動作を制御するための
制御部３３１と、横符号方向でのエラー訂正不能行の先
頭アドレスと当該訂正不能行のデータとを格納するため
の記憶部３３２と、エラー訂正部３２から出力された訂
正データ値と記憶部３３２に記憶されているデータとの
ＥＯＲを実行するためのＥＯＲ部３３３と、バッファメ
モリ５からシンドローム計算のために読み出したデータ
とＥＯＲ部３３３の出力とのうち一方を選択して記憶部
３３２への書き込みデータとするためのセレクタ３３４
と、エラー訂正部３２から出力された訂正アドレスと記
憶部３３２の出力アドレスとの一方を選択するためのセ
レクタ３３５と、記憶部３３２の出力データを訂正デー
タバス１０５に出力するための出力バッファ３３６とか
ら構成される。
内部構成を示している。図５の訂正不能行格納部３３
は、この訂正不能行格納部３３の動作を制御するための
制御部３３１と、横符号方向でのエラー訂正不能行の先
頭アドレスと当該訂正不能行のデータとを格納するため
の記憶部３３２と、エラー訂正部３２から出力された訂
正データ値と記憶部３３２に記憶されているデータとの
ＥＯＲを実行するためのＥＯＲ部３３３と、バッファメ
モリ５からシンドローム計算のために読み出したデータ
とＥＯＲ部３３３の出力とのうち一方を選択して記憶部
３３２への書き込みデータとするためのセレクタ３３４
と、エラー訂正部３２から出力された訂正アドレスと記
憶部３３２の出力アドレスとの一方を選択するためのセ
レクタ３３５と、記憶部３３２の出力データを訂正デー
タバス１０５に出力するための出力バッファ３３６とか
ら構成される。
【００３１】次に、上記データ処理装置１０の動作を詳
細に説明する。ただし、復調動作及び外部データ転送動
作は図１のデータ処理装置１と同様であるので、その説
明は省略する。なお、本実施の形態でもバッファメモリ
５のデータバス１１０が３２ビット幅であるものとす
る。
細に説明する。ただし、復調動作及び外部データ転送動
作は図１のデータ処理装置１と同様であるので、その説
明は省略する。なお、本実施の形態でもバッファメモリ
５のデータバス１１０が３２ビット幅であるものとす
る。
【００３２】コマンド１０１によってエラー訂正動作が
指示されると、コマンド処理回路３は、コマンド指示信
号１０３によってエラー訂正回路３０及びバス制御回路
４にエラー訂正動作の指示を行う。まず、横符号方向訂
正では、バッファメモリ５からエラー訂正回路３０に図
１に示す行方向のデータが１行ずつシンドロームバス１
０４を介して転送されてエラー訂正回路３０内のシンド
ローム演算部３１でシンドローム結果３００が生成され
る。シンドローム結果３００よりエラー訂正部３２で誤
り位置と誤りの値とを計算して、訂正すべきデータのバ
ッファメモリ５上の訂正アドレス３０２、８ビットの訂
正データ値３０３を生成する。横符号方向訂正の場合に
は訂正不能行格納部３３内のセレクタ３３５で訂正アド
レス３０２が選択されて、メモリ訂正アドレス１０６と
して出力される。図５中の３４６は、このセレクタ３３
５を制御するための信号である。メモリ訂正アドレス１
０６はバス制御回路４に出力され、このバス制御回路４
を介して対応するデータをバッファメモリ５から読み出
し、エラー訂正回路３０に訂正データバス１０５を介し
て訂正前のデータが転送される。そして、ＥＯＲ部３４
で訂正データ値３０３と訂正前のデータとのＥＯＲが実
行され、バス制御回路４を介してバッファメモリ５に訂
正後のデータが書き戻される。この動作を順次繰り返す
ことにより横符号方向の訂正動作が完了する。また、横
符号方向訂正で訂正ができなかった行に関しては、訂正
不能行情報３０１が、コマンド処理回路３及び訂正不能
行格納部３３に出力される。コマンド処理回路３では、
訂正不能行情報３０１から訂正不能行数をカウントして
縦符号方向訂正の実行を指示する。また、訂正不能行格
納部３３内の制御部３３１では次の縦符号方向訂正時の
シンドローム転送時に、横符号方向訂正で訂正不能とな
った符号行データをシンドロームバス１０４を介して記
憶部３３２のデータ部３３２２に全て格納する。更に、
コマンド処理回路３からの指示信号１０３に応答して、
制御部３３１が記憶部３３２へアドレス情報３４１を与
えることにより、記憶部３３２の先頭アドレス部３３２
１に訂正不能行の先頭アドレスを記録する。なお、図５
中の３４０は、記憶部３３２の読み書きのための制御信
号である。
指示されると、コマンド処理回路３は、コマンド指示信
号１０３によってエラー訂正回路３０及びバス制御回路
４にエラー訂正動作の指示を行う。まず、横符号方向訂
正では、バッファメモリ５からエラー訂正回路３０に図
１に示す行方向のデータが１行ずつシンドロームバス１
０４を介して転送されてエラー訂正回路３０内のシンド
ローム演算部３１でシンドローム結果３００が生成され
る。シンドローム結果３００よりエラー訂正部３２で誤
り位置と誤りの値とを計算して、訂正すべきデータのバ
ッファメモリ５上の訂正アドレス３０２、８ビットの訂
正データ値３０３を生成する。横符号方向訂正の場合に
は訂正不能行格納部３３内のセレクタ３３５で訂正アド
レス３０２が選択されて、メモリ訂正アドレス１０６と
して出力される。図５中の３４６は、このセレクタ３３
５を制御するための信号である。メモリ訂正アドレス１
０６はバス制御回路４に出力され、このバス制御回路４
を介して対応するデータをバッファメモリ５から読み出
し、エラー訂正回路３０に訂正データバス１０５を介し
て訂正前のデータが転送される。そして、ＥＯＲ部３４
で訂正データ値３０３と訂正前のデータとのＥＯＲが実
行され、バス制御回路４を介してバッファメモリ５に訂
正後のデータが書き戻される。この動作を順次繰り返す
ことにより横符号方向の訂正動作が完了する。また、横
符号方向訂正で訂正ができなかった行に関しては、訂正
不能行情報３０１が、コマンド処理回路３及び訂正不能
行格納部３３に出力される。コマンド処理回路３では、
訂正不能行情報３０１から訂正不能行数をカウントして
縦符号方向訂正の実行を指示する。また、訂正不能行格
納部３３内の制御部３３１では次の縦符号方向訂正時の
シンドローム転送時に、横符号方向訂正で訂正不能とな
った符号行データをシンドロームバス１０４を介して記
憶部３３２のデータ部３３２２に全て格納する。更に、
コマンド処理回路３からの指示信号１０３に応答して、
制御部３３１が記憶部３３２へアドレス情報３４１を与
えることにより、記憶部３３２の先頭アドレス部３３２
１に訂正不能行の先頭アドレスを記録する。なお、図５
中の３４０は、記憶部３３２の読み書きのための制御信
号である。
【００３３】横符号方向訂正で訂正できなかった場合に
は、続いて、縦符号方向訂正がコマンド処理回路３より
エラー訂正回路３０及びバス制御回路４に指示される。
縦符号方向訂正では、バッファメモリ５からエラー訂正
回路３０に図１に示す列方向のデータが１列ずつシンド
ロームバス１０４を介して転送されてエラー訂正回路３
０内のシンドローム演算部３１でシンドローム結果３０
０が生成される。この際、シンドローム転送されるデー
タがシンドロームバス１０４を介して、訂正不能行格納
部３３にも転送される。そして、訂正不能行のデータが
転送されるたびに訂正不能行格納部３３内のセレクタ３
３４でシンドロームバス１０４上のデータが書き込みデ
ータ３４３として選択され、記憶部３３２に格納されて
いく。縦符号方向のシンドローム転送が終了した時点
で、記憶部３３２には訂正不能行の全データが格納され
る。これと並行して、シンドローム結果３００よりエラ
ー訂正部３２で誤り位置と誤りの値とを計算して、訂正
すべきデータのバッファメモリ５上の訂正アドレス３０
２、８ビットの訂正データ値３０３を生成する。そし
て、訂正不能行格納部３３内では、訂正アドレス３０２
に対応する元データ（訂正前のデータ）を記憶部３３２
からバス３４５を介して読み出し、訂正データ値３０３
とのＥＯＲ演算をＥＯＲ部３３３で実行して訂正後のデ
ータ３４２を生成し、この訂正後のデータ３４２を書き
込みデータ３４３としてセレクタ３３４で選択して記憶
部３３２に当該データを書き戻す。なお、シンドローム
転送データの書き込みと訂正後のデータの書き戻しとが
重なった場合には、シンドローム転送データの書き込み
が優先される。そして、全データの転送が終了した時点
で、記憶部３３２に格納されている全データが、バッフ
ァメモリ５に書き戻される。書き戻しは、記憶部３３２
に格納されている各符号行の先頭アドレス３４４がメモ
リ訂正アドレス１０６として出力され、制御部３３１か
らの制御信号３４７を受け取った出力バッファ３３６が
訂正データバス１０５を駆動することにより、データは
訂正データバス１０５を介して連続してバッファメモリ
５への書き込みが実行される。この際、訂正後のデータ
が予め記憶部３３２に格納されているため、３２ビット
で処理できるとともに、連続アドレスでバッファメモリ
５の高速アクセスモード（例えばページモード）を使っ
てバッファメモリ５上への書き込みが実行できる。
は、続いて、縦符号方向訂正がコマンド処理回路３より
エラー訂正回路３０及びバス制御回路４に指示される。
縦符号方向訂正では、バッファメモリ５からエラー訂正
回路３０に図１に示す列方向のデータが１列ずつシンド
ロームバス１０４を介して転送されてエラー訂正回路３
０内のシンドローム演算部３１でシンドローム結果３０
０が生成される。この際、シンドローム転送されるデー
タがシンドロームバス１０４を介して、訂正不能行格納
部３３にも転送される。そして、訂正不能行のデータが
転送されるたびに訂正不能行格納部３３内のセレクタ３
３４でシンドロームバス１０４上のデータが書き込みデ
ータ３４３として選択され、記憶部３３２に格納されて
いく。縦符号方向のシンドローム転送が終了した時点
で、記憶部３３２には訂正不能行の全データが格納され
る。これと並行して、シンドローム結果３００よりエラ
ー訂正部３２で誤り位置と誤りの値とを計算して、訂正
すべきデータのバッファメモリ５上の訂正アドレス３０
２、８ビットの訂正データ値３０３を生成する。そし
て、訂正不能行格納部３３内では、訂正アドレス３０２
に対応する元データ（訂正前のデータ）を記憶部３３２
からバス３４５を介して読み出し、訂正データ値３０３
とのＥＯＲ演算をＥＯＲ部３３３で実行して訂正後のデ
ータ３４２を生成し、この訂正後のデータ３４２を書き
込みデータ３４３としてセレクタ３３４で選択して記憶
部３３２に当該データを書き戻す。なお、シンドローム
転送データの書き込みと訂正後のデータの書き戻しとが
重なった場合には、シンドローム転送データの書き込み
が優先される。そして、全データの転送が終了した時点
で、記憶部３３２に格納されている全データが、バッフ
ァメモリ５に書き戻される。書き戻しは、記憶部３３２
に格納されている各符号行の先頭アドレス３４４がメモ
リ訂正アドレス１０６として出力され、制御部３３１か
らの制御信号３４７を受け取った出力バッファ３３６が
訂正データバス１０５を駆動することにより、データは
訂正データバス１０５を介して連続してバッファメモリ
５への書き込みが実行される。この際、訂正後のデータ
が予め記憶部３３２に格納されているため、３２ビット
で処理できるとともに、連続アドレスでバッファメモリ
５の高速アクセスモード（例えばページモード）を使っ
てバッファメモリ５上への書き込みが実行できる。
【００３４】上述のように、本実施形態によれば、縦符
号方向訂正時にバッファメモリ５に対する訂正処理にお
いて、元データ（訂正前のデータ）がシンドローム転送
時に記憶部３３２に格納されるため、バッファメモリ５
からの元データの再度の読み出し動作が不要になる。更
に、バッファメモリ５への訂正済みデータの書き戻し
が、当該バッファメモリ５のバス幅と同じ単位で実行で
きるとともに、連続アドレスに対するアクセスとなるた
めにバッファメモリ５の高速アクセスモードが使用でき
る。したがって、バッファメモリ５へのアクセス時間が
削減でき、データ処理装置１０の性能を上げることがで
きる。
号方向訂正時にバッファメモリ５に対する訂正処理にお
いて、元データ（訂正前のデータ）がシンドローム転送
時に記憶部３３２に格納されるため、バッファメモリ５
からの元データの再度の読み出し動作が不要になる。更
に、バッファメモリ５への訂正済みデータの書き戻し
が、当該バッファメモリ５のバス幅と同じ単位で実行で
きるとともに、連続アドレスに対するアクセスとなるた
めにバッファメモリ５の高速アクセスモードが使用でき
る。したがって、バッファメモリ５へのアクセス時間が
削減でき、データ処理装置１０の性能を上げることがで
きる。
【００３５】なお、縦符号方向訂正、横符号方向訂正の
順番で繰り返してエラー訂正処理を実行する場合にも本
発明は適用可能である。
順番で繰り返してエラー訂正処理を実行する場合にも本
発明は適用可能である。
【００３６】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、バッファメモリ上の誤りデータの訂正処理を行う際
に、元データの読み出し及び訂正済みデータの書き戻し
がバッファメモリのバス幅と同じ単位で実行できるとと
もに、連続アドレスに対するアクセスとなるためにバッ
ファメモリの高速アクセスモードが使用できる。したが
って、バッファメモリへのアクセス時間が削減でき、デ
ータ処理装置の性能を上げることができる。
ば、バッファメモリ上の誤りデータの訂正処理を行う際
に、元データの読み出し及び訂正済みデータの書き戻し
がバッファメモリのバス幅と同じ単位で実行できるとと
もに、連続アドレスに対するアクセスとなるためにバッ
ファメモリの高速アクセスモードが使用できる。したが
って、バッファメモリへのアクセス時間が削減でき、デ
ータ処理装置の性能を上げることができる。
【図１】本発明に係るデータ処理装置へデータを供給す
る光ディスク媒体のデータフォーマットを示す図であ
る。
る光ディスク媒体のデータフォーマットを示す図であ
る。
【図２】本発明の第１の実施形態に係るデータ処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図３】図２中の訂正情報格納部の内部構成を示すブロ
ック図である。
ック図である。
【図４】本発明の第２の実施形態に係るデータ処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図５】図４中の訂正不能行格納部の内部構成を示すブ
ロック図である。
ロック図である。
１ データ処理装置
２ 復調回路
３ コマンド処理回路
４ バス制御回路
５ バッファメモリ
６ 外部インターフェイス回路
１０ データ処理装置
２０ エラー訂正回路
２１ シンドローム演算部
２２ エラー訂正部
２３ 訂正情報格納部
２３１ 制御部
２３２ 記憶部
２３３，２３４ セレクタ（選択部）
２４ ＥＯＲ部
３０ エラー訂正回路
３１ シンドローム演算部
３２ エラー訂正部
３３ 訂正不能行格納部
３３１ 制御部
３３２ 記憶部
３３３ ＥＯＲ部
３３４，３３５ セレクタ
３３６ 出力バッファ
３４ ＥＯＲ部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ１１Ｂ 20/18 ５４４ Ｇ１１Ｂ 20/18 ５４４Ａ
５７２ ５７２Ｃ
５７２Ｆ
Ｈ０３Ｍ 13/29 Ｈ０３Ｍ 13/29
Claims (6)
- 【請求項１】 光ディスク媒体から読み出したデータを
復調するための復調手段と、 前記復調手段から送り出された復調データを、エラー訂
正のため及び外部への転送のために一時的に格納するた
めのバッファメモリと、 前記バッファメモリに格納されたデータを読み出してエ
ラー検出を行い、更にエラー訂正を行った後、訂正後の
データを前記バッファメモリに書き戻すためのエラー訂
正手段と、 前記エラー訂正手段によってエラー訂正されたデータを
前記バッファメモリから読み出して外部に出力するため
の外部インターフェイス手段と、 前記バッファメモリに対する書き込みと読み出しとを制
御し、かつ前記復調手段、エラー訂正手段及び外部イン
ターフェイス手段と、前記バッファメモリとの間のデー
タ転送を制御するためのバス制御手段とを備えたデータ
処理装置において、 前記エラー訂正手段は、 シンドロームを計算するためのシンドローム演算部と、 前記シンドローム演算部で計算されたシンドロームから
誤り位置と誤りの値とを計算して、前記バッファメモリ
上の誤りデータのアドレスを示す訂正アドレスと、前記
誤りデータの訂正を行うための訂正データ値とを生成す
るためのエラー訂正部と、 前記エラー訂正部により生成された訂正アドレス及び訂
正データ値を横符号データごとにまとめて記憶するため
の記憶部と、 前記エラー訂正部により生成された訂正アドレス及び訂
正データ値と、前記記憶部から読み出された訂正アドレ
ス及び訂正データ値とのうち一方を選択するための選択
部と、 最初の訂正符号列のエラー訂正時には前記記憶部に記憶
できる限り前記エラー訂正部により生成された訂正アド
レス及び訂正データ値を格納し、以降の訂正符号列のエ
ラー訂正時には対応する横符号内で連続する訂正アドレ
スの場合には前記記憶部に格納を続け、連続しない場合
には前記記憶部に既に記憶されている訂正アドレスに対
する前記バッファメモリ上の訂正処理の終了後に前記記
憶部に格納を行い、更に前記エラー訂正部による全ての
訂正アドレスの生成が終了した時点で前記記憶部に格納
されている訂正アドレス及び訂正データ値によって前記
バッファメモリ上の訂正処理を実行するように制御する
ための制御部とを備え、 前記バッファメモリ上のデータの訂正処理が、連続した
アドレスに対して発生する場合には、前記バッファメモ
リのデータバス幅単位で連続して訂正処理を実行するこ
とを特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、 前記バッファメモリは連続したアドレスへの高速アクセ
スモードを備え、前記記憶部から読み出された訂正アド
レスに対する訂正処理時には、前記高速アクセスモード
を使用して前記バッファメモリへの訂正処理を連続して
実行することを特徴とするデータ処理装置。 - 【請求項３】 光ディスク媒体から読み出したデータを
復調するための復調手段と、 前記復調手段から送り出された復調データを、エラー訂
正のため及び外部への転送のために一時的に格納するた
めのバッファメモリと、 前記バッファメモリに格納されたデータを読み出してエ
ラー検出を行い、更にエラー訂正を行った後、訂正後の
データを前記バッファメモリに書き戻すためのエラー訂
正手段と、 前記エラー訂正手段によってエラー訂正されたデータを
前記バッファメモリから読み出して外部に出力するため
の外部インターフェイス手段と、 前記バッファメモリに対する書き込みと読み出しとを制
御し、かつ前記復調手段、エラー訂正手段及び外部イン
ターフェイス手段と、前記バッファメモリとの間のデー
タ転送を制御するためのバス制御手段とを備えたデータ
処理装置において、 前記エラー訂正手段は、 シンドロームを計算するためのシンドローム演算部と、 前記シンドローム演算部で計算されたシンドロームから
誤り位置と誤りの値とを計算して、前記バッファメモリ
上の誤りデータのアドレスを示す訂正アドレスと、前記
誤りデータの訂正を行うための訂正データ値とを生成す
るとともに、横符号方向訂正時に訂正不能行情報を出力
するためのエラー訂正部と、 前記エラー訂正部により生成された訂正アドレス及び訂
正データ値を前記訂正不能行分だけ横符号データごとに
まとめて記憶するための記憶部と、 前記エラー訂正部により生成された訂正アドレス及び訂
正データ値と、前記記憶部から読み出された訂正アドレ
ス及び訂正データ値とのうち一方を選択するための選択
部と、 横符号方向訂正時には前記記憶部には格納せず前記エラ
ー訂正部により生成された訂正アドレス及び訂正データ
値を使って前記バッファメモリ上の訂正処理を実行し、
縦符号方向訂正時には前記横符号方向訂正時に訂正不能
と判断された横符号ごとに前記エラー訂正部により生成
された訂正アドレス及び訂正データ値を前記記憶部に格
納し、以降の訂正符号列のエラー訂正時には対応する横
符号内で連続する訂正アドレスの場合には前記記憶部に
格納を続け、連続しない場合には前記記憶部に既に記憶
されている訂正アドレスに対する前記バッファメモリ上
の訂正処理の終了後に前記記憶部に格納を行い、更に前
記エラー訂正部による全ての訂正アドレスの生成が終了
した時点で前記記憶部に格納されている訂正アドレス及
び訂正データ値によって前記バッファメモリ上の訂正処
理を実行するように制御するための制御部とを備え、 前記バッファメモリ上のデータの訂正処理が、連続した
アドレスに対して発生する場合には、前記バッファメモ
リのデータバス幅単位で連続して訂正処理を実行するこ
とを特徴とするデータ処理装置。 - 【請求項４】 請求項３記載のデータ処理装置におい
て、 前記バッファメモリは連続したアドレスへの高速アクセ
スモードを備え、前記記憶部から読み出された訂正アド
レスに対する訂正処理時には、前記高速アクセスモード
を使用して前記バッファメモリへの訂正処理を連続して
実行することを特徴とするデータ処理装置。 - 【請求項５】 光ディスク媒体から読み出したデータを
復調するための復調手段と、 前記復調手段から送り出された復調データを、エラー訂
正のため及び外部への転送のために一時的に格納するた
めのバッファメモリと、 前記バッファメモリに格納されたデータを読み出してエ
ラー検出を行い、更にエラー訂正を行った後、訂正後の
データを前記バッファメモリに書き戻すためのエラー訂
正手段と、 前記エラー訂正手段によってエラー訂正されたデータを
前記バッファメモリから読み出して外部に出力するため
の外部インターフェイス手段と、 前記バッファメモリに対する書き込みと読み出しとを制
御し、かつ前記復調手段、エラー訂正手段及び外部イン
ターフェイス手段と、前記バッファメモリとの間のデー
タ転送を制御するためのバス制御手段とを備えたデータ
処理装置において、 前記エラー訂正手段は、 シンドロームを計算するためのシンドローム演算部と、 前記シンドローム演算部で計算されたシンドロームから
誤り位置と誤りの値とを計算して、前記バッファメモリ
上の誤りデータのアドレスを示す訂正アドレスと、前記
誤りデータの訂正を行うための訂正データ値とを生成す
るとともに、横符号方向訂正時に訂正不能行情報を出力
するためのエラー訂正部と、 前記訂正不能行の先頭アドレスと前記訂正不能行の全デ
ータとを記憶するための記憶部と、 縦符号方向訂正時に前記バッファメモリから前記シンド
ローム演算部へ転送するデータのうち前記訂正不能行の
データを前記記憶部に格納し、前記エラー訂正部により
生成された訂正アドレス及び訂正データ値によって前記
記憶部の誤りデータを順次訂正し、縦符号方向訂正が全
て終了した時点で前記記憶部のデータを前記バッファメ
モリへ書き込むように制御するための制御部とを備え、 横符号方向訂正で訂正不能と判断された符号行の縦符号
方向訂正時には、前記記憶部のデータを前記バッファメ
モリ上にコピーすることによりエラー訂正処理を実行す
ることを特徴とするデータ処理装置。 - 【請求項６】 請求項５記載のデータ処理装置におい
て、 前記バッファメモリは連続したアドレスへの高速アクセ
スモードを備え、前記記憶部のデータを前記バッファメ
モリへ書き込む際には前記高速アクセスモードを使用し
て実行することを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001378133A JP2003177973A (ja) | 2001-12-12 | 2001-12-12 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001378133A JP2003177973A (ja) | 2001-12-12 | 2001-12-12 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003177973A true JP2003177973A (ja) | 2003-06-27 |
Family
ID=19185941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001378133A Pending JP2003177973A (ja) | 2001-12-12 | 2001-12-12 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003177973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159198A (ja) * | 2006-12-26 | 2008-07-10 | Nec Electronics Corp | 誤り訂正装置及び記録再生装置 |
-
2001
- 2001-12-12 JP JP2001378133A patent/JP2003177973A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008159198A (ja) * | 2006-12-26 | 2008-07-10 | Nec Electronics Corp | 誤り訂正装置及び記録再生装置 |
| US8181075B2 (en) | 2006-12-26 | 2012-05-15 | Renesas Electronics Corporation | Error correction device and recording and reproducing device |
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