JPS6143792B2 - - Google Patents
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- Publication number
- JPS6143792B2 JPS6143792B2 JP55116602A JP11660280A JPS6143792B2 JP S6143792 B2 JPS6143792 B2 JP S6143792B2 JP 55116602 A JP55116602 A JP 55116602A JP 11660280 A JP11660280 A JP 11660280A JP S6143792 B2 JPS6143792 B2 JP S6143792B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- counter
- memory element
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
この発明は順次記憶装置に関し、特に動作速度
の遅い記憶素子を用いた順次記憶装置において高
速読出動作を実現する為の回路構成に関するもの
である。
の遅い記憶素子を用いた順次記憶装置において高
速読出動作を実現する為の回路構成に関するもの
である。
従来この種の装置としては第１図に示すものが
あつた。図において１，２，３，４はそれぞれ記
憶素子で図に示す例では各記憶素子はＮワード分
（１ワードが１ビツトで構成される場合又は複数
ビツトで構成される場合がある）の記憶要素を有
し、各記憶要素には１番地乃至Ｎ番地のアドレス
が付されているとする。５は各記憶素子１，２，
３，４に並列に１番地乃至Ｎ番地を示すアドレス
を供給するアドレスカウンタ、６はアドレスカウ
ンタ５の直列出力パルス（すなわちオーバフロー
パルス）を計数するカウンタで、第１図の例では
２ビツトの２進カウンタである。７はカウンタ６
の並列出力をデコードするデコーダ、８はアドレ
スカウンタ５に入力するクロツクパルス、９はア
ドレスカウンタ５のオーバフローパルス（すなわ
ちキヤリパルス）、１０はアドレスカウンタ５の
並列出力（複数ビツトの並列出力であるが、図面
を簡略化して１本の線で表してある。）１１は読
出し情報信号でこれも複数ビツトの並列出力であ
るが、図面を簡略化して１本の線で表してある。
あつた。図において１，２，３，４はそれぞれ記
憶素子で図に示す例では各記憶素子はＮワード分
（１ワードが１ビツトで構成される場合又は複数
ビツトで構成される場合がある）の記憶要素を有
し、各記憶要素には１番地乃至Ｎ番地のアドレス
が付されているとする。５は各記憶素子１，２，
３，４に並列に１番地乃至Ｎ番地を示すアドレス
を供給するアドレスカウンタ、６はアドレスカウ
ンタ５の直列出力パルス（すなわちオーバフロー
パルス）を計数するカウンタで、第１図の例では
２ビツトの２進カウンタである。７はカウンタ６
の並列出力をデコードするデコーダ、８はアドレ
スカウンタ５に入力するクロツクパルス、９はア
ドレスカウンタ５のオーバフローパルス（すなわ
ちキヤリパルス）、１０はアドレスカウンタ５の
並列出力（複数ビツトの並列出力であるが、図面
を簡略化して１本の線で表してある。）１１は読
出し情報信号でこれも複数ビツトの並列出力であ
るが、図面を簡略化して１本の線で表してある。
次に第１図の各記憶素子１，２，３，４に書込
まれている情報を順番に読出す場合の順次記憶装
置の読出し動作について説明する。アドレスカウ
ンタ５の並列出力１０は各記憶素子１，２，３，
４に並列に入力されるが各記憶素子のうちデコー
ダ７からの入力信号が論理「１」の記憶素子から
だけ続出しが行われる。すなわち、読出起動信号
（図示せず）によつてアドレスカウンタ５とカウ
ンタ６が共にリセツトされると、たとえば記憶素
子１に入力するデコーダ７からの信号線が論理
「１」となり記憶素子１の第１番地から第Ｎ番地
の情報が順次読出され、これが終るとオーバフロ
ーパルス９が出力されてカウンタ６の計数は１だ
け増加しデコーダ７の出力線のうちたとえば記憶
素子２に入力するものが論理「１」となり記憶素
子２に記憶されている情報が第１番地から順次第
Ｎ番地まで読出され、このような動作を順次繰返
し全記憶素子１，２，３，４内の全記憶情報をす
べて読出すことができる。
まれている情報を順番に読出す場合の順次記憶装
置の読出し動作について説明する。アドレスカウ
ンタ５の並列出力１０は各記憶素子１，２，３，
４に並列に入力されるが各記憶素子のうちデコー
ダ７からの入力信号が論理「１」の記憶素子から
だけ続出しが行われる。すなわち、読出起動信号
（図示せず）によつてアドレスカウンタ５とカウ
ンタ６が共にリセツトされると、たとえば記憶素
子１に入力するデコーダ７からの信号線が論理
「１」となり記憶素子１の第１番地から第Ｎ番地
の情報が順次読出され、これが終るとオーバフロ
ーパルス９が出力されてカウンタ６の計数は１だ
け増加しデコーダ７の出力線のうちたとえば記憶
素子２に入力するものが論理「１」となり記憶素
子２に記憶されている情報が第１番地から順次第
Ｎ番地まで読出され、このような動作を順次繰返
し全記憶素子１，２，３，４内の全記憶情報をす
べて読出すことができる。
したがつて、読出される情報の順序はたとえば
記憶素子１の第１番地…記憶素子１の第Ｎ番地、
記憶素子２の第１番地…記憶素子２の第Ｎ番地、
記憶素子３の第１番地…記憶素子３の第Ｎ番地、
記憶素子４の第１番地…記憶素子４の第Ｎ番地と
なる。
記憶素子１の第１番地…記憶素子１の第Ｎ番地、
記憶素子２の第１番地…記憶素子２の第Ｎ番地、
記憶素子３の第１番地…記憶素子３の第Ｎ番地、
記憶素子４の第１番地…記憶素子４の第Ｎ番地と
なる。
ところで記憶素子の動作速度の遅いものでは、
記憶素子にアドレスが与えられてからそのアドレ
スに記憶されている情報が出力されるまでには相
当の時間を必要としこの時間の間はアドレスカウ
ンタ１０の計数値は一定の値に保たれねばなら
ぬ。すなわちクロツクパルス８の間隔は記憶素子
の上述の動作速度によつて制限される最小値（た
とえばＴとする）よりも大きく設計しなければな
らぬ。すなわち上述の数値例でそれぞれＮ個のワ
ードを記憶している記憶素子４個から全部のワー
ドを続出すためには、従来の読出回路では最低
4NTの時間を必要とし、この時間を短縮するため
Ｔの小さい記憶素子すなわち高速記憶素子を用い
ると装置が高価になるという欠点があつた。
記憶素子にアドレスが与えられてからそのアドレ
スに記憶されている情報が出力されるまでには相
当の時間を必要としこの時間の間はアドレスカウ
ンタ１０の計数値は一定の値に保たれねばなら
ぬ。すなわちクロツクパルス８の間隔は記憶素子
の上述の動作速度によつて制限される最小値（た
とえばＴとする）よりも大きく設計しなければな
らぬ。すなわち上述の数値例でそれぞれＮ個のワ
ードを記憶している記憶素子４個から全部のワー
ドを続出すためには、従来の読出回路では最低
4NTの時間を必要とし、この時間を短縮するため
Ｔの小さい記憶素子すなわち高速記憶素子を用い
ると装置が高価になるという欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、動作速度の遅い記
憶素子を用いても高速読出動作が可能な順次記憶
装置を提供することを目的としている。
去するためになされたもので、動作速度の遅い記
憶素子を用いても高速読出動作が可能な順次記憶
装置を提供することを目的としている。
以下、図面についてこの発明の実施例を説明す
る。第２図はこの発明の一実施例を示すブロツク
図で、図において２１，２２，２３，２４は第１
図の１，２，３，４に相当する記憶素子、２５，
２６，２７，２８はそれぞれ記憶素子２１，２
２，２３，２４から読出すべき情報の番地を指定
する各アドレスカウンタ、２９はカウンタで図に
示す実施例では２進２ビツトのカウンタ、３０は
カウンタ２９の並列出力をデコードするデコー
ダ、３１は選択回路、３２はクロツクパルス、３
３は読出し情報信号である。
る。第２図はこの発明の一実施例を示すブロツク
図で、図において２１，２２，２３，２４は第１
図の１，２，３，４に相当する記憶素子、２５，
２６，２７，２８はそれぞれ記憶素子２１，２
２，２３，２４から読出すべき情報の番地を指定
する各アドレスカウンタ、２９はカウンタで図に
示す実施例では２進２ビツトのカウンタ、３０は
カウンタ２９の並列出力をデコードするデコー
ダ、３１は選択回路、３２はクロツクパルス、３
３は読出し情報信号である。
次に第２図に示す順次記憶装置の読出動作につ
いて説明する。各記憶素子２１，２２，２３，２
４へは対応するアドレスカウンタ２５，２６，２
７，２８から常にアドレスが入力されていてその
アドレスに記憶されている情報が常に選択回路３
１に入力されている。カウンタ２９の並列出力は
選択回路３１の制御信号として入力されカウンタ
２９の計数値が変化するにつれて記憶素子２１，
２２，２３，２４の出力が順次循環的に選択され
て読出し情報信号３３として出力してゆく。その
場合、たとえば、記憶素子２１からの出力が選択
されて出力された時点ではデコーダ３０からアド
レスカウンタ２５へ入力する信号の論理が「１」
となつてクロツクパルス３２を１個だけアドレス
カウンタ２５に入力しアドレスカウンタ２５の計
数値を１だけ増加し記憶素子２１の次の番地の情
報を読出す。この記憶素子２１の次の番地の情報
が選択回路３１から出力されるのは、アドレスカ
ウンタ２５の計数値が１だけ進められた後記憶装
置２２，２３，２４の出力が順次選択回路３１か
ら出力された後に循環してくるので、記憶素子２
１，２２，２３，２４が動作速度の遅い記憶素子
であつても選択回路３１からの読出情報信号の出
力速度を早くすることができる。すなわち記憶素
子から１ワードを読出すのに最低Ｔ時間を必要と
する場合、第２図に示す例ではクロツクパルス３
２の周期はＴ／４以上あればよろしく、記憶素子
２１，２２，２３，２４から全部のワードを読出
すためには４×（Ｔ／４）×Ｎ＝NT以上の時間が
あればよろしく、第１図の１〜４の記憶素子と第
２図の２１〜２４の記憶素子との動作速度が同一
の場合には、第２図の回路は第１図の回路の４倍
の速度で同一情報を読出すことができる。
いて説明する。各記憶素子２１，２２，２３，２
４へは対応するアドレスカウンタ２５，２６，２
７，２８から常にアドレスが入力されていてその
アドレスに記憶されている情報が常に選択回路３
１に入力されている。カウンタ２９の並列出力は
選択回路３１の制御信号として入力されカウンタ
２９の計数値が変化するにつれて記憶素子２１，
２２，２３，２４の出力が順次循環的に選択され
て読出し情報信号３３として出力してゆく。その
場合、たとえば、記憶素子２１からの出力が選択
されて出力された時点ではデコーダ３０からアド
レスカウンタ２５へ入力する信号の論理が「１」
となつてクロツクパルス３２を１個だけアドレス
カウンタ２５に入力しアドレスカウンタ２５の計
数値を１だけ増加し記憶素子２１の次の番地の情
報を読出す。この記憶素子２１の次の番地の情報
が選択回路３１から出力されるのは、アドレスカ
ウンタ２５の計数値が１だけ進められた後記憶装
置２２，２３，２４の出力が順次選択回路３１か
ら出力された後に循環してくるので、記憶素子２
１，２２，２３，２４が動作速度の遅い記憶素子
であつても選択回路３１からの読出情報信号の出
力速度を早くすることができる。すなわち記憶素
子から１ワードを読出すのに最低Ｔ時間を必要と
する場合、第２図に示す例ではクロツクパルス３
２の周期はＴ／４以上あればよろしく、記憶素子
２１，２２，２３，２４から全部のワードを読出
すためには４×（Ｔ／４）×Ｎ＝NT以上の時間が
あればよろしく、第１図の１〜４の記憶素子と第
２図の２１〜２４の記憶素子との動作速度が同一
の場合には、第２図の回路は第１図の回路の４倍
の速度で同一情報を読出すことができる。
一般的には並列動作する記憶素子数をＭとする
と、同一動作速度の記憶素子を用いた場合、この
発明の装置は従来の装置に比しＭ倍の速度で情報
の読出しを行うことができることは明らかであ
る。
と、同一動作速度の記憶素子を用いた場合、この
発明の装置は従来の装置に比しＭ倍の速度で情報
の読出しを行うことができることは明らかであ
る。
第３図はこの発明の他の実施例を示すブロツク
図で、第３図において第２図と同一符号は同一部
分を示し、４１，４２，４３，４４はそれぞれ選
択回路を付加した記憶素子である。第３図の回路
では第２図の回路における選択回路３１を分けて
各記憶素子に含ませたもので、第２図の回路と同
様な動作をすることは明らかである。
図で、第３図において第２図と同一符号は同一部
分を示し、４１，４２，４３，４４はそれぞれ選
択回路を付加した記憶素子である。第３図の回路
では第２図の回路における選択回路３１を分けて
各記憶素子に含ませたもので、第２図の回路と同
様な動作をすることは明らかである。
以上のように、この発明によれば、動作速度の
遅い記憶素子を並列読出動作できるような回路構
成にしたので、高速読出動作ができる。
遅い記憶素子を並列読出動作できるような回路構
成にしたので、高速読出動作ができる。
第１図は従来の回路の一例を示すブロツク図、
第２図はこの発明の一実施例を示すブロツク図、
第３図はこの発明の他の実施例を示すブロツク図
である。 ２１，２２，２３，２４……記憶素子、２５，
２６，２７，２８……アドレスカウンタ、２９…
…カウンタ、３０……デコーダ、３１……選択回
路。なお、図中同一符号は同一部分を示す。
第２図はこの発明の一実施例を示すブロツク図、
第３図はこの発明の他の実施例を示すブロツク図
である。 ２１，２２，２３，２４……記憶素子、２５，
２６，２７，２８……アドレスカウンタ、２９…
…カウンタ、３０……デコーダ、３１……選択回
路。なお、図中同一符号は同一部分を示す。
Claims (1)
- １ 順次記憶装置を構成する複数の記憶素子と、
この複数の記憶素子の各記憶素子にそれぞれ対応
して設けられ対応する記憶素子から読出すべき情
報の番地を指定する各アドレスカウンタと、上記
各記憶素子から各対応するアドレスカウンタの番
地指定によつて読出された情報を各記憶素子順に
順次循環的に切換えて出力する選択回路と、この
選択回路の切換によつて出力された記憶素子に対
するアドレスカウンタの計数値を上記出力の直後
１だけ増加する手段とを備えた順次記憶装置の高
速読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116602A JPS5740800A (en) | 1980-08-22 | 1980-08-22 | High-speed readout circuit of sequential storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55116602A JPS5740800A (en) | 1980-08-22 | 1980-08-22 | High-speed readout circuit of sequential storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5740800A JPS5740800A (en) | 1982-03-06 |
| JPS6143792B2 true JPS6143792B2 (ja) | 1986-09-30 |
Family
ID=14691214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55116602A Granted JPS5740800A (en) | 1980-08-22 | 1980-08-22 | High-speed readout circuit of sequential storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5740800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241666A (ja) * | 1988-07-29 | 1990-02-09 | Matsushita Refrig Co Ltd | トランジスタインバータ装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2974476B2 (ja) * | 1991-12-09 | 1999-11-10 | 三田工業株式会社 | メモリ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100941A (en) * | 1975-12-31 | 1977-08-24 | Olivetti & Co Spa | Device for addressing memory |
-
1980
- 1980-08-22 JP JP55116602A patent/JPS5740800A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100941A (en) * | 1975-12-31 | 1977-08-24 | Olivetti & Co Spa | Device for addressing memory |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241666A (ja) * | 1988-07-29 | 1990-02-09 | Matsushita Refrig Co Ltd | トランジスタインバータ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5740800A (en) | 1982-03-06 |
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