JPS6239472Y2 - - Google Patents
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- Publication number
- JPS6239472Y2 JPS6239472Y2 JP12559780U JP12559780U JPS6239472Y2 JP S6239472 Y2 JPS6239472 Y2 JP S6239472Y2 JP 12559780 U JP12559780 U JP 12559780U JP 12559780 U JP12559780 U JP 12559780U JP S6239472 Y2 JPS6239472 Y2 JP S6239472Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- storage device
- output
- ram
- generation means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 28
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Description
【考案の詳細な説明】
本考案はドツトパターンデータを所定ドツト間
隔で順に取り出す回路に関する。
隔で順に取り出す回路に関する。
例えば第１図に示すドツトラインプリンタは印
字行方向に往復運動するシヤトルバー１に複数個
のドツトヘツド２を並設し、１個のドツトヘツド
２が複数ドツトを分担して印字するものであるが
低密度印字から高密度印字に切換えたときドツト
ヘツドの最高印字速度を越えてしまうため、通常
１ドツトラインのパターンデータを所定ドツト間
隔で順に取り出して編集し、第２図に示すように
複数回同じラインを走査して１ドツトラインの印
字を完了するようにしている。
字行方向に往復運動するシヤトルバー１に複数個
のドツトヘツド２を並設し、１個のドツトヘツド
２が複数ドツトを分担して印字するものであるが
低密度印字から高密度印字に切換えたときドツト
ヘツドの最高印字速度を越えてしまうため、通常
１ドツトラインのパターンデータを所定ドツト間
隔で順に取り出して編集し、第２図に示すように
複数回同じラインを走査して１ドツトラインの印
字を完了するようにしている。
この様なパターンデータ編集回路として、従来
は第３図に示す回路構成をとつていた。すなわち
第３図に示すものはアドレスカウンタ３、切換ゲ
ート４およびランダムアクセスメモリ（以下
RAMという）５およびフリツプフロツプ回路６
およびインバータ回路１１およびアンドゲート回
路１２とを備え、先ずカウンタリセツト信号によ
りアドレスカウンタ３をリセツトし、外部装置よ
りデータを受信するときには切換ゲート４をＡ側
に切換え、アドレスカウンタ３を動作しながら
RAM５に記憶するようにし、また印字するとき
には切換ゲート４をＢ側に切換え、フリツプフロ
ツプ回路６をセツトまたはリセツトしたままアド
レスカウンタ３を動作し、RAM５より１ビツト
おきに出力するようにしていた。
は第３図に示す回路構成をとつていた。すなわち
第３図に示すものはアドレスカウンタ３、切換ゲ
ート４およびランダムアクセスメモリ（以下
RAMという）５およびフリツプフロツプ回路６
およびインバータ回路１１およびアンドゲート回
路１２とを備え、先ずカウンタリセツト信号によ
りアドレスカウンタ３をリセツトし、外部装置よ
りデータを受信するときには切換ゲート４をＡ側
に切換え、アドレスカウンタ３を動作しながら
RAM５に記憶するようにし、また印字するとき
には切換ゲート４をＢ側に切換え、フリツプフロ
ツプ回路６をセツトまたはリセツトしたままアド
レスカウンタ３を動作し、RAM５より１ビツト
おきに出力するようにしていた。
しかしながら前記従来のものはアドレス線数に
応じて多くの切換ゲート回路が必要となり、コス
ト高になる欠点があつた。
応じて多くの切換ゲート回路が必要となり、コス
ト高になる欠点があつた。
本考案は前記欠点を除去するため、アドレスカ
ウンタの下位ビツトと上位ビツトとを分離し、ド
ツトパターンデータをRAMに書込むときには下
位ビツトと上位ビツトとを連結して計数動作さ
せ、ドツトパターンデータをRAMから読出すと
きには下位ビツトを任意の値に固定し上位ビツト
のみ計数動作させるもので、以下図面にしたがい
詳細に説明する。
ウンタの下位ビツトと上位ビツトとを分離し、ド
ツトパターンデータをRAMに書込むときには下
位ビツトと上位ビツトとを連結して計数動作さ
せ、ドツトパターンデータをRAMから読出すと
きには下位ビツトを任意の値に固定し上位ビツト
のみ計数動作させるもので、以下図面にしたがい
詳細に説明する。
第４図は本考案のドツトパターン編集回路の一
実施例を示す図、第５図〜第７図は第４図の回路
のタイムチヤートである。
実施例を示す図、第５図〜第７図は第４図の回路
のタイムチヤートである。
第４図において、７はRAM５の上位アドレス
を発生するＮ段のバイナリカウンタ８はRAM５
の最下位アドレスを発生するリセツトおよびプリ
セツトが可能なＪ−Ｋフリツプフロツプ回路（以
下Ｊ−Ｋ FFという）９はアンドゲート回路、
１０はオアゲート回路である。なお、RAM５は
ライトリード端子Ｗ／がハイレベルのときにラ
イト動作を行いロウレベルのときにリード動作を
行う。
を発生するＮ段のバイナリカウンタ８はRAM５
の最下位アドレスを発生するリセツトおよびプリ
セツトが可能なＪ−Ｋフリツプフロツプ回路（以
下Ｊ−Ｋ FFという）９はアンドゲート回路、
１０はオアゲート回路である。なお、RAM５は
ライトリード端子Ｗ／がハイレベルのときにラ
イト動作を行いロウレベルのときにリード動作を
行う。
次に、この回路の動作をタイムチヤートを参照
して説明する。
して説明する。
RAM５にデータを記憶する場合（第５図のタ
イムチヤート参照）カウンタ信号をロウレベルの
ままにし、プリセツト信号をハイレベルのままに
する。また、カウンタリセツト信号およびリセツ
ト信号をロウレベルにしてバイナリカウンタ７お
よびＪ−Ｋ FF８をリセツトし、RAM５のアド
レスを０にする。ここでライト／リード信号をハ
イレベルにすると、時点ＡでRAM５の０番地に
入力データが記憶される。その後、時点Ｂになる
と、Ｊ−Ｋ FF８の出力が反転してRAM５のア
ドレスが１になり、時点ＣでRAM５の１番地に
入力データが記憶される。Ｊ−Ｋ FF８の出力
が反転してハイレベルになると、アンドゲート回
路９およびオアゲート回路１０を介してバイナリ
カウンタ７のカウント端子UPがハイレベルにな
り、時点Ｄでバイナリカウンタ７がカウントアツ
プする。時点Ｄでは、Ｊ−Ｋ FF８の出力が再
び反転してロウレベルになる。従つて時点Ｄで
RAM５のアドレスが２になり、時点ＥでRAM５
の２番地に入力データが記憶される。以降RAM
５のアドレスが３，４，５，……と順次変つてい
く。このように、Ｊ−Ｋ FF８とバイナリカウ
ンタ７とは共動して（Ｎ＋１）段のバイナリカウ
ンタの機能を果たしている。
イムチヤート参照）カウンタ信号をロウレベルの
ままにし、プリセツト信号をハイレベルのままに
する。また、カウンタリセツト信号およびリセツ
ト信号をロウレベルにしてバイナリカウンタ７お
よびＪ−Ｋ FF８をリセツトし、RAM５のアド
レスを０にする。ここでライト／リード信号をハ
イレベルにすると、時点ＡでRAM５の０番地に
入力データが記憶される。その後、時点Ｂになる
と、Ｊ−Ｋ FF８の出力が反転してRAM５のア
ドレスが１になり、時点ＣでRAM５の１番地に
入力データが記憶される。Ｊ−Ｋ FF８の出力
が反転してハイレベルになると、アンドゲート回
路９およびオアゲート回路１０を介してバイナリ
カウンタ７のカウント端子UPがハイレベルにな
り、時点Ｄでバイナリカウンタ７がカウントアツ
プする。時点Ｄでは、Ｊ−Ｋ FF８の出力が再
び反転してロウレベルになる。従つて時点Ｄで
RAM５のアドレスが２になり、時点ＥでRAM５
の２番地に入力データが記憶される。以降RAM
５のアドレスが３，４，５，……と順次変つてい
く。このように、Ｊ−Ｋ FF８とバイナリカウ
ンタ７とは共動して（Ｎ＋１）段のバイナリカウ
ンタの機能を果たしている。
また、RAM５からデータを読み出す場合、ラ
イト／リード信号をロウレベルのままにする。さ
らにカウント信号をロウレベルにする。ここで
RAM５の偶数番地（０，２，４，……）からデ
ータを読み出す場合（第６図のタイムチヤート参
照）、カウンタリセツト信号およびリセツト信号
をロウレベルにしてバイナリカウンタ７およびＪ
−Ｋ FF８をリセツトし、RAM５のアドレスを
０にする。ただし、プリセツト信号はハイレベル
のままにしておく。RAM５のアドレスが０にな
ると、RAM５から０番地のデータが出力され
る。カウンタ信号をハイレベルにすると、時点ａ
でバイナリカウンタ７はカウントアツプする。時
点ａではＪ−Ｋ FF８のＪ入力およびＫ入力信
号は共にロウレベルなのでＪ−Ｋ FF８の出力
は変化せず依然ロウレベルのままである。従つ
て、時点ａでRAM５のアドレスが２になりRAM
５から２番地のデータが出力される。時点ｂにな
ると、バイナリカウンタ７は再びカウントアツプ
するが、Ｊ−Ｋ FF８の出力は依然ロウレベル
のままなのでRAM５のアドレスが４になり、
RAM５から４番地のデータが出力される。以降
RAM５のアドレスが６，８，10……と順次変つ
ていく。
イト／リード信号をロウレベルのままにする。さ
らにカウント信号をロウレベルにする。ここで
RAM５の偶数番地（０，２，４，……）からデ
ータを読み出す場合（第６図のタイムチヤート参
照）、カウンタリセツト信号およびリセツト信号
をロウレベルにしてバイナリカウンタ７およびＪ
−Ｋ FF８をリセツトし、RAM５のアドレスを
０にする。ただし、プリセツト信号はハイレベル
のままにしておく。RAM５のアドレスが０にな
ると、RAM５から０番地のデータが出力され
る。カウンタ信号をハイレベルにすると、時点ａ
でバイナリカウンタ７はカウントアツプする。時
点ａではＪ−Ｋ FF８のＪ入力およびＫ入力信
号は共にロウレベルなのでＪ−Ｋ FF８の出力
は変化せず依然ロウレベルのままである。従つ
て、時点ａでRAM５のアドレスが２になりRAM
５から２番地のデータが出力される。時点ｂにな
ると、バイナリカウンタ７は再びカウントアツプ
するが、Ｊ−Ｋ FF８の出力は依然ロウレベル
のままなのでRAM５のアドレスが４になり、
RAM５から４番地のデータが出力される。以降
RAM５のアドレスが６，８，10……と順次変つ
ていく。
RAM５の奇数番地（１，３，５，…）からデ
ータを読み出す場合（第７図のタイムチヤート参
照）、カウンタリセツト信号をロウレベルにして
バイナリカウンタ７をリセツトするが、Ｊ−Ｋ
FF８はプリセツト信号をロウレベルにしてその
出力をハイレベルのままにする。ただし、リセツ
ト信号はハイレベルのままにしておく。これで、
RAM５のアドレスが１になり、RAM５から１番
地のデータが出力される。カウント信号をハイレ
ベルにすると、時点ａでバイナリカウンタ７はカ
ウントアツプする。時点ａではＪ−Ｋ FF８の
Ｊ入力およびＫ入力信号は共にロウレベルなので
Ｊ−Ｋ FF８の出力は変化せず依然ハイレベル
のままである。従つて時点ａでRAM５のアドレ
スが３になり、RAM５から３番地のデータが出
力される。時点ｂになると、バイナリカウンタ７
は再びカウントアツプするが、Ｊ−Ｋ FF８の
出力は依然ハイレベルのままなのでRAM５のア
ドレスが５になり、RAM５から５番地のデータ
が出力される。以降、RAM５のアドレスが７，
９，11，……と順次変つていく。
ータを読み出す場合（第７図のタイムチヤート参
照）、カウンタリセツト信号をロウレベルにして
バイナリカウンタ７をリセツトするが、Ｊ−Ｋ
FF８はプリセツト信号をロウレベルにしてその
出力をハイレベルのままにする。ただし、リセツ
ト信号はハイレベルのままにしておく。これで、
RAM５のアドレスが１になり、RAM５から１番
地のデータが出力される。カウント信号をハイレ
ベルにすると、時点ａでバイナリカウンタ７はカ
ウントアツプする。時点ａではＪ−Ｋ FF８の
Ｊ入力およびＫ入力信号は共にロウレベルなので
Ｊ−Ｋ FF８の出力は変化せず依然ハイレベル
のままである。従つて時点ａでRAM５のアドレ
スが３になり、RAM５から３番地のデータが出
力される。時点ｂになると、バイナリカウンタ７
は再びカウントアツプするが、Ｊ−Ｋ FF８の
出力は依然ハイレベルのままなのでRAM５のア
ドレスが５になり、RAM５から５番地のデータ
が出力される。以降、RAM５のアドレスが７，
９，11，……と順次変つていく。
なお、本考案は前記実施例に限らず、例えばＪ
−Ｋ FF８を複数段接続して下位複数ビツトを
任意の値に固定し得るバイナリカウンタにしても
よく、このようにすれば１ビツトごとではなく複
数ビツトごとにデータを取り出すことができる。
また前述の如くＪ−Ｋ FF８を複数段接続する
のではなく、任意の値をセツトし得る市販のプリ
セツトカウンタを用いるようにしてもよい。また
第４図ではアドレス線を４本しか図示していない
が、通常10本か11本程度必要となり、これに対応
してバイナリカウンタも10段か11段程度必要とな
ることはもちろんである。
−Ｋ FF８を複数段接続して下位複数ビツトを
任意の値に固定し得るバイナリカウンタにしても
よく、このようにすれば１ビツトごとではなく複
数ビツトごとにデータを取り出すことができる。
また前述の如くＪ−Ｋ FF８を複数段接続する
のではなく、任意の値をセツトし得る市販のプリ
セツトカウンタを用いるようにしてもよい。また
第４図ではアドレス線を４本しか図示していない
が、通常10本か11本程度必要となり、これに対応
してバイナリカウンタも10段か11段程度必要とな
ることはもちろんである。
以上詳細に説明したようにアドレス線数と同数
のゲートを有する切替ゲート回路を不要とし、素
子数を低減することができる効果があり、コスト
を下げることができる。
のゲートを有する切替ゲート回路を不要とし、素
子数を低減することができる効果があり、コスト
を下げることができる。
第１図は一般的なドツトラインプリンタを示す
図、第２図はドツトラインプリンタによる印字方
法を示す図、第３図は従来のドツトパターン編集
回路を示す図、第４図は本考案の一実施例のドツ
トパターン編集回路を示す図、第５図〜第７図は
第４図の回路のタイムチヤートであり、第５図は
書込み、第６図は偶数番地の読出し、第７図は奇
数番地の読出しタイムチヤートである。 ５……RAM、７……バイナリカウンタ、８…
…Ｊ−Ｋ FF、９……アンドゲート回路、１０
……オアゲート回路。
図、第２図はドツトラインプリンタによる印字方
法を示す図、第３図は従来のドツトパターン編集
回路を示す図、第４図は本考案の一実施例のドツ
トパターン編集回路を示す図、第５図〜第７図は
第４図の回路のタイムチヤートであり、第５図は
書込み、第６図は偶数番地の読出し、第７図は奇
数番地の読出しタイムチヤートである。 ５……RAM、７……バイナリカウンタ、８…
…Ｊ−Ｋ FF、９……アンドゲート回路、１０
……オアゲート回路。
Claims (1)
- 【実用新案登録請求の範囲】 ドツトパターンを記憶する書込み／読出し可能
な記憶装置と、この記憶装置の上位アドレスを発
生する上位アドレス発生手段と、この記憶装置の
下位アドレスを発生する下位アドレス発生手段と
から成り、さらに 上記上位アドレス発生手段は記憶装置への書き
込み時には下位アドレス発生手段の特定出力によ
り計数を行い、一方読み出し時には初期値にセツ
トされた後に上記特定出力によらずに順次計数を
行う構成を有し、 上記下位アドレス発生手段は記憶装置への書き
込み時には“１”および“０”の出力を交互に発
生して上位アドレスと共に記憶装置の連続アドレ
スを発生し、一方読み出し時には最初“０”（ま
たは“１”）を出力して上位アドレスと共に記憶
装置の偶数（または寄数）アドレスを連続して発
生し、続いて“１”（または“０”）を出力して上
位アドレスと共に記憶装置の奇数（または偶数）
アドレスを連続して発生する構成を有することを
特徴とするドツトパターン編集回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12559780U JPS6239472Y2 (ja) | 1980-09-05 | 1980-09-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12559780U JPS6239472Y2 (ja) | 1980-09-05 | 1980-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750765U JPS5750765U (ja) | 1982-03-23 |
| JPS6239472Y2 true JPS6239472Y2 (ja) | 1987-10-08 |
Family
ID=29486061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12559780U Expired JPS6239472Y2 (ja) | 1980-09-05 | 1980-09-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6239472Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421147Y2 (ja) * | 1986-04-15 | 1992-05-14 |
-
1980
- 1980-09-05 JP JP12559780U patent/JPS6239472Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750765U (ja) | 1982-03-23 |
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