JPS60232594A - 文字信号等発生装置 - Google Patents
文字信号等発生装置Info
- Publication number
- JPS60232594A JPS60232594A JP59089046A JP8904684A JPS60232594A JP S60232594 A JPS60232594 A JP S60232594A JP 59089046 A JP59089046 A JP 59089046A JP 8904684 A JP8904684 A JP 8904684A JP S60232594 A JPS60232594 A JP S60232594A
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- JP
- Japan
- Prior art keywords
- memory
- axis direction
- character
- address
- character signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理システム等の出力ｉ置として使用さ
れる印刷装置るるいは表示装を等（以下印刷装置等と称
す）の文字信号等発生装置、特に日本文の印刷装置等に
適するドツトパターンによる文字信号等発生装置に関す
るものである。
れる印刷装置るるいは表示装を等（以下印刷装置等と称
す）の文字信号等発生装置、特に日本文の印刷装置等に
適するドツトパターンによる文字信号等発生装置に関す
るものである。
第１図はこの積の印刷装置等の従来例の構成金示すブロ
ック図全示し１文字コード信号人を与えると輩１メそり
１からドツトパターン（ｉｔ号Ｂがメモリ２に送出妊ｎ
、第２メモリ２からイメージ信号０が印字装置めるいは
表示装置等の出力装置１Ｌ３に与えらｎ、出力装ｗｔ３
において文字等が表示さｎる。
ック図全示し１文字コード信号人を与えると輩１メそり
１からドツトパターン（ｉｔ号Ｂがメモリ２に送出妊ｎ
、第２メモリ２からイメージ信号０が印字装置めるいは
表示装置等の出力装置１Ｌ３に与えらｎ、出力装ｗｔ３
において文字等が表示さｎる。
４及び５はアドレスカウンタ回路、６は中央処理装［（
ＯＰＵ）で、これらの装置及び回ｗＩは、前記第１メモ
リ１エクの読み出し、ならびに第２メモリ２への簀込み
のアドレス手段足められた一方向にカウントアツプして
第１メモリ内の文字等のドツトパターンの配列が正しく
第２メモリ円に曹き写されるよう制御している。
ＯＰＵ）で、これらの装置及び回ｗＩは、前記第１メモ
リ１エクの読み出し、ならびに第２メモリ２への簀込み
のアドレス手段足められた一方向にカウントアツプして
第１メモリ内の文字等のドツトパターンの配列が正しく
第２メモリ円に曹き写されるよう制御している。
このような従来装置の場合、印字する文字等のパターン
はすべて第１メモリ１中に格納されている必要があり１
例えば上下逆の文字等を印字する必要がろる場合は、そ
のようなパターン全独立の文字として予め用意しておく
必要がるって、第１メモリの増大を招き装置が高価とな
る欠点がめった。
はすべて第１メモリ１中に格納されている必要があり１
例えば上下逆の文字等を印字する必要がろる場合は、そ
のようなパターン全独立の文字として予め用意しておく
必要がるって、第１メモリの増大を招き装置が高価とな
る欠点がめった。
そこで本発明は回転文字や図形等を８易に発生させるこ
とができる文字信号等発生装置ｔを提供しようとするも
のである。
とができる文字信号等発生装置ｔを提供しようとするも
のである。
即ち本発明は、ｉｔメモリ１から第２メモリ２ヘドツト
パターン１６号Ｂｔ−転送する場合、第１メそす１には
横方向（Ｘｍ万方向に＋（プラス）または−（マイナス
）全行ない％ １行を読み出すどとｒｃＹ万同方向（シ
ラス）または−（マイナス）の行金送るためのカウンタ
を付加し、また、同様に第２のメモリ２にアップダウン
カウンタ全付加してカウントアツプまたはカウントダウ
ンすることにｊ り３ｇ２のメモリ２へ＊ｉ込むイメー
ジパターンデータが回転するようにしたものでめる。
パターン１６号Ｂｔ−転送する場合、第１メそす１には
横方向（Ｘｍ万方向に＋（プラス）または−（マイナス
）全行ない％ １行を読み出すどとｒｃＹ万同方向（シ
ラス）または−（マイナス）の行金送るためのカウンタ
を付加し、また、同様に第２のメモリ２にアップダウン
カウンタ全付加してカウントアツプまたはカウントダウ
ンすることにｊ り３ｇ２のメモリ２へ＊ｉ込むイメー
ジパターンデータが回転するようにしたものでめる。
以下不発明の芙施例について図面に基づ＠説明すれは次
の通りでおる。
の通りでおる。
第２図は本発明の一実施例の１０ツク図で、１゜２．３
．６は第１図に示した従来例と同様の装置であり、７．
８が本発明により新たに追加したアドレスアップダウン
制御回路である。１４．１５は第１図の４．！５におけ
ると同様にアドレスをカウントするが、７，８の制御に
エフカウント方向を正逆に換えうるものである。
．６は第１図に示した従来例と同様の装置であり、７．
８が本発明により新たに追加したアドレスアップダウン
制御回路である。１４．１５は第１図の４．！５におけ
ると同様にアドレスをカウントするが、７，８の制御に
エフカウント方向を正逆に換えうるものである。
なおアドレスアップダウン制御回路７がアドレスカウン
タ回路１４の中に、またアドレスアップダウン制御回路
８がアドレスカウンタ回路１５の中に含まｎでも差し支
えないが、ここでは理解を容易にするためにアドレスア
ップダウン制御回路１．８全開個にした。
タ回路１４の中に、またアドレスアップダウン制御回路
８がアドレスカウンタ回路１５の中に含まｎでも差し支
えないが、ここでは理解を容易にするためにアドレスア
ップダウン制御回路１．８全開個にした。
さて１文字コード信号等人が与えられると、第１メモリ
には例えば第３図の第１メそりのような文字信号が記憶
さｎる。
には例えば第３図の第１メそりのような文字信号が記憶
さｎる。
またＯ Ｐ Ｕ（中央処理袋＊）６はアドレスカウンタ
回路１４．１６にアドレス基本信号Ｆ、Ｇを送出すると
共に、０ＰＵ８はアドレスアップダウン制御回路７．８
にアドレスアップダウン制御回路７．８がアドレスカウ
ンタ回Ｍｌ ４ 、１５に一制御するためのアドレスカ
ウンタ回路制御信号Ｊ、Ｌの基本となるアドレス制御基
本信号を送出する。
回路１４．１６にアドレス基本信号Ｆ、Ｇを送出すると
共に、０ＰＵ８はアドレスアップダウン制御回路７．８
にアドレスアップダウン制御回路７．８がアドレスカウ
ンタ回Ｍｌ ４ 、１５に一制御するためのアドレスカ
ウンタ回路制御信号Ｊ、Ｌの基本となるアドレス制御基
本信号を送出する。
そうして、アドレスカウンタ回路１４．１５は、アドレ
スカウンタ回路制御信号Ｊ、Ｌの指令を受けると、第１
メ七り１または第２メモリ２に対してアップまたはダウ
ンしたメモリアドレスＤ、Ｈを送出する。
スカウンタ回路制御信号Ｊ、Ｌの指令を受けると、第１
メ七り１または第２メモリ２に対してアップまたはダウ
ンしたメモリアドレスＤ、Ｈを送出する。
これらのメモリアドレスＤ 、Ｂ＆Ｃ応じて第１メ七り
から読み出されたドツトパターン信号Ｂは第２メモリ２
へ送出される。
から読み出されたドツトパターン信号Ｂは第２メモリ２
へ送出される。
出力装置３へは第２メモリ２から読み出でれたイメージ
信号０が送出される。
信号０が送出される。
ここでアドレスカウンタ回Ｖ６１４がアップダウンまた
はアドレスカウンタ回路１５がアップダウンすることに
より第３図、第５図、第１図、第９図の右図の様なイメ
ージ信号が第２メモリ２に生成さｎる。
はアドレスカウンタ回路１５がアップダウンすることに
より第３図、第５図、第１図、第９図の右図の様なイメ
ージ信号が第２メモリ２に生成さｎる。
即ち、とｎら第３図、第５図、第７図、第９図はＦとい
う文字信号が第１メモリから第２メモリへ転送される状
態を示し、Ｘは横方向、Ｙは縦方向、（＋）はカウンタ
がアップした場合の方向を示している。例えば第３図は
第１メモリのＸ、Ｙアドレスヲ＋、第２メモリのＸアド
レスを＋、Ｘアドレスを十方向にカウントしたときに第
１メモリのＦが第２メモリでＦとなることを表わしてい
る。
う文字信号が第１メモリから第２メモリへ転送される状
態を示し、Ｘは横方向、Ｙは縦方向、（＋）はカウンタ
がアップした場合の方向を示している。例えば第３図は
第１メモリのＸ、Ｙアドレスヲ＋、第２メモリのＸアド
レスを＋、Ｘアドレスを十方向にカウントしたときに第
１メモリのＦが第２メモリでＦとなることを表わしてい
る。
また第４図は第３図のメモリの′Ｐ４ｉみ出し及び“汀
き込み方向倉、第６図は第５図のメモリの読み出し及び
書き込み方向を、第８図は第７図のメモリの読み出し及
び臀き込み方向を第１０図は第９図のメモリの読み出し
及び書き込み方向を夫々表わしている。ここで例えば、
第６図は第１メモリのＸ、Ｙ方向をカウントアツプし、
第２メモリのＸ。
き込み方向倉、第６図は第５図のメモリの読み出し及び
書き込み方向を、第８図は第７図のメモリの読み出し及
び臀き込み方向を第１０図は第９図のメモリの読み出し
及び書き込み方向を夫々表わしている。ここで例えば、
第６図は第１メモリのＸ、Ｙ方向をカウントアツプし、
第２メモリのＸ。
Ｙ方向をカウントダウンしていること全表わしている。
なおアドレスカウンタ回路１４及びアドレスカウンタ回
路１５のアップダウンの組み合わせは第４図、第６図、
第８図、第１０図以外にもある。
路１５のアップダウンの組み合わせは第４図、第６図、
第８図、第１０図以外にもある。
第１メモリのＸ方向と第２メモリのＸ方向のアドレスカ
ウンターの一方が十方向、他方が一方向にカウントする
場合は第１１図に示すようにいづれもデータビットの入
れ換えを行なって第１メモリ１から第２メモリ２ヘデー
タの転送を行なわなければならない。
ウンターの一方が十方向、他方が一方向にカウントする
場合は第１１図に示すようにいづれもデータビットの入
れ換えを行なって第１メモリ１から第２メモリ２ヘデー
タの転送を行なわなければならない。
第１１図はデータビット数が８ビット単位の場合である
が、第１メモリ１から５ｇ２メモリ２ヘドツトパターン
１に方′ｔ−祇込するとき、第１メモリ１のＸ方向カウ
ンタがダウンされたとき、または第２メモリ２のＸ方向
カウンタがダウンされたときこのようなビットの入れ換
えが行なわれる。
が、第１メモリ１から５ｇ２メモリ２ヘドツトパターン
１に方′ｔ−祇込するとき、第１メモリ１のＸ方向カウ
ンタがダウンされたとき、または第２メモリ２のＸ方向
カウンタがダウンされたときこのようなビットの入れ換
えが行なわれる。
なお、Ｘ軸とＹ４１１ｆｆｉ入れ換えても同様に実行さ
れることは勿耐であるう 本発明は以上心間したようにメモリアドレスのアップダ
ウンを制御するアドレスアップダウン制御回路を付加す
るだけでその実用化が容易である効果と相俟って文字及
び図形の回転方式として工業的に優れたものである。
れることは勿耐であるう 本発明は以上心間したようにメモリアドレスのアップダ
ウンを制御するアドレスアップダウン制御回路を付加す
るだけでその実用化が容易である効果と相俟って文字及
び図形の回転方式として工業的に優れたものである。
第１図は従来装置のブロック図、第２図は本発゛ 明実
施例のブロック図、第３図、第５図、第７図。 第９図は第１メモリから第２メモリへＦ文字信号を転送
したとき第２メモリの状態を示す説明図、第４図、第６
図、第８図及び第１０図は夫々第３図、第５図、第７図
及び第９図における各メモリの読み出し及び書き込み方
向を示す説明図、第１１図は第１メモリから第２メモリ
へ文字信号を転送するとき、第１メモリのＸ方向カウン
タがダウンさ九たとき、または第２メモリのＸ方向カウ
ンタがダウンされる時のデータビットの入ｎ換え状態を
示す説明図である。 １・・・第１メモリ、２・・・第２メモリ、３・・・出
力装置、４，５．１４及び１５・・・アドレスカウンタ
回路、６・・・中央処理装置（ＯＰＵ）？及び８・・・
アドレスアップダウン制御回路。 特許出願人 日本電気味式会社 −一一一一−Ｘ（中） −一一一一一×【十）第 ４
図 第５図 第 ６ 図 第 ７ 図 一一一一一一一−−ｘＣ↑ノーーーーーー−１）ＣＬ＋
）第゛８ 図 第 ９ 図 一一一一一−Ｘ（十２ −一一一一λＣナノ第１０図
施例のブロック図、第３図、第５図、第７図。 第９図は第１メモリから第２メモリへＦ文字信号を転送
したとき第２メモリの状態を示す説明図、第４図、第６
図、第８図及び第１０図は夫々第３図、第５図、第７図
及び第９図における各メモリの読み出し及び書き込み方
向を示す説明図、第１１図は第１メモリから第２メモリ
へ文字信号を転送するとき、第１メモリのＸ方向カウン
タがダウンさ九たとき、または第２メモリのＸ方向カウ
ンタがダウンされる時のデータビットの入ｎ換え状態を
示す説明図である。 １・・・第１メモリ、２・・・第２メモリ、３・・・出
力装置、４，５．１４及び１５・・・アドレスカウンタ
回路、６・・・中央処理装置（ＯＰＵ）？及び８・・・
アドレスアップダウン制御回路。 特許出願人 日本電気味式会社 −一一一一−Ｘ（中） −一一一一一×【十）第 ４
図 第５図 第 ６ 図 第 ７ 図 一一一一一一一−−ｘＣ↑ノーーーーーー−１）ＣＬ＋
）第゛８ 図 第 ９ 図 一一一一一−Ｘ（十２ −一一一一λＣナノ第１０図
Claims (1)
- ドツト表現の文字パターン等を横方向（Ｘ軸方向）と縦
方向（Ｙ軸方向）の２次元の配列で記憶する第１のメモ
リと、その文字パターン等を印字装置Ｔｏるい扛懺示装
置等に出力するためイメージパターンとして記憶する第
４のメモリとｔ備え、七のｇｔのメモリに記憶された文
字ノセターン等の各ドツトの情報をＸ軸方向に１行を読
み出すごとにＹ軸方向に行を送って順次読み出すと共に
ｓ第２のメモリＶｃｘ軸方向に１行を薔も込むごとにＹ
軸方向に行を送って順次曹き込むアドレス手Ｒｔ−有す
る文字信号等発生装置ｉｔにおいて、第１のメモリより
読み出すためのＸ軸方向、Ｙ軸方向に順次送るためのそ
れぞれのアドレス手段と、第２のメモリＶｃＶき込むた
めのＸ軸方向、Ｙ１１１１１方向に順次送るためのそれ
ぞれのアドレス手段との少くも１つのアドレス手Ｒは正
逆１同に送り方向を転換できるカウンタを具備したこと
を特徴とする文字信号等発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089046A JPS60232594A (ja) | 1984-05-02 | 1984-05-02 | 文字信号等発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59089046A JPS60232594A (ja) | 1984-05-02 | 1984-05-02 | 文字信号等発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60232594A true JPS60232594A (ja) | 1985-11-19 |
Family
ID=13959942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59089046A Pending JPS60232594A (ja) | 1984-05-02 | 1984-05-02 | 文字信号等発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60232594A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338986A (ja) * | 1986-08-05 | 1988-02-19 | 富士ゼロックス株式会社 | 画像メモリ制御装置 |
| JPS6395952A (ja) * | 1986-10-13 | 1988-04-26 | Brother Ind Ltd | 印字装置 |
| JPS63276560A (ja) * | 1987-03-31 | 1988-11-14 | Hitachi Ltd | ビデオプリンタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961876A (ja) * | 1982-10-01 | 1984-04-09 | 松下電器産業株式会社 | 文字回転装置 |
-
1984
- 1984-05-02 JP JP59089046A patent/JPS60232594A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961876A (ja) * | 1982-10-01 | 1984-04-09 | 松下電器産業株式会社 | 文字回転装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6338986A (ja) * | 1986-08-05 | 1988-02-19 | 富士ゼロックス株式会社 | 画像メモリ制御装置 |
| JPS6395952A (ja) * | 1986-10-13 | 1988-04-26 | Brother Ind Ltd | 印字装置 |
| JPH0478110B2 (ja) * | 1986-10-13 | 1992-12-10 | Brother Ind Ltd | |
| JPS63276560A (ja) * | 1987-03-31 | 1988-11-14 | Hitachi Ltd | ビデオプリンタ |
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