JPS6039686A - パタ−ン書込回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）発明の技術分野 本発明はイメージ情報や文字情報等を表示する表示装置
や印刷する印刷装置等の情報出力装置に係り、特に該情
報出力装置のビットマツプメモリに前記イメージ情報や
文字情報等を高速に書込むことを可能とするパターン書
込回路に関する。

（ｂ）従来技術と問題点 文字発生回路、パターンレジスタ及びビットマツプメモ
リを備え、イメージ情報や文字情報を取り扱う情報出力
装置に於いて、従来は前記ビットマツプメモリにデータ
を書込む場合、装置の１クロツクサイクルに１ドツトの
データしか書込めず、複数ドツトを同時に書込むことが
出来なかった。

これは取り扱う情報がピントマツプメモリ上の任意のア
ドレスに任意の形状で書込まれる必要があるため、ｌド
ツトづつＸ方向とＹ方向のアドレスを指示する必要があ
るからである。第１図は従来　−の文字発生回路からビ
ットマツプメモリにデータを書込む方法を説明する図で
ある。入力より文字コードが文字発生回路ｌに、文字及
びパターン発生のコマンド（以下コマンドと称す）がカ
ウンタ制御回路５に入り、前記文字コード及びカウンタ
制御回路５からの出力により選択された文字情報が文字
発生回路ｌから読出され、マルチプレクサ２に送出され
る。又前記コマンドによりカウンタ制御回路５が起動さ
れ文字発生回路ｌとアドレスカウンタ４とマルチプレク
サ２を制御する。カウンタ制御回路５は文字発生回路１
から読出された一連の文字情報を１ビツトづつビットマ
ツプメモリ３に送出するようにマルチプレクサ２を制御
し、同時に前記マルチプレクサ２から送出される文字情
報の１ビツト毎の、ビットマツプメモリ３上における書
込みアドレスを指示するようにアドレスカウンタ４を制
御する。従って文字発生回路１から読出された文字情報
はビットマツプメモリ３上のカウンタ制御回路５が指示
するアドレスに１ビツトづづ書込まれる。イメージ情報
を書込む場合は文字発生回路ｌの代わりにイメージ情報
を格納するパターンレジスタを設け、該パターンレジス
タからマルチプレクサ２にイメージ情報を送出して、前
記同様１ビツトづつ書込むこととなる。従ってデータを
高速にビットマツプメモリ３に書込むことが出来ないと
いう欠点がある。

（Ｃ）発明の目的 本発明の目的は上記欠点を除く為、ビットマツプメモリ
に複数ビットを１クロツクサイクルで書込めるようにし
たパターン書込回路を提供することにある。

（ｄ）発明の構成 本発明の構成は少なくとも文字発生回路、パターンレジ
スタ及びビットマツプメモリを備え、イメージ情報や文
字情報を取り扱う情報出力装置に於いて、前記ビットマ
ツプメモリが２″個の記憶素子で構成される場合、該ビ
ットマツプメモリに書込むデータの区切を検出する手段
と、該区切検出手段の制御により前記ビットマツプメモ
リに書込みアドレス又は該書込アドレスの下位ｎビット
を除くアドレスを送出する手段と、前記区切検出手段の
制御により前記２°個の記憶素子を同時にイネーブルと
する手段と、前記区切検出手段の制御により１ドツト毎
か２１　ドツト毎にデータを送出する手段を設け、前記
ビットマツプメモリに書込むデータが２”ビット毎に区
切れる時は２ｒ１ドツト毎に書込み、２ｎビツトで区切
れない時は１ドツトごとに書込むようにしたものである
。

（ｅ）発明の実施例 第２図は本発明の一実施例を示す回路のブロック図であ
る。入力から文字コードが文字発生回路１に、コマンド
がカウンタ制御回路７に入る。文字発生回路１は前記文
字コードに対応する文字情報をデータ選択回路６に送出
する。又カウンタ制御回路７は前記コマンドにより起動
され、下記に説明する条件に基づき高速書込みが可能か
否かを判断する。即ちビットマツプメモリ３を構成する
記憶素子の数と、書込む文字情報のドツトの切れ目との
関係を調べる。例えばビットマツプメモリ３が１Ｍビッ
トのメモリで、記憶素子の２５６にビットＲＡＭが４個
で該メモリを構成しているとすれば、該ＲＡＭ４個を同
時にイネーブルとすれば同時に書込めるピント数は４ビ
ツトである。又この４個のＲＡＭに同時にデータを書込
むには、制御を簡単にする為書込みデータが４個のＲＡ
Ｍに過不足なしに書込めるような切れ目を持つ必要があ
る。即ち４個のＲＡＭｔ−Ａ、Ｂ、Ｃ，Ｄとすればデー
タはＡより書始めてＢ、Ｃ，Ｄと書込まれて終了するよ
うなもので、Ｂより書始めるとか、Ｃで終了するような
構成のデータではないことである。上記条件を満たす場
合、カウンタ制御回路７は高速書込みが可能と判断し、
データ選択回路６を制御して１クロツクサイクルに前記
ＲＡＭの個数と同数の複数ビット、例えば４ビツトづつ
書込みデータをピントマツプメモリ３に送出させる。

又カウンタ制御回路７はアドレスカウンタ８を制御して
ビットマツプメモリ３のデータ書込みアドレスの下位ｎ
ビットを除くアドレスをビットマツプメモリ３に送出さ
せる。ここでｎはＲＡＭが４個ならば２で、１６個なら
ば４である。従ってアドレスカウンタ８はｎが２ならば
１クロツクサイクル毎に４アドレスづつアドレスを増減
して送出する。また同時にアドレスカウンタ８は書込制
御回路９に前記ｎビットを送出し、書込制御回路９はカ
ウンタ制御回路７の指示によりビットマツプメモリ３に
前記ｎビットを送出し、ビットマップメモリ３０２″個
の記憶素子を同時にイネーブルとする。従って文字発生
回路１から送出される文字情報は従来の１ドツトづつ書
込む場合の２ｎ倍速（なる。

若しカウンタ制御回路７が高速書込み不可能と判断した
場合は、アドレスカウンタ８を制御して前記下位ｎビッ
トを含んだ全アドレスをビットマツプメモリ３に送出さ
せる。同時に書込制御回路９の機能を停止させる。従っ
て文字情報は従来同様に１ドツトづつビットマツプメモ
リ３に書込まれる。

イメージ情報を書込む場合も上記同様であり、文字発生
回路１０代わりにイメージ情報を格納するパターンレジ
スタを置き換えることで実施できる。即ち、該パターン
レジスタからデータ選択回路６にイメージ情報を送出し
て、前記同様ビットマツプメモリ３に書込むこととなる
。パターンレジスタと文字発生回路１とを設けて切り替
えて使用し得ることは勿論である。

尚本発明は１クロツクサイクルにデータの１ドツトをデ
ータ選択回路６よりビットマツプメモリ３に送出して高
速書込みを行うと、ビットマツプメモリ３は２′１個の
記憶素子がイネーブルとなる為、同一ドツトが２ｎ　ド
ツトビットマツプメモリ３に書込まれるので高速に２ｎ
倍の拡大文字やイメージ情報を書込むことが出来る。

（ｆ）発明の詳細 な説明した如く、本発明は１クロック号イクルで複数ド
ツトづつビットマツプメモリに書込むことが出来るため
、高速にイメージ情報や文字情報を書込むことが出来、
且つ拡大させて記憶させることも可能である。

【図面の簡単な説明】

第１図は従来の文字発生回路からビットマツプメモリに
データを書込む方法を説明する図、第２図は本発明の一
実施例を示す回路のブロック図である。 ■は文字発生回路、２はマルチプレクサ、３はビットマ
ツプメモリ、４はアドレスカウンタ、５はカウンタ制御
回路、６はデータ選択回路、７はカウンタ制御回路、８
はアドレスカウンタ、９は書込制御回路である。

Claims (1)

【特許請求の範囲】
1. 少なくとも文字発生回路、パターンレジスタ及びビット
   マツプメモリを備え、イメージ情報や文字情報を取り扱
   う情報出力装置に於いて、前記ピントマツプメモリが２
   ”個の記憶素子で構成される場合、該ビットマツプメモ
   リに書込むデータの区切を検出する手段と、該区切検出
   手段の制御により前記ビットマツプメモリに書込みアド
   レス又は該書込アドレスの下位ｎビットを除（アドレス
   を送出する手段と、前記区切検出手段の制御により前記
   ２″個の記憶素子を同時にイネーブルとする手段と、前
   記区切検出手段の制御により１ドツト毎か２”　ドツト
   毎にデータを送出する手段とを設け、前記ビットマツプ
   メモリに書込むデータが２”ビット毎に区切れる時は２
   ″　ドツト毎に書込み、２ｎピントで区切れない時は１
   ドツトごとに書込むことを特徴とするパターン書込回路
   。