JPH0832472B2 - 印字制御装置 - Google Patents
印字制御装置Info
- Publication number
- JPH0832472B2 JPH0832472B2 JP2032902A JP3290290A JPH0832472B2 JP H0832472 B2 JPH0832472 B2 JP H0832472B2 JP 2032902 A JP2032902 A JP 2032902A JP 3290290 A JP3290290 A JP 3290290A JP H0832472 B2 JPH0832472 B2 JP H0832472B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- memory
- circuit
- microprocessor
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Accessory Devices And Overall Control Thereof (AREA)
- Dot-Matrix Printers And Others (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドットマトリクス方式の印字装置に関し、特
に文字を囲む外郭線の移動量をベクトルまたは座標で表
す方式のいわゆるベクトルキャラクタジェネレータを用
いる印字装置に適用しうる印字制御装置に関する。
に文字を囲む外郭線の移動量をベクトルまたは座標で表
す方式のいわゆるベクトルキャラクタジェネレータを用
いる印字装置に適用しうる印字制御装置に関する。
従来この種の印字装置では、マイクロプロセッサがベ
クトルキャラクタジェネレータを読み出し、文字の外郭
線のみを「１」で表して一旦ページメモリに書き込んだ
後、やはマイクロプロセッサがページメモリを読み出し
て水平方向または垂直方向の「１」で挟まれた部分を
「１」に変更して再度書き込む方法を用いていた。
クトルキャラクタジェネレータを読み出し、文字の外郭
線のみを「１」で表して一旦ページメモリに書き込んだ
後、やはマイクロプロセッサがページメモリを読み出し
て水平方向または垂直方向の「１」で挟まれた部分を
「１」に変更して再度書き込む方法を用いていた。
上述した従来の方法では多くの処理をマイクロプロセ
ッサで行わせるため、マイクロプロセッサの性能の限界
やマイクロプロセッサ１個では並列処理ができないこと
から比較的高速度な印字装置では印字速度が遅くなるこ
とが問題であった。
ッサで行わせるため、マイクロプロセッサの性能の限界
やマイクロプロセッサ１個では並列処理ができないこと
から比較的高速度な印字装置では印字速度が遅くなるこ
とが問題であった。
本発明による印字制御装置は、少なくとも１文字のド
ットマトリクスサイズ分の容量を有しマイクロプロセッ
サから読み出し・書き込み可能な一時記憶メモリと、マ
イクロプロセッサから初期値をセット可能で一時記憶メ
モリの読み出しアドレスを発生する第一のアドレスカウ
ンタと、一時記憶メモリからの読み出しデータを一時格
納するレジスタと、２のレジスタのビット数をＮとする
とＮビットのレジスタ出力信号に接続されＮビットの信
号を出力するＮ個の論理和回路、Ｎ個の論理否定回路、
Ｎ個の論理積回路、および１個のフリップフロップで構
成する補間回路と、少なくとも１文字のドットマトリク
スサイズ分の容量を有しマイクロプロセッサのアドレス
信号、データ信号、メモリ書き込み信号が接続されマイ
クロプロセッサから書き込み可能でＮビットの出力信号
を有する網パターンメモリと、補間回路とパターンメモ
リの各々Ｎビットの出力信号が接続されるＮ個の論理積
回路と、マイクロプロセッサから初期値をセット可能な
Ｎ個の論理積回路のＮビットの出力信号をページメモリ
に書き込む際にアドレス信号を発生する第二のアドレス
カウンタと、一時記憶メモリへの読み出し要求信号を発
生し一時記憶メモリから応答信号を受信すると一時記憶
メモリへ読み出し信号を発生し一時記憶メモリからの読
み出しデータをレジスタに格納し第一のアドレスカウン
タの内容を＋１カウントアップすると次はページメモリ
への書き込み要求信号を発生してＮ個の論理積回路のＮ
ビットの出力信号を書き込ませ第二のアドレスカウンタ
の内容を＋１カウントアップするタイミング制御回路
と、マイクロプロセッサのアドレス信号、I/O書き込み
信号が接続され第一のアドレスカウンタと第二のアドレ
スカウンタとタイミング制御回路へパルスを発生するデ
コーダ回路とを備えている。
ットマトリクスサイズ分の容量を有しマイクロプロセッ
サから読み出し・書き込み可能な一時記憶メモリと、マ
イクロプロセッサから初期値をセット可能で一時記憶メ
モリの読み出しアドレスを発生する第一のアドレスカウ
ンタと、一時記憶メモリからの読み出しデータを一時格
納するレジスタと、２のレジスタのビット数をＮとする
とＮビットのレジスタ出力信号に接続されＮビットの信
号を出力するＮ個の論理和回路、Ｎ個の論理否定回路、
Ｎ個の論理積回路、および１個のフリップフロップで構
成する補間回路と、少なくとも１文字のドットマトリク
スサイズ分の容量を有しマイクロプロセッサのアドレス
信号、データ信号、メモリ書き込み信号が接続されマイ
クロプロセッサから書き込み可能でＮビットの出力信号
を有する網パターンメモリと、補間回路とパターンメモ
リの各々Ｎビットの出力信号が接続されるＮ個の論理積
回路と、マイクロプロセッサから初期値をセット可能な
Ｎ個の論理積回路のＮビットの出力信号をページメモリ
に書き込む際にアドレス信号を発生する第二のアドレス
カウンタと、一時記憶メモリへの読み出し要求信号を発
生し一時記憶メモリから応答信号を受信すると一時記憶
メモリへ読み出し信号を発生し一時記憶メモリからの読
み出しデータをレジスタに格納し第一のアドレスカウン
タの内容を＋１カウントアップすると次はページメモリ
への書き込み要求信号を発生してＮ個の論理積回路のＮ
ビットの出力信号を書き込ませ第二のアドレスカウンタ
の内容を＋１カウントアップするタイミング制御回路
と、マイクロプロセッサのアドレス信号、I/O書き込み
信号が接続され第一のアドレスカウンタと第二のアドレ
スカウンタとタイミング制御回路へパルスを発生するデ
コーダ回路とを備えている。
次に本発明について図面を参照して説明する 第１図は本発明による印字制御装置の一実施例の回路
の概略ブロック図である。マイクロプロセッサ１とベク
トルキャラクタジェネレータ２との一時記憶メモリ３と
はマイクロプロセッサのアドレス信号線ａ、データ信号
線ｂ、制御信号線ｃを介してそれぞれ接続されており、
マイクロプロセッサ１からはベクトルキャラクタジェネ
レータ２が読み出し可能であり、また一時記憶メモリ３
へはデータ書き込みが可能である。マイクロプロセッサ
１のアドレス信号線ａ、データ信号線ｂ、制御信号線ｃ
はデータ転送回路４にも接続され、第３図に示すデータ
転送回路４内部のアドレスカウンタＡ1８、アドレスカ
ウンタＡ213、網パターンメモリ11への書き込みとデー
タ転送の起動を行う。一時記憶メモリ３とデータ転送回
路４はアドレス信号線ｄ、データ信号線ｅ、制御信号線
ｆで接続され、データ転送回路４とページメモリ５と印
字データ送出回路６とはアドレス信号線ｇ、データ信号
線ｈ、制御信号線ｉでそれぞれ接続されている。
の概略ブロック図である。マイクロプロセッサ１とベク
トルキャラクタジェネレータ２との一時記憶メモリ３と
はマイクロプロセッサのアドレス信号線ａ、データ信号
線ｂ、制御信号線ｃを介してそれぞれ接続されており、
マイクロプロセッサ１からはベクトルキャラクタジェネ
レータ２が読み出し可能であり、また一時記憶メモリ３
へはデータ書き込みが可能である。マイクロプロセッサ
１のアドレス信号線ａ、データ信号線ｂ、制御信号線ｃ
はデータ転送回路４にも接続され、第３図に示すデータ
転送回路４内部のアドレスカウンタＡ1８、アドレスカ
ウンタＡ213、網パターンメモリ11への書き込みとデー
タ転送の起動を行う。一時記憶メモリ３とデータ転送回
路４はアドレス信号線ｄ、データ信号線ｅ、制御信号線
ｆで接続され、データ転送回路４とページメモリ５と印
字データ送出回路６とはアドレス信号線ｇ、データ信号
線ｈ、制御信号線ｉでそれぞれ接続されている。
マイクロプロセッサ１はベクトルキャラクタジェネレ
ータ２の内容を読み出し一時記憶メモリ３に文字の外郭
線だけを「１」と書き込む、第２図（ａ）にベクトルキ
ャラクタジェネレータ２の内容の例を示す。これは第２
図（ｂ）の線分の頂点の座標を表している。一時記憶メ
モリ３には第２図（ｂ）の黒部分を「１」、白部分を
「０」と表したデータが記憶されている。一方データ転
送回路４は一時記憶メモリ３を読み出し文字の外郭線で
囲まれる部分だけを「１」すなわち黒にした後、マイク
ロプロセッサ１の指定による網パターンをかけてページ
メモリ５に記憶させる。第２図（ｃ）は文字の外郭線で
囲まれる部分だけを「１」すなわち黒にした状態を示
し、第２図（ｄ）はデータ転送回路４によって網かけさ
れページメモリ５に記憶されたデータを示す。ページメ
モリ５に記憶されたデータは印字データ送出回路６によ
って読み出された印字機構部７に送られて印字される。
ータ２の内容を読み出し一時記憶メモリ３に文字の外郭
線だけを「１」と書き込む、第２図（ａ）にベクトルキ
ャラクタジェネレータ２の内容の例を示す。これは第２
図（ｂ）の線分の頂点の座標を表している。一時記憶メ
モリ３には第２図（ｂ）の黒部分を「１」、白部分を
「０」と表したデータが記憶されている。一方データ転
送回路４は一時記憶メモリ３を読み出し文字の外郭線で
囲まれる部分だけを「１」すなわち黒にした後、マイク
ロプロセッサ１の指定による網パターンをかけてページ
メモリ５に記憶させる。第２図（ｃ）は文字の外郭線で
囲まれる部分だけを「１」すなわち黒にした状態を示
し、第２図（ｄ）はデータ転送回路４によって網かけさ
れページメモリ５に記憶されたデータを示す。ページメ
モリ５に記憶されたデータは印字データ送出回路６によ
って読み出された印字機構部７に送られて印字される。
次に第３図を用いてデータ転送回路４の詳細を説明す
る。第３図に示すようにデータ転送回路４はアドレスカ
ウンタ８と、レジスタ９と、補間回路10と、網パターン
メモリ11と、論理積回路12と、アドレスカウンタ13と、
タイミング制御回路14とデコーダ回路15とで構成され
る。マイクロプロセッサ１のアドレス信号線ａは入力端
子と網パターンメモリ11のアドレス入力端子に、データ
信号線ｂは網パターンメモリ11の入力端子に、制御信号
ｃのうちメモリ書き込み信号ｊは網パターンメモリ11の
入力端子に、I/O書き込み信号ｋはデコーダ回路15の入
力端子にそれぞれ接続される。デコーダ回路15の出力信
号I,m,nは各々アドレスカウンタ８、タイミング制御回
路14,アドレスカウンタ13に接続されているため、マイ
クロプロセッサ１はアドレスカウンタ8,13に初期値を設
定したり、タイミング制御回路14を起動したりすること
が可能である。またマイクロプロセッサ１は網パターン
メモリ11に任意の網パターンを書き込んで記憶させるこ
とも可能である。一方タイミング制御回路14はデコーダ
回路15からの信号ｍによって起動され一時記憶メモリ３
への制御信号ｆのうち読み出し要求信号ｏを発生し、応
答信号ｑが返ってくると読み出し信号ｐを発生するとと
もにレジスタ９、アドレスカウンタ８へ信号ｒを発生し
読み出しデータを格納するとともにカウント値を更新す
る。アドレスカウンタ８の出力信号ｄ、レジスタ９の入
力信号ｅは各々一時記憶メモリのアドレス信号、データ
信号に接続される。このようにしてレジスタ９に格納さ
れたデータは信号ｓを介して保管回路10に供給され、網
パターンメモリ11の出力信号ｔとともに信号ｕを介して
論理積回路12に達する、補間回路10は第４図に示すよう
にレジスタ９がＮビットであればＮ個の論理和回路16と
Ｎ個の論理否定回路17と、Ｎ個の論理積回路18と１個の
フリップフロップ19とで構成され、図中に示したように
「１」で挟まれたビットだけを「１」にして出力する。
第２図において（ｂ）から（ｃ）への変化は補間回路10
の機能により、周囲（ｃ）から（ｄ）への変化は論理積
回路12の機能による。このようにして任意の網パターン
で網掛けされた文字データはページメモリ５へのデータ
信号ｈへ発生される。またアドレス信号13の出力信号は
ページメモリ５のアドレス信号ｇに接続される。ここで
タイミング制御回路14はページメモリ５との間で制御信
号ｉのうちの書き込み要求信号ｖ、応答信号ｘ、書き込
み信号ｗの送受信を行うとともにアドレスカウンタ13へ
信号ｙを発生してカウント値を更新する。以上の課程を
繰り返し行い一時記憶メモリ３からページメモリ５へ一
文字分のデータを転送する。更に何文字分を同様にデー
タ転送することにより１ページ分のデータをページメモ
リ５に記憶させる。
る。第３図に示すようにデータ転送回路４はアドレスカ
ウンタ８と、レジスタ９と、補間回路10と、網パターン
メモリ11と、論理積回路12と、アドレスカウンタ13と、
タイミング制御回路14とデコーダ回路15とで構成され
る。マイクロプロセッサ１のアドレス信号線ａは入力端
子と網パターンメモリ11のアドレス入力端子に、データ
信号線ｂは網パターンメモリ11の入力端子に、制御信号
ｃのうちメモリ書き込み信号ｊは網パターンメモリ11の
入力端子に、I/O書き込み信号ｋはデコーダ回路15の入
力端子にそれぞれ接続される。デコーダ回路15の出力信
号I,m,nは各々アドレスカウンタ８、タイミング制御回
路14,アドレスカウンタ13に接続されているため、マイ
クロプロセッサ１はアドレスカウンタ8,13に初期値を設
定したり、タイミング制御回路14を起動したりすること
が可能である。またマイクロプロセッサ１は網パターン
メモリ11に任意の網パターンを書き込んで記憶させるこ
とも可能である。一方タイミング制御回路14はデコーダ
回路15からの信号ｍによって起動され一時記憶メモリ３
への制御信号ｆのうち読み出し要求信号ｏを発生し、応
答信号ｑが返ってくると読み出し信号ｐを発生するとと
もにレジスタ９、アドレスカウンタ８へ信号ｒを発生し
読み出しデータを格納するとともにカウント値を更新す
る。アドレスカウンタ８の出力信号ｄ、レジスタ９の入
力信号ｅは各々一時記憶メモリのアドレス信号、データ
信号に接続される。このようにしてレジスタ９に格納さ
れたデータは信号ｓを介して保管回路10に供給され、網
パターンメモリ11の出力信号ｔとともに信号ｕを介して
論理積回路12に達する、補間回路10は第４図に示すよう
にレジスタ９がＮビットであればＮ個の論理和回路16と
Ｎ個の論理否定回路17と、Ｎ個の論理積回路18と１個の
フリップフロップ19とで構成され、図中に示したように
「１」で挟まれたビットだけを「１」にして出力する。
第２図において（ｂ）から（ｃ）への変化は補間回路10
の機能により、周囲（ｃ）から（ｄ）への変化は論理積
回路12の機能による。このようにして任意の網パターン
で網掛けされた文字データはページメモリ５へのデータ
信号ｈへ発生される。またアドレス信号13の出力信号は
ページメモリ５のアドレス信号ｇに接続される。ここで
タイミング制御回路14はページメモリ５との間で制御信
号ｉのうちの書き込み要求信号ｖ、応答信号ｘ、書き込
み信号ｗの送受信を行うとともにアドレスカウンタ13へ
信号ｙを発生してカウント値を更新する。以上の課程を
繰り返し行い一時記憶メモリ３からページメモリ５へ一
文字分のデータを転送する。更に何文字分を同様にデー
タ転送することにより１ページ分のデータをページメモ
リ５に記憶させる。
以上説明したように本発明による印字制御装置では、
マイクロプロセッサのベクトルキャラクタジェネレータ
の読み出しから一時記憶メモリへの書き込みの動作と一
時記憶メモリへのデータの転送および加工とを同時並列
化することができ、さらにデータの加工自体をハードウ
ェア化したので印字データを高速度に発生することがで
きる効果があり、ベクトルキャラクタ形式のキャラクタ
ジェネレータを比較的高速度な印字を行う印字装置にも
適用できる効果がある。
マイクロプロセッサのベクトルキャラクタジェネレータ
の読み出しから一時記憶メモリへの書き込みの動作と一
時記憶メモリへのデータの転送および加工とを同時並列
化することができ、さらにデータの加工自体をハードウ
ェア化したので印字データを高速度に発生することがで
きる効果があり、ベクトルキャラクタ形式のキャラクタ
ジェネレータを比較的高速度な印字を行う印字装置にも
適用できる効果がある。
第１図は本発明による印字制御装置の一実施例の回路の
ブロック図、第２図（ａ）〜（ｄ）は本発明による印字
制御装置でのデータの処理課程を示す説明図、第３図は
第１図の印字制御装置のデータ転送回路の回路図、第４
図は第３図のデータ転送回路の補間回路の詳細回路図で
ある。 １……マイクロプロセッサ、２……ベクトルキャラクタ
ジェネレータ、３……一時記憶メモリ、４……データ転
送回路、５……ページメモリ、６……印字データ送出回
路、７……印字機構部、８……アドレスカウンタＡ1、
９……レジスタ、10……補間回路、11……網パターンメ
モリ、12……論理積回路、13……アドレスカウンタ
Ａ2、14……タイミング制御回路、15……デコーダ回
路、16……論理和回路、17……論理否定回路、18……論
理積回路、19……フリップフロップ。
ブロック図、第２図（ａ）〜（ｄ）は本発明による印字
制御装置でのデータの処理課程を示す説明図、第３図は
第１図の印字制御装置のデータ転送回路の回路図、第４
図は第３図のデータ転送回路の補間回路の詳細回路図で
ある。 １……マイクロプロセッサ、２……ベクトルキャラクタ
ジェネレータ、３……一時記憶メモリ、４……データ転
送回路、５……ページメモリ、６……印字データ送出回
路、７……印字機構部、８……アドレスカウンタＡ1、
９……レジスタ、10……補間回路、11……網パターンメ
モリ、12……論理積回路、13……アドレスカウンタ
Ａ2、14……タイミング制御回路、15……デコーダ回
路、16……論理和回路、17……論理否定回路、18……論
理積回路、19……フリップフロップ。
Claims (1)
- 【請求項１】文字を囲む外郭線の移動量をベクトルまた
は座標で示したベクトルキャラクタジェネレータと、少
なくとも印刷用紙１画面分の容量を有するページメモリ
と、該ベクトルキャラクタジェネレータから読み出した
ベクトル情報を解釈し該ページメモリに該文字を囲む外
郭線を書き込んだ後該文字を囲む外郭線で囲まれた領域
を書き込むマイクロプロセッサと、該ページメモリを読
み出して印字機構部に送り出す印字データ送出回路とを
備えた印字制御装置において、少なくとも１文字のドッ
トマトリクスサイズ分の容量を有し該マイクロプロセッ
サから読み出し・書き込み可能な一時記憶メモリと、該
マイクロプロセッサから初期値をセット可能な該一時記
憶メモリの読み出しアドレスを発生する第一のアドレス
カウンタと、該一時記憶メモリからの読み出しデータを
一時格納するレジスタと、該レジスタの出力信号を受け
る補間回路と、少なくとも１文字のドットマトリクスサ
イズ分の容量を有し該マイクロプロセッサのアドレス信
号、データ信号、メモリ書き込み信号が接続され該マイ
クロプロセッサから書き込み可能の網パターンメモリ
と、該補間回路と該網パターンメモリの各々の出力信号
が接続される論理回路と、該論理回路の出力信号を該ペ
ージメモリに書き込む際にアドレス信号を発生する第二
のアドレスカウンタと、該一時記憶メモリから応答信号
を受信すると該一時記憶メモリへの読み出し信号を発生
し該一時記憶メモリからの読み出しデータを該レジスタ
に格納し該第一のアドレスカウンタの内容を変更し該ペ
ージメモリへの書き込み要求信号を発生し該ページメモ
リからの応答信号を受信すると該ページメモリへ書き込
み信号を発生して該論理回路の出力信号を書き込ませ該
第二のアドレスカウンタの内容を変更するタイミング制
御回路と、該マイクロプロセッサのアドレス信号、I/O
書き込み信号が接続され該第一のアドレスカウンタと該
第二のアドレスカウンタと該タイミング制御回路へパル
スを発生するデコーダ回路とを備えることを特徴とする
印字制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032902A JPH0832472B2 (ja) | 1990-02-13 | 1990-02-13 | 印字制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2032902A JPH0832472B2 (ja) | 1990-02-13 | 1990-02-13 | 印字制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03236975A JPH03236975A (ja) | 1991-10-22 |
| JPH0832472B2 true JPH0832472B2 (ja) | 1996-03-29 |
Family
ID=12371828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2032902A Expired - Lifetime JPH0832472B2 (ja) | 1990-02-13 | 1990-02-13 | 印字制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832472B2 (ja) |
-
1990
- 1990-02-13 JP JP2032902A patent/JPH0832472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03236975A (ja) | 1991-10-22 |
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