JPS60666Y2 - インタ−リ−ブされた主記憶装置を具えたデ−タ処理システム - Google Patents

Description

【考案の詳細な説明】 本考案は、データ処理システムに関するもので、特にデ
ータ処理システムの階層構成における記憶システムに関
するものである。

一般に主記憶装置およびバッファ記憶装置を含む記憶シ
ステムは、情報を処理する場合に、処理システムによっ
て使用される情報を記憶する機能を持つ。

記憶システムは、処理システムの残りの物を物理的に統
合して構成することもでき、また単独ユニットとして構
成することもできる。

記憶アクセス用のサイクル・タイムは、一般に処理用の
サイクル・タイムとは異っている。

一般の目的は、早いサイクル・タイムでかつ大容量の記
憶装置にすることである。

しかしながら、記憶装置の欠点は、一般に主記憶装置が
処理ユニットの高速回路よりも遅い速度で動作すること
であると云われている。

記憶システムの装置速度を向上させるため、あらゆる方
法がとられてきた。

その１つの方法は、大容量で低速度の主記憶装置に、小
容量で高速度のバッファ記憶装置を組合せることである
。

バッファ記憶装置は、主記憶装置とシステム処理ユニッ
ト間で、情、輪転送速度を向上させる作用を行う。

バッファ記憶装置のビット当りのコストは、主記憶装置
より高い。

バッファ記憶装置と主記憶装置の組合せは、主記憶装置
の速度よりは早く、かつバッファ記憶装置の速度よりは
遅い情報転送速度で動作するように見える。

バッファ記憶装置は、主記憶装置に比較して小容量のた
め、処理ユニットは、屡々バッファ記憶装置から直接ア
クセスされることはできず、先ず主記憶装置からアクセ
スをしなければならない情報をアドレスする。

情報が記憶装置からバッファ記憶装置に何時転送される
かを決定し、また反対に記憶装置から処理ユニットまで
の情報伝送を最大に利用するため、種々の置換え算法 （ｒｅｐｌａｃｅｍｅｎｔ ａｌｇｏｒｉｔｈｍ）が考
えられてきた。

効率のよい記憶システムを設計するに当って、主記憶装
置の容量、バッファ記憶装置の容量、バッファと主記憶
装置間の転送量、バッファ記憶装置における情報の置き
換えを決定する算法、主記憶装置、バッファ記憶装置お
よび処理ユニットのサイクル・タイム、ならびに記憶セ
ルの形式等はすべて、有効なデータ処理システムを設計
する場合に考慮されなければならない変数である。

特に高速度データ処理システム用の最近の先行技術のメ
モリシステムは、コア記憶セルを全面的に改善したもの
として、モノリシック半導体記憶セルを使っている。

殊に、ＬＳＩを用いたＭＯ３構造を使用した記憶装置が
構成されるようになった。

ＬＳＩは、一般に高速度動作、低価格および高記憶密度
が可能である。

これらの好ましい特徴を利用するためには、改良された
ランダム・アクセス記憶システムが必要となる。

本考案は、データ処理システム内の記憶システトに関す
るものである。

記憶システムは、それぞれ多数の記憶位置を有する半導
体チップを使用して構成される。

各チップは、さらに記憶位置をアドレスしかつアクセス
するそめのアドレス指定手段とアクセス手段を備えてい
る。

各チップは、データの取出しまたは蓄積のために、周期
的にアクセスされる。

各サイクルは、記憶位置がアクセスされる活動（能動）
期間と、記憶位置がアクセスされない不活動期間を具え
る。

チップは、第１アレイと第２アレイから構成される。

そして、第１アレイのチップの活動期間には、第２アレ
イのチップは不活動期間となり、同じく第１アレイのテ
ップの不活動期間には、第２アレイのチップは活動期間
となる。

このような両方の交互動作にょって、チップは高能率で
アクセスされる。

本考案の好ましい一実施例においては、第１および第２
アレイのチップのデータ・アクセス手段は、共用データ
出力端子を構成する共通点に接続される。

同じように、第１アレイのチップおよび第２アレイのチ
ップに対するアドレス指定手段は、共用入力端子を形成
する共通点に接続されるー。

本考案の好ましい一実施例においては、各チップは、物
理的にカード上に支持されており、各カードは、第１お
よび第２アレイのチップを備えている。

多数のカードは、さらに論理アレイに構成され、該論理
アレイは、第１および第２論理モジユールを具えている
。

奇数と偶数の論理アレイは、４個の論理モジュールから
なる完全記憶アレイを構成する。

情報は、時間多重ベースにて、同時に１つのアレイのカ
ード群からアクセスされる。

インタリーブは、各アレイのカードから４ウエイ（ｗａ
ｙ）の時間多重により奇数、偶数アレイ間で遂行され、
奇数及び偶数アレイカードについては２ウエイ（ｗａｙ
）のインタリーブが遂行される。

本考案の詳細な実施例においては、チップは、金属酸化
物シリコンＭＯ３，ＬＳＩの半導体技術により構成され
、不活動期間は再充電時間、活動期間はアクセス時間に
なっている。

本考案の上記の要約に従えは、高速動作を有する改善さ
れた半導体メモリを提供する目的は遠戚される。

さらに、本考案の前述した目的および他の目的、特徴お
よび利点は、添付図面に図示されたように、本考案の好
ましい実施例の特定の次に述べる詳細な動作説明ならび
に図面から明らかとなる。

第１図は、本考案を含む全体のデータ処理システムのブ
ロック図である。

第１図において、本考案のデータ処理システムは、主記
憶装置ＭＳ ２ 、記憶制御ユニットＳ４゜命令ユニッ
） Ｉ ８．実行ユニッ）ＥＩＯ，入出力装置１１０を
含むチャンネル・ユニットＣ６，およびコンソール・ユ
ニット１２から構成される。

第１図のシステムは、それら命令の構成群がシステム・
プログラムを形成するシステム命令の制御下で動作され
る。

システム命令および該命令が演算を行うデータは、チャ
ンネル・ユニット６を経て入出力装置Ｉ１０から記憶制
御ユニット４を介して主記憶装置２に導入される。

該主記憶装置２から、システム命令およびデータは、記
憶制御ユニット４を介し、命令ユニット８によって取出
され、実行ユニット１０内で命令を制御するように処理
される。

第１図のシステムは、「データ処理システム」の名称を
有する米国出願第３０２．２２１号（特願昭４８−１２
１５３７）の明細書にさらに詳細に説明されており、そ
の説明は、参考のために本明細書に組入れられ、適当に
命令の制御されたデータ処理システムの一般的全体動作
を教示している。

上記の特許明細書に加えて、１９７２年ＩＢＭにより出
版されたｒＩＢＭシステム／３７０の動作原理」ＳＲＬ
ＧＡ２２−７０００−２が、本考案を組入れた全体シ
ステムとコンパティプルであるデータ処理システムのさ
らに一般詳細を教示している。

第２図は、本考案の一実施例を示す記憶システムと記憶
制御ユニットとの結合部分のブロック図である。

第２図を参照するに、記憶制御ユニット４は、８１ビツ
ト・データ・バス８０８，１６ビツト・アドレス・バス
８０９および３０ビツト制御バス８１０によって主記憶
装置２に結合される。

データは、データ・バス８１１を介して主記憶装置２か
ら記憶制御ユニット４にもどされる。

主記憶装置２は、さらに主記憶アレイ （ＭＳＡ） ８０６ オよびバス・トラヒック・ユニッ
ト（ＢＴｔＪ） ８０５から構成される。

主記憶アレイ８０６は、さらにＬＭＯ，ＬＭＩ、ＬＭ２
およびＬＭ３で識別される論理モジュールに分割される
。

主記憶装置２の代表的な実施例において、論理モジュー
ルの各々は５１２キロ・バイトの記憶を有する。

情報は、記憶制御ユニット４と主記憶装置２間でバス８
０８および８１１を介して転送される。

バス８０８は、８１ビツトのデータと関連情報を含み、
バス８０９は１６アドレス・ビットを含み、バス８１０
は３０ビツトの制御情報を含み、）クス８１１は８１ビ
ツトのデータと関連情報を戻す。

バス・トラヒック・ユニット（ＢＴＵ） ８０５ ハ、
バス８０８上の８１ビツトをバス８１５上の８１ビツト
入力として、主記憶アレイ（ＭＳＡ） ８０６に送出す
る。

アレイ８０６は、バス８１４上の８１ビツト情報をバス
・トラヒック・ユニット８０５に返送し、ユニット８０
５は、順次、該情報を出力バス８１１を介して記憶制御
ユニット４に送出する。

第３図は、本考案の一実施例を示す書込み回路のブロッ
ク図で、記憶アレイに情報を記憶させるための書込みパ
イプラインとレジスタを表わす。

バス８１５上の８１ビツト入力情報は、第３図に示す主
記憶アレイ８０６の各レジスタ８２２〜８２８に蓄積さ
れる。

すなわち、８個のキー・ビットは、８ビツト・バス８３
２により８ビツト・レジスタ８２８に接続され、ＥＮＴ
キーＡＢＣＤ時間（タイム）にラッチされる。

９個の誤り訂正ビットは、２つの９ビツト・レジスタ８
２６と８２７への入力として、バス８３３により接続さ
れ、該レジスタ８２６，８２７はそれぞれＥＮＴ。

ＥＣＣ，ＡＢおよびＥＮＴ、 ＥＣＣ，ＣＤ時間（タイ
ム）にラッチされる。

さらに、バス８１５の６４ビツト・データは、６４ビツ
ト・パイプラインレジスタ８１８〜８２１への入力とし
て、６４ビツト・バス８３４を介して接続され、該レジ
スタ８１８〜８２１は、クロック信号ＣＡ、ＣＢに応答
して、バス８３４上のデータ入力をラッチしかつ歩進さ
せる。

４個の連続クロック・パルスの後、バス８３４からの異
なるデータが４個のレジスタ８２２〜８２５に蓄積され
る。

レジスタ８２２〜８２５の各々は、６４ビツトの広がり
を有する。

レジスタ８２２〜８２４はＥ ＮＴ３時間（タイム）に
ラッチされ、レジスタ８２５はＥＮＴｇ間（タイム）に
ラッチされる。

レジスタ８２２は、０個の出力端子ＤＴＡ−Ａ（ｉ）を
持ち、レジスタ８２３はＤＴＡ−Ｂ（ｉ）を、レジスタ
８２４はＤＴＡ−Ｃ（ｉ、ｌを、そしてレジスタ８２５
はＤＴＡ−Ｄ（ｉ）をそれぞれ持つ。

ここで（ｉ）は０，１，２・・・・・・６３に等しい。

同じようにして、９ビツト・レジスタ８２６は出力ＥＣ
Ｃ−ＡＢ （Ｋ）を有し、９ビツト・レジスタ８２７は
ＥＣＣ−ＣＤ （Ｋ）の出力端子を持つ。

ここで、（Ｋ）は０，１・・・・・・８に等しい。

また、８Ｍ′ット・レジスタ８２８は、８個の出力端子
キーＡＢＣＤを持つ。

第３図におけるレジスタ８１８〜８２８の各々は、通常
の設計であり、タイミング信号に応答して入力情報をラ
ッチする作用を行う。

第３図の各レジスタに適用されるラッチ回路の詳細は、
米国出願３０２．２２２ （特願昭４８−１２１５４２
） ｒ刻時（クロック）装置とデータ処理システム」
（発明者グレン、Ｄ、グランド）に記載されている。

第３図の各レジスタからの出力は、第４図の記憶アレイ
・カードへの入力となる。

第４図は、本考案の一実施例を示す奇数および偶数論理
アレイのブロック図であって、各アレイは半導体チップ
を有する多数のカードから構成される。

第４図を参照するに、偶数の記憶アレイ・カード８３０
は、６４データ・ビットＥＱ、 Ｅｌ・・・・・・Ｅ６
３の各々に対し対として配列される。

同じように、奇数のアレイ・カード８３１は、６４デー
タ・ビット００，０１．・・・・・・０６３の各々に対
して対として配列される。

カードの多対は、Ａ／Ｃと指定された１枚のカードとＢ
／Ｄと指定された他のカードから構成される。

ＡＢＣＤの文字のうちの各１個は、カードの１／２のデ
ータ位置を表示する。

各カードは、カード当り６４個の半導体チップを含み、
各チップは１０２４ビツトの情報用のための１０２４個
の記憶位置を含む。

第４図に示されるように、カード８３０と８３１の各々
は２本のデータ入力線を備えている。

例えば、ＥＯ−Ａ／Ｃカードは、Ａ−１／２カードへの
入力ＤＴＡ−Ａ（０）およびＣ−１／２カードへの入力
ＤＴＡ−Ｃ（０）を持っている。

ＯＯ・Ａ／Ｃカード８３１は、ＥＯ・Ａ／Ｃカードと同
一の２個のデータ入力を持ち、００−Ｂ／Ｄカードは、
ＥＯ−Ｂ／Ｄカードと同一の２個のデータ入力を持つ。

第４図の配列における奇数と偶数の６６０９９位置に対
するものと類似の方法で、Ｅｌおよび０１位置がＤＴＡ
−Ａ （１）、 ＤＴＡ−Ｂ （１）。

ＤＴＡ−Ｃ（１）、ＤＴＡ−Ｄ （１）入力を受信する
。

他のデータ位置２，３．・・・６３の各々も、適切に対
応するデータ入力を受信する。

最後のデータ位置Ｅ６３．０６３は、特定のデータ入力
ＤＴＡ −Ａ（６３）、 ＤＴＡ・Ｂ （６３）、 Ｄ
ＴＡ ＠Ｃ（６３）、 ＤＴＡ・Ｄ （６３）を受信す
る。

６４ビツトのデータに追加して、第４図の奇数と偶数の
アレイは、誤り釘位置Ｅ６４〜Ｅ７２および０６４〜０
７２のための９個のカードを具える。

奇数と偶数の各誤り訂正符号のためのビット位置６４〜
７２は、データ位置Ｏ〜６３に対応するＡとＢ、ＣとＤ
の１／２ずつのカードに関連して設けられる。

ＡＢ、ＣＤのうちのいずれか一方の１／２誤り訂正カー
ドは、第３図の対応するレジスタ８２６および８２７か
ら、１個の誤り訂正入力を受信する。

すなわち、Ｅ６４・ＡＢＩ／２カードは、ＥＣＣ−ＡＢ
（０）入力を受信し、０６４・ＡＢＩ／２カードも同じ
入力を受信する。

同じように、他の１／２カードＡＢ、ＣＤの各々も、そ
れぞれ第４図に示すような適切な入力を受信する。

第３図と第４図を参照するに、第３図の ＤＴＡ−Ａ（ｉ）として示されるレジスタ８２２からの
出力は、第４図のＤＴＡ−Ａ （０）、ＤＴＡ・Ａ（１
）・・・・・・ＤＴＡ−Ａ （６３）として示される入
力データ線に対応するものである。

同じく、レジスタ８２３からのＤＴＡ−Ｂ（ｉ）出力は
、第４図の６４本のデータ入力線ＤＴＡ−Ｂ（０）〜Ｄ
ＴＡ −Ｂ （６３）に対応する。

同じく、出力ＤＴＡ１１Ｃ（ｉ）、・ＤＴＡ−［） （
ｉ）、 ＥＣＣ−ＡＢ（Ｋ）、ＥＣＣ，ＣＤ（Ｋ）、キ
ーＡＢＣＤは、それぞれ第４図の配列における対応する
一対の片方に接続される。

第４図の奇数と偶数アレイのＯ〜６３データ位置におい
て、４枚のカード各々は単一の共通出力線８３６を具え
る。

これらの６４本の線は、６４木のデータ出力ＤＡＴ−Ａ
（０）、ＤＡＴ−Ａ （１）・・・・・・ＤＡＴ−Ａ
（６３）を形成する。

同じように、奇数と偶数位置６４〜７２の誤り訂正カー
ドの各々は、出力線８３７を持ち、該出力線８３７はそ
れぞれ誤り訂正出力ＥＣＣ（１）〜ＥＣＣ（８）を形成
する。

また、各キー・ビットは、８本の出力８３８を備える。

ＤＡＴ−Ａ（０）〜ＤＡＴ−Ａ （６３）およびＥＣＣ
（Ｑ）〜ＥＣＣ（ｇ）は、バス８１４における８１ビツ
ト中の７３ビツトを構威し、他の８ビツトはキービット
・カード８３９と８４０から出力され合流する。

第５図を参照するに、第４図のカード８３０或いは８３
１の代表的な１つが更に詳細に示されている。

例えば、偶数アレイ位置ＥＱのカード８３０が代表例と
して示される。

カード８３０は１、第５図において、線路８４１上に２
個の入力データ・ビットを持ち、該入力ビツトは第４図
のＥＯ位置におけるＤＴＡ−Ａ（０）およびＤＴＡ −
Ｃ（０）に対する。

カード８３０からの出力は、線路８３６′である。

第４図に示されてないが、カード８３０と８３１の各々
は、第５図に示すように追加の入力を備えている。

線路８４１上の入力データおよび線路８３６′上の出力
データは、データ入出力回路８４８（第８図でさらに詳
細に示される）に接続される。

第５図においては、回路８４８は、夫々縁８４２〜８４
７上に書込９選択Ｈ１，選択ＬＯ，ストローブ、 ＭＰ
ＸＲＩ、 ＭＰＸＲ２（７）各追加入力を受信する。

カード８３０は、回路８４８に付加して、第７図で述べ
るような６４個の半導体を含む８×８チツプ・アレイ８
５０を備える。

チップ・アレイ８５０は、データ入出力回路８４８から
８対のデータ線８５１を受信する。

線路８５１上のデータは、線路８４２〜８４７上の信号
および第５図に示すカード８３０に入力する他の入力信
号の制御の下に、線路８４１上のデータ入力または線路
８３６′上のデータ出力で、送受信される。

８×８アレイ８５０上の各チップは、１０ビツト・バス
８５３と付勢ゲート８５４を介してアレイ８５０に入力
されるチップ・アドレス・ビット上のｍ個によってアド
レス指定および選択される多数の記憶位置（即ち１０２
４）を有している。

アレイ上の各チップは、線路８５３″を介してｍ個のア
ドレス・ビットを受信する。

アレイ８５０上の各チップは、Ａ−Ｈ群及びＳ−２群に
分割される。

Ａ−Ｈ群は、インタリーブ選択Ａ−Ｈと指定した線路８
５６により選択され、他の半分は、インタリーブ選択Ｓ
−Ｚと指定した線路８５７によって選択される。

アレイ８５０上のチップは、Ａ−Ｈ群とＳ−２群とに構
成される他、第６図に関連してさらに詳述されるように
、アレイ８５０の各半分に対して、ＡＢＣＤ列と５ＴＴ
ＪＶ列に組識される。

８×８アレイ８５０のチップの列は、第５図のカード８
３０に入力される列選択線８６０と８６１を付勢するこ
とにより選択される。

選択線８６０は４本の信号線列選択Ａ９列選択Ｂ９列選
択Ｃ９列選択りを含み、同じく選択線８６１は２本の信
号線列選択Ｓ９列選択Ｔ９列選択Ｕ９列選択■を含む。

これらの線８６０および８６１は、ゲート８５９．それ
は、線８６０及び８６１上の信号を供給するように機能
するものであるが、それに直接接続され、出力線８６７
上に識別信号を与える。

そして、上記出力線８６７は順次二重にされて、上記ア
レイ８５０の入力として２回接続され、その１つはアレ
イの上半分に、また他の１っはアレイの下半分に接続さ
れる。

第５図のカード８３０は、さらに４本の行選択入力線８
６３および４本の行選択入力線８６４を備えている。

選択線８６３は、行選択Ｅ９行選択Ｆ９行選択Ｇ９行選
択Ｈの信号を搬送し、同じく選択線８６４は、行選択Ｗ
９行選択Ｘ９行選択Ｙ９行選択２の信号を搬送する。

行選択線８６３．８６４は、直接行選択ゲート８６２そ
れは線８６３．８６４上の信号を供給するように機能す
るが、それを通して、直接接続され、アレイ８５０に接
続される８本の入力行選択線８６８を与える。

第５図のカード８３０は、第４図の全データ・カードの
代表的−例である。

第４図に関連して既に説明したように、データ・カード
は、偶数アレイ（カード８３０を構成する）あるいは奇
数アレイ（カード８３１を構成する）の何れかである。

各カードに至る選択線は、インターリーブ選択線８５６
．８５７．列選択線８６０．８６１および行選択線８６
３，８６４からなる。

第４図における上記選択線は、偶数アレイのカード毎に
存在し、その選択線の二重の部分は奇数アレイのカード
毎に存在する。

同じように、第５図の線８５３で示される１０本のアド
レス線、および線８４３゜８４４で示される選択ＨＩ、
選択ＬＯの各二重部分は、それぞれ第４図の偶数アレイ
および奇数アレイに存在する。

上記の選択線、アドレス線およびその他の線の起動は、
第６図に関連して説明される。

第６図は、第４図のアレイをアドレス指定するために使
用されるアドレス指定回路のブロック図である。

第６図を参照するに、第２図のバス・トラヒック・ユニ
ット８０５からのアドレス・バス８１６が、偶数アドレ
ス・レジスタ８７１および奇数アドレス・レジスタ８７
１′の入力として接続される。

バス８１６は、第４図の記憶アレイ内の番地をアドレス
するため１ｅａのアドレス・ビット１１乃至２６を含む
。

ｍ個のビット１１乃至２０は、カード上の各チップ内の
１０２４ビツト位置のうちの特定の１つをアドレス指定
する低位桁アドレス・ビットである。

上記低位桁アドレス・ビット１１〜２０ハ１、偶数アド
レス・レジスタ８７１からの出力線、すなわち１０ビツ
ト・アドレス・バスＥアドレス８５３によって、偶数ア
レイの各データ・カード８３０の入力端子に接続される
。

同じように、第４図の奇数アレイが選択されたときは、
ｍ個のビット１１乃至２０が、奇数アドレス・レジスタ
８７１′からの出力線、すなわち１０ビツトＯアドレス
バス８５３′によって、奇数アレイの各カード８３１に
接続される。

一般に、第６図においては、ダッシュの付加されない数
字は、偶数アレイ回路に関連し、ダッシュの付加された
数字は、同一の奇数アレイ回路を識別する。

偶数アドレス・レジスタ８７１からのビット２１および
２２は、それぞれ、線８４３、および８４４に直接接続
され、信号Ｅ選択Ｈ１および信号Ｅ選択ＬＯを発生する
。

上記の各線は、第８図で説明するように、各チップのデ
ータ入出力回路によって、データ線から読出される際に
使用される。

ビット２１および２２は、また、第６図のデコーダ８７
７への入力として接続され、こ）てそれらは、復号され
、１本或いは４本の出力線を選択し、４個の２方向アン
ド・ゲート８８０および８８１への入力として、オア・
ゲートされる。

アンド・ゲート８８０または８８１の選択は、デコーダ
８８２からの出力の制御の下で行われる。

デコーダ８８２は、アドレス・レジスタ８７１からの高
位桁ビット２５および２６を受信し、論理モジュール０
か論理モジュール２のいずれかの選択を決定する。

論理モジュールは、ＬＭＱ、 Ｌ：Ｍｌ。ＬＭ２． Ｌ
Ｍ３で識別される一方、第４図の偶数アレイはＬＭＯ，
ＬＭ２を有し、奇数アレイはＬＭｌ。

ＬＭ３を有する。

ビット２５およ２６がＬＭＯを表わすように復号された
とき、アンド・ゲート８８０が選択され、またＬＭ２に
復号されたときには、アンド・ゲート８８１が選択され
る。

ゲート８８０は、列選択線Ｅ列選択Ａ、 Ｅ列選択Ｂ、
Ｅ列選択Ｃ，Ｅ列選択りを与える。

同じように、ゲート８８１は４個の信号、Ｅ列選択Ｓ、
Ｅ列選択Ｔ、 Ｅ列選択Ｕ、 Ｅ列選択■を発生する
。

行選択線は、アドレス・レジスタ８７１からのビット２
３および２４を復号することにより与えられる。

ビット２３および２４は、デコーダ８７６への入力とし
て接続され、該デコーダ８７６は４本の出力を与え、該
４本の出力はアンド・ゲート８７８および８７９への２
重の入力を形成するようにオア・ゲートされる。

ゲート８７８は、デコーダ８８２によってＬＭＱに応じ
て選択され、またゲート８７９は同じくデコーダ８８２
によってＬＭ２に応じて選択される。

ゲート８７８は、Ｅ行選択Ｅ、 Ｅ行選択Ｆ、 Ｅ行選
択Ｇ、 Ｅ行選択Ｈで示される出力線８６３を与える。

同じように、ゲート８７′９はＥ行選択Ｗ、 Ｅ行選択
Ｘ、 Ｅ行選択Ｙ。

Ｅ行選択Ｚで示される出力線８６４を与える。

デコーダ８８２は、ＬＭＱまたはＬＭ２を選択するに際
し、それぞれ線８５６または８５７を起動し、そしてそ
れぞれＥインターリーブ選択Ａ−ＨおよびＥインターリ
ーブ選択Ｓ−Ｚの出力を与える。

デコーダ８８２′は、奇数アドレス・レジスタ８７１′
からアドレス・ビット２５．２６を受信し、線８５６′
を起動することにより論理モジュールＬＭ１か、または
線８５７′を起動することにより論理モジュールＬＭ３
のいずれかを選択する。

線路８５６′は、信号Ｏインタリーブ選択Ａ−Ｈを送り
、線路８５７′は、信号Ｏインターリーブ選択Ｓ−Ｚを
送る。

入力バス８１６上のアドレスが、偶数アドレス・レジス
タ８７１′に接続されるか奇数アドレス・レジスタ８７
１′に接続されるかの選択は、タイミング制御回路９１
０に線路９０７を介して入力する信号のビット２５によ
り決定される。

アドレスが偶数のときには、タイミング制御回路９１０
は線路９０８を介して全１６アドレス・ビットをレジス
タ８７１に接続し、アドレスが奇数のときには、全１６
ビツトを線路９０８′を介してレジスタ８７１′に接続
する。

第６図において偶数のアドレスおよび選択信号の発生が
、詳細に指定されたけれども、奇数のアドレスおよび選
択発生用にはダッシュを付加した数字によって識別され
るような類似回路が存在する。

第６図の回路からの出力は、第５図に示した代表的なカ
ードに関連して示される方法で第４図の偶数および奇数
アレイの全データ・カードに接続される。

第７図を参照するに、第５図の８×８チツプ・アレイ８
５０が更に詳細に示されている。

インターリーブ選択線８５６″、８５７″９列選択線８
６７、行選択線８６８．およびデータ入出力線８５１は
、第５図に示されたものと同一である。

もし、説明のために第７図のアレイが、第４図の偶数ア
レイになるものと仮定すれば、その選択線は、第６図の
偶数選択線（頭にＥの付された線）から誘導される。

また、第７図のアレイが、第４図の奇数アレイにおける
奇数カードに関するものであれば、その選択線は、第６
図の奇数選択線（頭に０の付された線）から誘導される
。

第７図のアレイは、６４個のＬＳＩ半導体チップ８８４
から構成される。

該チップ８８４は、カリフォルニア州すニーベイルのア
ドパツスド・メモリ システム社（Ａｄｖａｎｃｅｄ
ＭｅｍｏｒｙＳｙｓｔｅｍｓ、 Ｉｎｃ）によって製
造、販売され、そして製品ＡＭＳ −６００２として設
計されたものである。

該チップについてのさらに詳細は、第９図に関して説明
される。

更に、第７図を参照するに、アレイ８５０の６４個のチ
ップは、列及び行に構成され、各チップは２つの文字で
表示されている。

例えば、チップ８８４′のＡの文字、すなわち各チップ
表示の最初の文字は、列を示す。

また、チップ８８４′のＥの文字のように、各チップ表
示の第２番目の文字は、行を示す。

そして、第７図からは、６４個のチップが、Ｅ、Ｗ、Ｆ
、Ｘ、Ｇ、Ｙ、Ｚで示される８の行からなることが明ら
かである。

さらに、該チップは、列に分割され、そこては、上部の
４本の列が底部の４本の列と同一文字で示される。

上部の４本の列は、さらに、４本の論理列Ａ、 Ｂ。

Ｃ，Ｄおよび他の４本の論理列Ｓ、 Ｔ、 Ｕ、 Ｖか
ら構成される論理群に再分割される。

例えば、第７図のアレイの上半分における論理列Ｓは、
チップＳＷ、 ＳＸ、 ＳＹ、 ＳＺを含む。

同じく、論理列Ａは、チップＡＥ、 ＡＦ、 ＡＧ、
ＡＨ，を含む。

インターリーブ選択線Ａ−Ｈは、列Ａ、 Ｂ、 Ｃ，Ｄ
の全チップの入力として接続される一方、インターリー
ブ選択線Ｓ−Ｚ線は、列Ｓｔ Ｔ？ ｕ、Ｖ（７）全チ
ップに接続される。

データ線８５１は、列基板上で組立てられる。

例えば、データ線８５２の一対は、第７図の上半分にお
ける論理Ａ列よび論理Ｓ列の各チップに共通に接続され
る。

同じようにして、第７図の上半分に示されるように、列
ＢとＴ９列Ｃと０９列りとＶにおける各チップからのデ
ータ線の入力より出力に至る対応対が存在する。

同様の方法で第７図のアレイの下半分においても、４つ
の対の追加データ線がチップの４列に関して設けられる
。

８対のデータ線は、まとめて線８５１で表わされ、そこ
では、線８５２が第７図のアレイ上半分のＡとＳの論理
列に接続される線路となり、また線８５２′が第７図の
アレイ下半分のＡとＳ論理列に接続される線路となる。

第７図の選択線８５６’、８５７“及び８６７゜８６８
は、第６図の選択回路に関連して先に説明されたもので
ある。

第７図のアレイが第４図の奇数アレイのカード上にある
ならば、奇数選択線が使用され、偶数のアレイのカード
上にあるならば、偶数選択線が使用される。

第７図の各チップ毎に１０ビツトを接続する奇数および
偶数のアドレス線８５３，８５３’は、第７図ににおい
ては明瞭に表わされていない。

しかしながら、図示されないとしても第７図のアレイの
６４チツプの各々は、追加入力としてｍ個のアドレス・
ビットを受信する。

もし、第７図のアレイが第４図の偶数アレイのカード上
にあるならば、第６図の線８５３からＷ個のアドレス・
ビットを受信する。

もし、第７図のアレイが第４図の奇数アレイのカード上
にあるならば、各チップに対するｍ個のアドレスチップ
は、第６図のアドレス・バス８５３′から受信される。

第７図のデータ線８５１は、第８図のデータ入出力回路
８４８に関連してさらに詳述される方法で接続される。

第８図は、第５図のカードにおけるデータ入出力論理の
ブロック図である。

第８図においては、入出力線８５１はアレイ８５０から
誘導され、第５図、第７図の両者に示された方法で、デ
ータ入出力回路８４８に接続される。

線路８５１がデータ入力として機能している間、第７図
のアレイ８５０に書込むように伝達された情報は、バス
８４１の２ビツト・データから抽出される。

バス８４１は、ゲート８８５に接続された線とゲート８
８５′に接続された線の２本の線を持つ。

ゲート８８５および８８５′は、それぞれゲート８８７
，８８８，８８７’、８８８′に接続される反転出力を
有する。

ゲート８８７および８８８．ならびにそれらのグツシュ
符号数字は、書込み信号が線８４２上に現われたときに
は何時でも、線８４１上のデータ入力をゲートするため
動作する。

１ビツト・データの補数信号及び非補数信号は、ゲー）
８８７，８８８を介して増幅器８８９，８９０に送り込
まれる。

第８図におけるダッシュなしの数字は、第７図のアレイ
の上半分に関連し、一方ダツシュ符号を付加した数字は
、第７図のアレイの下半分に関連している。

入力線８４１からの２ビツト・データの１個は、第７図
の上半分に関連しく無ダッシュ数字）、一方バス８４１
からの他のビットは、第７図の下半分に関連している（
ダッシュ付加数字）。

ゲート８８７，８８８は、反転ゲート８８５からの同じ
ビット情報の補数を接続する。

増幅器８８９，８９０は、４対の線８５２，８５２−１
．８５２−２，８５２−３ （一部図示省略）の各々に
対し、反転形式にて信号を駆動する。

線８５２の多対は、アレイの上半分の全データ線に沿っ
たゲート８８５の入力線から、１ビツト・データを搬送
する。

同じように、ダッシュ付加の数字は、第７図のアレイの
下半分の４列に向うゲート８８５′からの入力データを
搬送する。

アレイ８５０のチップが、第６図に関して述べられたア
ドレス線および選択線によって適切に選択されたとき、
線８５２上のデータが適当なビット位置に書込まれる。

なお、第８図を参照するに、データが第７図のアレイか
らアクセスされたときは、線８５１が、第７図のアレイ
の上半分に対しては、受信・復号回路８９２に、またア
レイの下半分に対しては、回路８９２′に、入力を与え
る。

線８５２上のデータは、線８４３，８４４ （第６図参
照）の２ビツトを復号することにより選択される。

線８４３．８４４（第６図参照）は８５２の一対を選択
し、すなわち第６図で説明したように、列選択線により
同時に選択する。

特に、復号器８９２は線８５２の１個を選択するが、そ
の１個はゲート８８０．８８１（第６図）に関して復号
器８７７（第６図）により選択されたものと同一列のも
のである。

同じようにして、復号器８９２′もまた、列８５２′を
選択するが、それは第６図に関して、復号器８８２’、
ゲート８８０’、８８１’と同時に復号器８７７′によ
って選択された列と同一のむのである。

復号器８９２，８９２’により選択されたデータは、そ
れぞれラッチ８９４，４９４’に送られ、記憶される。

データは、線８４５（第６図）のストローブ信号により
制御される時間に受信され、それと同時に同一ストロー
プ信号によリラツチ８９４，８９４’ラッチされる。

その後、情報は、ある時間に線８４７上のＭＰＸＲＩ信
号（ＭＩＡマタハＭＩＢ、偶数マタハ奇数のいずれか）
を、また別の時間にＭＰＸＲ２信号（Ｍ２ＣまたはＭ２
Ｄ、偶数または奇数のいずれか）を受信することによっ
て、ラッチ８９４および８９４′からゲート出力される
ので、情報は線８４６．８４７上の多重信号の制御の下
に、出力線８３６′（第５図）上の時間多重ベースに出
力される。

第９は、第５図におけるカードの６４チツプの各１０２
４ビツト・チップを示すブロック図である。

第９図を参照するに、第７図の６４チツプ・アレイにお
けるすべてはチップの代表的な１０２４ビツト・チップ
８８４の詳細説明図が示されている。

説明のために、第９図のチップ８８４′は、第７図のチ
ップＡＥを表わしている。

第９図のチップ８８４′は、第５図のチップ・カード上
にあるアドレス・ゲート８５４から抽出される入力８５
３“を受信する。

同じように、チップ８８４′は、アレイ８６７（第７図
）に示した列選択Ａ入力線８６６を受信する。

また、第９図のチップは、線８５６上のインターリーブ
選択Ａ−Ｈ信号、線８５２上のデータ入出力信号、およ
び行選択Ｅ信号８６９（第５図）を受信する。

チップ８８４′は、５ビツトの列復号器８９７を備え、
該列復号器は、バス８５３″上のアドレス・ビットを５
ビット受信し、それらを復号してメモリ・マトリクス８
９６の入力となる３２の列線の１本を選択する。

列復号器８９７は、線８６６上の列選択信号（列選択Ａ
）および線８５６″上のリセット・パルス（インターリ
ーブ選択Ａ−Ｈ）に応答して、バス８５３“からの５ビ
ツトにより指定された３林の列線の１本を選択する。

同じように、行復号器８９８は、バス８５３″からの他
の５ビツトに応動するものであり、線８６９（第５図）
上の行選択信号（行選択Ｅ）および線８５６′上のリセ
ット・パルス（インターリーブ選択Ａ−Ｈ）に応答して
、３鉢のマトリクス８９６の行入力線の１本を選択する
。

選択線８６６．８５６’、８６９の連続付勢にしたがっ
て、データの単一ビットは、二相データ線８５２上のマ
トリクス８９６に書込まれ、また読出されるであろう。

第９図に図示の如き１０２４ビツト・チップの詳細な動
作は、周知の事項である。

さらに詳細な説明を求めるならば、１９７１年の１０月
、カリフォルニア、サニーベイルのアドバンス・メモリ
・システム・会社から出版された「製品明細書ＡＭＳ、
１０２４ビット高速度ＭＯ３ＬＳＩランダム・アクセス
ＡＭＳ ６００２Ｊを参照されたい。

第１０図は、本考案のメモリ・システムの書込み動作に
よる波形図である。

すなわち、第２図における主記憶アレイ８０６にデータ
を書込む場合の波形が示される。

第２図においては、記憶制御ユニツＩ−４からの情報は
、２０ナノ・セカンド毎に６４ビツトのデータが送られ
、その４回分即ち８０ナノ・セカンド毎にアドレスが送
られ、それら４回分のデータとアドレスとが共に主記憶
装置に送られる。

第１図の記憶制御ユニットおよびデータ処理システムの
基本周期は、代表的には２０ナノ・セカンドである。

主記憶アレイ８０６に向うバス８０８および８１５には
、２０ナノ・セカンドごとにデータが送られる一方、バ
ス８０９，８１６には、８０ナノ・セカンドごとにアド
レスが現われる。

第３図を参照するに、バス８１５の８１ビツト９９８は
、レジスタ８１８〜８２１に蓄積される６４ビツトのデ
ータ、レジスタ８２６と８２７に蓄積される９ビツトの
誤り訂正情報、レジスタ８２８に蓄積される８ビツトの
キー情報と共に記憶される 第１０図を参照するに、第３図のバス８１５および線８
３４に２０ナノ・セカンド間隔で現われる情報は、第１
０図のバス８１５で示す線で表わされる。

第１０図の時刻ｔＯに、・ＤＴＡ−Ａを表わす６４ビツ
ト情報が、バス８１５上に最初に現われる。

時刻ｔ１．５に、ＣＡクロック・パルスが動作して、Ｄ
ＴＡ−Ａ情報をレジスタ８１８にラッチする。

１／２クロツク・パルス期間（１０ナノ・セカンド）後
、すなわちｔ３にＣＢクロック・信号は、レジスタ８１
８のＤＴＡ−Ａデータを第３図のレジスタ８１９に転送
する。

同時に、バス８１５はＤＴＡ−Ｂで表わされる０ビツト
の新データを捕捉する。

第１０図の時刻ｔ４．５において、ＣＡクロック信号は
データＤＴＡ−３３をレジスタ８１８にラッチするとと
もに、レジスタ８１９から出力されたデータＤＴＡ−Ａ
をレジスタ８２０にラッチする。

第１０図の時刻ｔ６において、ＣＢクロック・パルスは
レジスタ８１８のＤＴＡ−Ｂデータをレジスタ８１９に
ラッチする一方、レジスタ８２０にあるＤＴＡ −Ａデ
ータは、レジスタ８２１にラッチされる。

また、ｔ６において、新データＤＴＡ−（：、が、バス
８１５上に与えられる。

第１０図のｔ７．５において、各レジスタ８２２゜８２
３．８２４に入力するＥＮＴ３ｉ！Ｉ御信号は、動作し
て、レジスタ８２１から出力するＤＴＡ −Ａデータを
レジスタ８２２に蓄積せしめ、レジスタ８１９から出力
するＤＴＡ −Ｂデータをレジスタ８２３に蓄積せしめ
、またＤＴＡ−Ｃデータを線路８３４および８１５から
直接受信して、レジスタ８２４に蓄積せしめる。

第１０図のｔ９において、バス８１５は新データＤＴＡ
−１）と共に付勢され、それは、信号Ｅ ＮＴ４により
時刻ｔｌＯ，５においてレジスタ８２５に蓄積される。

第１０図の時刻ｔ１２において、バス８１５の線８３４
は、再び、ｔＯにおいて発生したと同じ方法で新データ
を受信する。

しかし、好ましい実施例において、新しいデータはｔ２
４１！後まで現われない。

第１０図の時刻ｔ１２において、バス８１５に関する９
個の誤り訂正ビットを含んだバス８３３は、誤り訂正コ
ード・ビットＥＣＣ−ＡＢにより付勢され、該ビットＥ
ＣＣ−ＡＢは、ｔ１３．５において信号ＥＮＴＥＣＣＡ
Ｂによりレジスタ８２６にラッチされる。

ｔ１５において、バス８１５の９ビツト８３３は、第２
組の誤り訂正ビットＥＣＣ−ＣＤにより付勢され、該ビ
ットＥＣＣＣＤは、時刻ｔ１６．５において信号ＥＮＴ
ＥＣＣＣＤによりレジスタ８２７にラッチされる。

バス２Ｌ３２上のキー・ビットは、レジスタ８２８にラ
ッチされるが、その間は書込み動作は実行されず、それ
故に、レジスタ８２８に情報をラッチするＥＮＴ ＫＥ
Ｙ ＡＢＣＤ信号のタイミングは、第１０図の波形には
関係がない。

はぼ時刻ｔ１７において、第６図の適当な選択信号とア
ドレス信号が発生したならば、書込み信号（第５．６．
８図の線８４２参照）は、データ処理システムの記憶ア
レイ内において、第３図のレジスタにデータおよび誤り
訂正コードを記憶するように動作する。

書込み動作の選択とアドレス指定は、線８４２上の書込
み信号の存否を除いて同−であるので、選択とアドレス
信号の発生は、読出し動作に関連して以下説明される。

第１１図は、本考案の読出しおよび書込み動作における
波形図を示す。

選択およびアドレス信号を図示した波形は、読出し動作
に関連して使用され、また線８４２上に書込みパルスが
現れたときは書込み動作に関連して用いられるように図
示されている。

第１１図において、記憶システムの基本記憶サイクルＭ
Ｃは、典型的には、図示の如＜３２０ナノ・セカンドで
あり例えば、偶数インターリーブ選択線８５６に対して
時刻ｔＯとｔ１２の間隔である。

尚、このｔＯ・・・・・・ｔ１２は第１０図におけるｔ
Ｑ−・・・・・ｔ１２・・・・・・とは別である。

第２図と第６図を参照するに、バス８０９上のアドレス
は、８０ナノ・セカ〉・ドごとに記憶制御ユニットから
主記憶装置に転送される。

それらのアドレスは、それぞれ偶数または奇数アドレス
・レジスタ８７１および８７１′の入力として、夫々偶
数および奇数レジスタに至るタイミング線９０８，９０
８’の制御の下に、８０ナノ・セカンド周期ごとに交互
にバス８１６に現われる。

線９０８と９０８′上のタイミング制御信号（第３図の
ＥＮＴおよびクロック信号と同じように）は、バス９０
５による記憶制御ユニット４のタイミング回路から入力
に応答して、タイミング制御回路９１０より抽出される
。

タイミング制御線９０８および９０８′の効果は、バス
８１６上のアドレスの存在に対応する１６０ナノ・セカ
ンド間隔において、アドレス・レジスタ８７１と８７１
′の各々に新しいアドレを配置することである。

８０ナノ・セカンドごとに現われるアドレスは、例えは
第１０図のｔＯとｔ１２の間に図示されるように、デー
タＤＴＡ −Ａ、 ＤＴＡ −１３゜ＤＴＡ −Ｃ，Ｄ
ＴＡ −［）の４個の６４ビツト群に対応する。

更に、第６図を参照するに、第１１図の時刻ｔＱにおい
て、アドレスが、ゲートされ、線９０８上の適当なパル
スによって偶数アドレス・レジスタ８７１にラッチされ
るものとすれば、ｍ個の低位桁アドレス・ビット１１〜
２０が、１０ビツトの出力バス８５３に与えられる。

これらのアドレス・ビットの各々は、第４図の偶数アレ
イにおけるカード８３０の多者に接続される。

また、ｔＱにおいて、２個の高位桁ビット２５．２６は
、レジスタ８７１から出力され、２ビツトをデコードす
る復号器８８２の入力を形成し、それぞれ線８５６、ま
たは８５７の２つの出力ＬＭＱまたはＬＭ２のうちの１
個を選択する。

説明のため、高位桁ビットＬＭＯを特定するとすれば、
第１１図において図示されるように、ｔＱとｔ７の間の
波形８５６に対して線８５６が起動されて、Ｅインター
リーブ選択Ａ−Ｈ信号の勢状態を形成する。

レジスタ８７１および復号器８８２内の高位桁ビットの
存在は、はぼｔＯ〜ｔ７の期間、すなわち１８０ナノ・
セカンドの間維持される。

復号されたビット２５および２６は、ｔＱ〜ｔ７に記載
されたＬＭ□ｉＪ ８５６を付勢する。

第１１図のｔＯから約８０ナノ・セカンド後、すなわち
時刻ｔ３において、バス８１６は新しいアドレス（この
説明では第２のアドレス）を受信する。

はぼ時刻ｔ３に、第６図の線路９０７のビット２５は、
タイミング制御回路９１０に信号を送り、奇数アドレス
・レジスタ８７１′にバス８１６上で新しいアドレスを
ラッチするように、奇数制御線９０８′を起動させる。

説明のために、アドレス・レジスタ８７１′に置かれた
高位桁ビット２飄２６は、ｔ６においてＬＭＩが付勢さ
れたことを示すとすれば、復号器８８２′は、高位桁ビ
ット２５、２６を復号し、第１１図の時刻ｔ３とｔｌｏ
の間で付勢状態にある信号０インタ一リーブ選択Ａ−Ｈ
で線８５６′を付勢することによりＬＭＩを選択する。

レジスタ８７１′のアドレスはい他のアドレス（第４番
目）がバス８１６に現われる時刻略々ｔｌＯまて維持さ
れ、タイミング制８９１０に線９０７を接続するビット
２５により決定されるから奇数アドレス・レジスタ８７
１′に書込まれることになる。

゛しかし、時刻１１０に先立って、アドレス（第３番目
）は、時刻ｔ６にバス８１６に現われ、線９０７上のビ
ット２５の制御の下に、偶数アドレス・レジスタ８７１
に蓄積される。

はぼｔ６に、該アドレス（第３番目）は、アドレス・レ
ジスタ８７１に与えられ、そこでＥインターリーブ選択
Ｓ−Ｚ信号の起動状態を発生するように蓄積される。

アドレス・レジスタ８７１は、前記高位桁の２ビツト出
力を復号器８８２の入力として加え、該復号器８８２は
、ｔ６において線８５７を付勢するように復号され、は
ぼｔ６とｔ１３の間で動作する信号Ｅインターリ−１選
択Ｓ−Ｚを発生させる。

バス８１６の次のアドレス（第４番目）は、第１１図の
ｔ ９ｔすなわちｔ６に現われた第３番目のアドレスの
後、約８０ナノ・セカンド間に現われる。

第４番目のアドレスのビット２５は、線９０７を介して
線９０８′を付勢し、第４番目のアドレスを時刻的ｔ９
において奇数アドレス・レジスタ８７１′にラッチする
。

高位桁の２ビツト２へ２６は、復号器８８２′により復
号され、線８５７′を付勢し、第１１図に示すように、
はぼｔ９〜ｔ１６の間に信号０インタ一リーブ選択Ｓ−
Ｚを起動状態にする。

奇数および偶数の復号器８８２，８８２’からのインタ
ーリーブ選択線信号の比較は、第１１図において波形８
５６，８５６’、８５７．８５７′を点検すれば理解す
ることができる。

偶数のインターリーブ選択Ａ−Ｈの波形８５６は、の〜
ｔ７の期間中能動的である。

このｔＯ〜ｔ７の期間中、偶数のインターリーブ選択Ｓ
−Ｚの波形８５７は、ｔ１〜ｔ６の間非活動状態である
。

同じように、ｔ６〜ｔ１３の期間中、すなわち偶数のイ
ンターリーブ選択Ｓ−２の波形８５７が能動していると
き、偶数のインターリーブ選択Ａ−Ｈの波形８５６は、
ｔ７〜１２の間非活動状態となる。

インターリーブ選択線が非活動状態の期間は、ＭＯ３記
憶セルのゲート構成が充電動作を行っている期間である
。

また、インターリーブ選択線が活動状態の期間は、ＭＯ
Ｓセルがアクセスされ、したがってゲート構成が放電さ
れる期間となる。

Ａ−Ｈインターリーブ選択線の能動状態期間は、Ｓ−ｚ
インタＩＪ−ブ選択線の非活動状態期間であり、その逆
も同様である。

このようにして、記憶チップの一群は充電されており、
他方、他の群はアクセスされ、放電される。

充電されつ）あるチップは、その後活動状態となり、こ
）でそれらは、アクセスされ放電されるが、他方、すで
に放電されつ）あった他のチップは、次のアクセス及び
放電を準備して充電される。

上記の説明は、特に偶数インターリーブ選択線に関して
なされたものであるが、奇数インターリーブ選択Ａ−Ｈ
及び線８５６′および８５７′は、また、周期の反対の
部分において活動、非活動の状態となる。

特に、奇数インターリーブ選択Ａ−Ｈ線８５６′は、周
期ｔ３からｔｌＯまで能動的であるが、他方奇数インタ
ーリーブ選択線８５７′は格からｔ９まで非活動的とな
る。

奇数がインターリーブされたとき、選択Ａ−Ｈ線８５６
′はｔｌＯからｔ１５まで非活動的となる。

偶数アドレス・レジスタ８７１または８７１′のいずれ
かの高位桁ビット２５，２６が、それぞれの復号器８８
２，８２２’により復号される度ごとに、列ビット２１
．２２および行ビット２３．２４は、また、それぞれ、
偶数アドレス・レジスタに対しては復号器８７７．８７
６に、それぞれ奇数アドレス・レジスタに対して復号器
８７７’、８７６’に入力される。

復号器８７７は列アドレス・ビット２１、２２を復号し
、ＡＮＤゲート８８０と８８１に共通に入力する４本の
出力線の１本を付勢する。

ゲート８８０は、インターリーブ選択Ａ−Ｈ線８５６が
付勢されたときはいつでも選択され、またケート８８１
は、インターリーブ選択Ｓ−Ｚ線８５７が付勢されたと
きはいつでも選択される。

上記の説明に一致して、線８５６はｔＯ〜ｔ７の間付勢
されるので、その期間中ゲート８８０が選択される。

しかし、タイミング制御回路９１０からの制御線９１２
は、ｔ２＋からｔ６までの約９０ナノ・セカンドの期間
、復号器８７７からの選択された出力線の持続時間を限
定する。

したがって、４本の列選択線８６０の特定の１本が、時
刻ｔ２＋からｔ６まで付勢される。

列復号器８７７が列選択線の１本を選択すると同時に、
行復号器８７６はアドレス・レジスタ８７１からビット
２３．２４を受信し、ＡＮＤゲート８７８．８７９へ入
力を与える。

前述したように、線８５６は時刻ｔＯからｔ７までの間
、能動的であるので、この期間に１、ゲート８７８は１
個のみが実際に選択される。

ビット２３および２４にしたがって、４本の行選択線８
６３の特定の１本が能動的である。

行選択線の選択期間は、またタイミング制御回路９１０
からの線９１２の制御下にあり、従って行選択線はｔ２
＋からｔ６までの期間付勢される。

全く同じような方法で、奇数インターリーブ選択Ａ−Ｈ
線８５６′が付勢されている期間、例えばｔ３からｔｌ
ｏまで、列用のアドレス・ビット２１゜ｎおよび行用の
アドレス・ビット２３．２４は、奇数アドレス・レジス
タ８７１′から復号器８７７’。

８７６′にそれぞれ出力される。

この期間中、これらの復号器は、タイミング制御回路９
１０からのタイミング線９１２により制御される時間だ
け、４本の出力の１本を選択し、はぼｔ５＋からｔＱま
での期間中列と行の選択線を選択する作用を行う。

線８５６′が選択されたものであるので、それに対応す
るＡＮＤゲート８７８’、８８０’が選択されたものと
なり、ｔ５＋からｔＱまでの期間に、４本の行選択線８
６３′の１本と４本の列選択、線８６０′の１本を付勢
するようにする。

列選択線と行選択線の動作は、偶数と奇数の両アレイに
おけるインターリーブ選択Ｓ−Ｚ線の付勢と同じ状態て
継続する。

特に、選択線８５７が付勢されるとき、ゲート８７９お
よび８８１が選択され、偶数アドレス・レジスタ８１１
の内容にしたがって、第１１図の波形８６１及び８６４
に関して示されるように、ｔ８＋からｔ１２までの期間
に、４本の行選択線８６４の１本と４本の列選択線８６
１の１本が選択される。

同じように、インターリーブ選択Ｓ−Ｚ線８５７′が付
勢される間、すなわち第１１図において波形８６１’、
８６４′に関して示されたｔｌｌ＋からｔ１５までの間
、ゲート８７９′と８８１′が可能とさｈ１従って４本
の行選択線８６４′の１本および列選択線８６１′の１
本が付勢される。

上述した出力信号に加えて、第６図の制御回路９１０は
、付加的に線８４５上のＥストローブ信号、線８４２上
のＥ書込み信号、および４本の線９０３上の４個のＥ多
重信号を発生する。

同じように、０多重信号、Ｏ書込み信号、０ストロ一ブ
信号が、それぞれ線９０３’、８４２’および８４５′
上に発生する。

第１１図を再び参照するにストローブ信号８４５及び８
４５′の各々は、はぼ１６０ナノ・セカンド周波数で発
生し、そのとき、偶数ストローブ・パルス８４５は、は
ぼ８０ナノ・セカンドだけ、奇数ストローブ・パルス８
４５′からシフトしている。

偶数ストローブ・パルスは、偶数の列および行選拓線が
付勢される時に発生する。

特に、波形８４５で示されるＥストローブ信号は、ｔ５
からｔ６の間能動的であるが、その期間は、列および行
の選択線がｔ２＋からｔ６まで能動的である期間である
。

Ｅストローブ信号は、ｔｌ１７））らｔ１２まで再び能
動的となるが、その期間は、偶数の列と行選択線（Ｓ−
Ｖ及びＷ−Ｚ）がｔ８からｔ１２まで再び能動的となる
期間である。

第１１図においては、偶数ストローブ波形８４５および
奇数ストローブ波形８４５′は、他の波形に対してそれ
らの関係を図示する場合明らかに各々２回図示される。

データ読出し動作は、本考案の記憶システムにしたがい
、インターリーブ選択線、列選択線、行選択線、対応ス
トローブ・パルス、および低位桁１０チツプ・アドレス
・ビットの各付勢により遂行される。

特に第９図の代表的チップを参照するに、インターリー
ブ選択入力８５６″９列選択入力８６６、行選択入力８
６９．およびアドレス・ビット８５３は、データ線８５
２に入出力させるための必要な信号である。

線８５２上のデータは、第５図のデータ入出力回路８４
８に与えられ、ストローブ・パルスが線８４５に与えら
れるとき上記回路８４８にラッチされる。

特に第１１図を参照するに第４図の偶数アレイに対する
データ読出は、ｔ２とｔ６の間に列および行信号８６０
，８６３の付勢により開始され１、他方対応するインタ
ーリーブ選択Ａ−Ｈ波形８５６は、ｔＱとｔ７の間能動
的となる。

本実施例のために、第６図において、アドレス・ビット
２１および２２は復号されて列Ａを指定し、行ビット２
３および２４は復号されて行Ｅを選択するものと仮定さ
れる。

ｔ２＋からｔ６までの期間中、インターリーブ選択Ａ−
Ｈ線８５６は能動的となるので、第９図に示されるチッ
プは、線８５６″上の列選択入力と、線８６６上の列選
択入力および線８６９上の行選択入力を受信する。

第９図において、線８５３′上の１０アドレス・ビット
とともにそれらの信号の一致は、データを線８５２上に
出現させる。

線８５２上のデータは、受信回路８９２（第８図参照）
に送られ、受信回路８９２は、偶数アドレス・レジスタ
８７１ （第６図参照）からのビット２１、２２である
線８４３，８４４上のＥ選択Ｈ１およびＥ選択ＬＯの形
の入力信号を受信する。

線８４３．８４４上のこれらの信号は、第８図の受信回
路８９２において復号され、チップ８８４′（第７図の
チップ・アレイ８５０の上半分のチップ址として示され
ている）に接続する線８５１から、線８５２を選択する
。

第７図に再び戻って、前述したようなインターリーブ選
択線、列選択線および行選択線により選択されるチップ
渾は２個存在することが明らかである。

１抽のチップ鉦はアレイ８５０の上半分にあり、もう１
個のチップＡＥはアレイ８５０の下半分にある。

アレイ８５０の下半分のチップＡＥは、第８図に示され
るように、受信／復号回路８９２′の入力として接続さ
れる線８５２′に、データを出力させる。

受信・復号回路８９２′は、また線８４３゜８４４上の
Ｅ選択ＨＩおよびＥ選択り喝号を受信するが、該信号は
またそこで復号されて線８５２′を選択する。

第８図の受信／復号回路８９２および８９２′内の受信
器は、線８４５上のＥストローブ・パルスにより付勢さ
れる（第１１図の１５〜１６間参照）。

線８５２上のデータは、Ｌ１ラッチ８９４に送られる一
方、線８５２′上のデータはＬ２ラッチ８９４′に送ら
れる。

ラッチ８９４゜８９４′は両方とも、例えば第１１図の
ｔ５とｔ６の間で、偶数ストローブ時間によってラッチ
される。

次に、第５図を参照するに、前述したように、他のすべ
ての入力が適切にカードに設定されたならは、ストロー
ブ・パルスが線８４５に現われる度ごとに、各チップ・
カードが２ビツト・データをデータ入出力回路８４８に
う゛ノチするように動作する。

次に、第４図を参照するに、第５図のカード８３０のよ
うな２枚のカードは、偶数アレイの各位置ＥＯ〜Ｅ６３
に関連しており、同じように２枚のカードが各位置００
−０６３に関連している。

前述したように、偶数アレイのカード８３０と奇数アレ
イのカード８３１の各々は、第５〜９図に関して先に説
明したように、列９行、インターリーブおよびストロー
ブの全信号を受信する。

また、前述のように、各ストローブ・パルスは、カード
ごとに２ビツト・データをラッチするように動作する。

第４図の偶数アレイの各データ位置には、２枚のカード
があるから、第１１図の波形８４５で示すようなｔ５と
ｔ６の間のパルスの如き各偶数ストローブ・パルスは、
第４図の６４個の各データ位置ＥＯ〜Ｅ６３に対して、
同時に４ビツト・データをラッチするように動作する。

第４図のＡ／Ｃで表示されたカード８３０は、２ビツト
・データを蓄積するが、各カードに対しては第８図の８
９４．８９４’で示されている関連ラッチＬ□およびＬ
２の各々に１ビツトずつ蓄積する。

同じ方法で、第４図にＢ／Ｄで表示されたカード８３０
は、また関連ラッチ娼およびＬ２に、２ビツト・データ
を蓄積する。

第４図の偶数アレイにおける６４デ一タ位置の各々に対
しては、４ビツト・データは、第１１図のＥ ＤＡＴ
Ａ出力（Ａ−Ｈ）で表示された波形によって示されてい
る。

これら４ビツト・データは、ｔ５とｔ６の間でラッチさ
れ、ｔｌｌとｔ１２の間に発生する次の偶数ストローブ
・パルスまでラッチ状態を保持する。

４ビツト・データは、第１１図のｔ５とｔ６の間のスト
ローブ・パルスにより、ＥＯ〜Ｅ６３の各位置に対する
偶数アレイにおいてｔ５とｔ６にラッチされる。

したがって、２５６ビツトのデータは、同時に、第４図
の偶数アレイにラッチされる。

同じ方法で、データ位置ＯＯ〜０６３用の各カード８３
１から戒る第４図の奇数アレイは、第１１図の波形８４
５′の０ストローブ・パルスが付勢されているとき、ｔ
８とｔ９の間で２５６ビツト・データをラッチするよう
に動作するが、一方、適切な列９行、インターリーブ選
択信号は、前述たように本考案の装置により発生される
。

第４図を参照するに、第４図の偶数および奇数アレイの
各カード対すなわち各データ位置は、ＤＡＴ−Ａ（ｉ）
出力を形成するように、その出力データ線を他の４本の
線と共通に接続させている。

例えば、偶数アレイＥＯ装置のＡ／Ｃカード８３０から
のデータ線８３６′は、ＥＯＢ／Ｄカードからの出力と
共に、またＯＯＡ／ＣおよびＢ／Ｄカード８３１からの
出力と一緒に接続されて、ＤＡＴ−Ａ（０）出力線を形
成する。

同様の出力線ＤＡＴ−Ａ（１）〜ＤＡＴ−Ａ（６３）は
、その他のデータ位置に存在する。

データは、時間多重制御信号を用いて、第４図のＥＯお
よびＯ装置における４枚のカードに対する共通データ線
ＤＡＴ−Ａ（０）から読出され、上記時間多重制御信号
は、第６図のタイミング制御回路９１０から誘導される
ように偶数アレイに対する線９０３及び奇数アレイに対
する線９０３′上に出現する。

偶数アレイに対する多重線９０３に現われる４つのタイ
ミング信号は、ＥＭＩＡ、 ＥＭＩＢ。

ＥＭ２Ｃ，ＥＭ２Ｄである。

同じように、奇数アレイに対する線９０３′に現われる
４つのタイミング信号は、ＯＭＩＡ、 ＯＭＩＢ、 ０
Ｍ２Ｃ，０Ｍ２Ｄである。

Ｅを頭に付し、Ａ、Ｂ、Ｃ，Ｄを接尾文字とした４つの
信号は、偶数アレイの４枚の１／２カードＡ、 Ｂ、
Ｃ，Ｄに接続される。

同じようにＯを頭に付し、Ａ、 Ｂ、 Ｃ，Ｄを接尾文
字とした４つの信号は、奇数アレイの１／２カードＡ、
Ｂ、Ｃ。

Ｄに接続される。

第４図において、時間多重入力は、偶数および奇数ビッ
トのＯ位置に対してのみ示されているが、勿論、その他
のデータ位置１〜６３の各々に対する入力として時間多
重入力が接続されている。

第１１図を参照するに、偶数アレイのタイミング信号は
実線で示され、奇数アレイのタイミング信号は破線で示
される。

さらに詳しく云えば、第６図のタイミング制御回路９１
０から誘導される偶数アレイ・タイミング信号ＥＭＩＡ
は、第４図のカード８３０（特にＥＯｍ置で示される）
のＡ入力に接続される。

そして、ＥＭＩＡタイミング・パルスは、時刻、 ｔ５
． Ｉｌｌ、 ｔ１７． ｔ２旙に発生する。

同じく、タイミング・パルスＥＭＩＢは、第４図の偶数
アレイにおけるデータ位置ＢのＢ １／２カードに接続
され、そしてＥＭＩＡパルスが開始した後時刻ｔ５．７
５において２０ナノ・セカンド発生するパルスを有する
。

第１１図に示すように、ＥＭ２Ｃパルスは、ＥＭＩＢパ
ルスの後２０ナノ・セカンド発生し、時刻ｔ６．５にお
いて開始する。

最後に、第１０図に示すように、ＥＭ２Ｄパルスは、Ｅ
Ｍ２Ｃパルス後２０ナノ・セカンド発生し、ｔ７．２５
において開始する。

第４図の各データ位置ＥＯ〜Ｅ６３に対するＡ／Ｃカー
ド８３０について、第５図に示すように、ＥＭＩＡ信号
とＥＭ２Ａ信号は、線８４６および線８４７にそれぞれ
接続される。

同じように、信号ＥＭＩＢとＥＭ２Ｄは、第４図の偶数
アレイにおける全Ｂ／Ｄカードに対して、第５図に示す
ように、線８４６と線８４７にそれぞれ接続される。

また同じく、信号ＯＭＩＡと０Ｍ２Ｃは、第４図の奇数
アレイにおけるＡ／Ｃカードに対して、線８４６と線８
４７に接続され、他方、信号ＯＭＩＢと０Ｍ２Ｄは、第
４図の奇数アレイにおける全Ｂ／Ｄカードに対して、多
重線８４６と８４７（第５図参照）に接続される。

４個のタイミング・パルスＥＭＩＡ、 ＥＭＩＢ。

ＥＭ２Ｃ，ＥＭ２Ｄは、ｔ５からｔ８までの８０ナノ・
セカンドの期間にわたって発生する。

タイミング信号の各々は、各データ位置におけるカード
対のそれぞれの４個のラッチに蓄積されるデータをゲー
トするための２０ナノ・セカンドのタイム・スロットを
有する。

したがって、６４個のデータＤＡＴ−Ａ（０）、ＤＡＴ
−Ａ （１）、・・・・・・ＤＡＴ、Ａ （６３）、ｔ
５からｔ８までの時間周期で、線ごとに４ビツトのデー
タに時間多重化を行い、そして該時間周期は第４図の偶
数アレイにおけるデータの読出しを表わす。

偶数アレイの読出しが終了した後、すなわち、ｔ７．２
５においてＥＭ２Ｄ信号により与えられるパルスの完了
した後、奇数アレイは、４個のタイミング信号ＯＭＩＡ
、 ＯＭＩＢ、 ０Ｍ２Ｃ，０Ｍ２Ｄ！：ヨ）テ類似の
方法で読出される。

それらの奇数アレイのタイミング信号は、例えば、第１
１図の梠。

ｔ８．７５． ｔ、９．飄ｔｌＯ，２５においてそれぞ
れ示されるように、２０ナノ・セカンド間隔で発生する
。

したがって、始〜ｔｌｌの８０ナノ・セカンド間に、デ
ータ線ＤＡＴ−Ａ（０）〜ＤＡＴ−Ａ （６３）は、第
４図の奇数アレイの読出しを表わす時間多重４ビツト・
データ線に対して動作する。

信号０Ｍ２Ｄに対してｔｌＯ，２５における最後のパル
スの後、すなわち奇数アレイの読出しが完了すると、偶
数アレイは、再び多重信号により多重化される。

そして、該多重信号は、時刻ｔ１１において開始し、ｔ
１４までの８０ナノ・セカンドにわたり繰返される。

偶数アレイの読出しが完了した後、奇数アレイの読出し
は、再び、ｔ１４とｔ１７の間において次の８０ナノ・
セカンドに多重化される。

偶数および奇数アレイの交互動作は、第１１図に示した
方法で続けられる。

本考案は、−実施列に関してのみ説明されてきたが、考
案の要旨と範囲を脱しない限り、その形態と細部におい
て種々の変形が可能であり、そのことは当業者により理
解されるであろう。

次に、本考案による実施の態様を、箇条書きにする。

（１）データ処理システムにおいて、第１および第２ア
レイのＩＣ半導体チップからなり、該チップは放電期間
に続いて周期的に生ずる充電期間に付勢され、該放電期
間に情報が上記チップから読出され、または上記チップ
に読込まれるような主記憶装置、上記第１および第２ア
レイのチップに共通に接続されたアドレス指定手段、上
記第１および第２アレイのチップに共通に接続されたデ
ータ・アクセス手段、上記第２アレイのチップのインタ
ーリーブされた基数で上記第１アレイのチップにアクセ
スし、それにより、第２アレイのチップが放電している
間、第１アレイのチップが充電し、第２アレイのチップ
が充電している間、第１アレイのチップが放電するよう
な制御手段、から構成される主記憶装置。

（２）データ処理システムにおいて、複数の半導体チッ
プからなり、その各チップは多数の記憶位置を持ち、充
電期間に周期的に動作し、その充電期間中はデータがア
クセスされず、データ・アクセス期間中はチップが放電
されるような主記憶装置、２のべき数として前記群内の
チップを選択する第１選択手段、２のべき数として前記
群内のチップを選択する第２選択手段、２のべき数とし
て前記群内のチップを指定する第３選択手段、上記選択
手段の組合せによってチップを選択し、それにより上記
チップの１群をアクセスし、それによって他の群がアク
セス待機のため充電されている間放電させるような制御
手段を具える主記憶装置。

（３）情報処理のための命令および実行装置を備え、か
つ該命令および実行装置により処理される情報を蓄積す
るための記憶装置を備えたデータ処理システムであって
、上記改良された記憶装置は次の手段を含む、すなわち
、多数のアドレス可能な記憶装置を有する複数個の半導
体チップ、第１選択手段により共通に接続された上記チ
ップの第１群、第２選択手段により共通に接続された上
記チップの第２群、上記第１と第２群の両チップに共通
に接続されたデータ・アクセス手段、ならびに１周期の
ある時期に上記第１群のチップをアクセスするための上
記第１選択手段に接続され、かつ１周期の他の時期に上
記第２群のチップをアクセスするための上記第２選択手
段に接続されそれにより上記第１および第２群の情報ビ
ットがインターリーブされた基数でアクセスされるよう
なアドレス指定手段を含む。

（４）上記（３）におけるアドレス指定手段が、さらに
上記レジスタ手段から最初の多数のアドレス・ビットを
、上記第１および第２群の各々に接続するための手段、
ならびに上記第１または第２群のチップを選択、アクセ
スするため上記アドレスの高位桁ビットに応答する手段
を含むようなデータ処理システム。

（５）上記（４）における各チップが、データをアクセ
スするため同時に付勢してチップを選択する場合に動作
する列選択、行選択およびインターリーブ選択の各入力
を含み、また上記（４）の第１選択手段が、上記第１群
のチップにそれぞれ接続されている列選択、行選択およ
びインターリーブ選択の各手段を含むとともに、第２選
択手段が、上記第２群のチップにそれぞれ接続されてい
る列選択、行選択およびインターリーブ選択の各手段を
含み、さらに上記（４）のアドレス指定手段が、上記第
１または第２の選択手段の選択を制御するため、上記ア
ドレス・レジスタ手段のビット列に応答するる第１デコ
ーダを含むことを特徴とするデータ処理システム。

（６）上記（５）における第１および第２群のチップが
、多数の列と行からなり、また上記（５）のアドレス指
定手段が、１列を選択するため上記アドレス指定手段の
ビット列に応答するデコーダと、１行を選択するため上
記アドレス・レジスタ手段のビット列に応答するデコー
ダを含むことを特徴とするデータ処理システム。

（７）情報を処理するための命令および実行装置を備え
、かつ命令および実行装置により処理される情報を蓄積
するための記憶装置を備えたデータ処理システムであっ
て、上記改良された記憶装置は次の手段を含む。

すなわち、各チップが多数のアドレス可能な記憶装置を
有しているような複数の半導体チップ、第１選択手段に
より共通に接続される多数の第１群のチップ、第２選択
手段により共通に接続される多数の第２群のチップ、上
記第１および第２群の両方のチップに共通に接続される
データ・アクセス手段、ならびに１周期のある部分で上
記第１群のチップをアクセスするための上記第１選択手
段に接続され、また１周期の他の部分で上記第２群のチ
ップをアクセスするための上記第２選択手段に接続され
、それによって上記第１および第２群の情報ビットがイ
ンターリーブされた基数でアクセスされるようなアドレ
ス指定手段とを具えるデータ処理システム。

（８）上記（７）のデータ処理システムは、さらに上記
チップの第１および第２アレイを含み（該アレイの各々
は、多数の第１群の１個と多数の第２群の１個を含む）
、かつ上記第１および第２アレイの両方における上記第
１と第２群のチップに共通に接続されたデータ・アクセ
ス手段、さらに交互の周期にそれぞれ上記第１および第
２アレイのチップをアドレス指定するために接続され、
かつ１周期のある部分で上記第１群の１個のチップをア
クセスするため、各アレイにおいて上記第１選択手段に
接続され、また１周期の他の部分で上記第２群の１個の
チップをアクセスするために上記第２選択手段に接続さ
れ、それによって、各アレイにおける第１と第２群の情
報ビットはインターリーブ基線上にアクセスされ、上記
第１と第２アレイがインターリーブされた基数でアクセ
スされるようなアドレス指定手段とを具備するデータ処
理システム（９）上記（８）における、データ・アクセ
ス手段が、上記第１アレイの多数のチップから、時間多
重でデータを取出すとともに、上記第２アレイの多数の
チップから時間多重でデータを交互に取出すためのデー
タ出力回路手段を含むことを特徴とするデータ処理シス
テム。

（１ａ）前記（３）におけるデータ・アクセス手段が、
前記チップからの時間多重情報の手段を含むデータ出力
回路と、データ入力回路を備えることを特徴とするデー
タ処理システム。

（１１）情報を処理するための命令および実行装置を備
え、かつ該命令および実行装置により処理される情報を
蓄積するための記憶装置を備えたデータ処理システムで
あって、上記改良された記憶装置は第１および第２のア
レイを有し、さらに各アレイは多数のチップを含み、そ
して各チップが多数の記憶装置を有腰かつ第１のアクセ
ス不可能期間および第２のアクセス可能期間の両方にわ
たって周期的に動作するとともに、上記各アレイはさら
に、第１群のチップに共通に接続する第１選択手段と、
第２群のチップに共通に接続する第２選択手段と、上記
第１と第２群の両方のチップに共通に接続されたデータ
・アクセス手段と、１周期のある部分で上記第１群のチ
ップをアクセスするため上記第１選択手段に接続される
とともに、１周期の他の部分で第２群のチップにアクセ
スするため、上記第２選択手段に接続され、それによっ
て、上記第１および第２群の情報ビットがインターリー
ブされた基数でアクセスされるようなアドレス指定手段
とを具えるデータ処理システム。

（１２）上記（１１）におけるデータ・アクセス手段が
、時間多重で上記第１アレイのチップからデータを取出
す一方、時間多重で上記第２アレイのチップからデータ
を交互に取出す手段を含むことを特徴とするデータ処理
システム。

（１３）前記（１１）におけるアドレス指定手段が、さ
らに前記各アレイの第１および第２群の各チップに多数
の第１アドレス・ビットを接続するアドレス・レジスタ
手段と、上記第１または第２群のチップを選択するため
に、前記アドレス・ビット列に応答する手段とを含むこ
とを特徴とするデータ処理システム。

（１７０前記（１１）における各チップが、情報をアク
セスするため関連チップを同時付勢で選択動作するよう
な列選択、行選択およびインターリーブ選択の各入力を
含み、また前記（１１）の第１選択手段および第２選択
手段が、各アレイのために、上記第１と第２群の各チッ
プの列選択、行選択およびインターリーブ選択の各入力
にそれぞれ接続された列選択、行選択およびインターリ
ーブ選択の各手段を含み、さらに、前記（１１）のアド
レス指定手段が、上記第１と第２選択手段の選択制御の
ため、前記アドレス・レジスタ手段のビット列に応答す
る第１デコーダを含むことを特徴とするデータ処理シス
テム。

（１５）前記（１１）における各アレイの第１と第２群
のチップが、多数の列および行から構成され、かつ前記
（１１）のアドレス指定手段が、さらに１列を選択する
ためアドレス・ビット列に応答する列デコーダと、１行
を選択するためアドレス・ビット列に応答する行デコー
ダとを含むことを特徴とするデータ処理システム。

（１６）前記（１１）における各チップが、２５６ビツ
トから４，０９６ビツトの範囲の記憶容量を有するよう
なＭＯ３半導体であることを特徴とするデータ処理シス
テム。

（１７）前記（１２）において、各チップから取出され
るデータの時間多重のための周波数が、１周期中の前記
第１および第２の期間によって限定される周波数、すな
わち約１１１６であることを特徴とするデータ処理シス
テム。

（１８）前記（１５）における列が、さらに２群に分割
される一方、前記の行もさらに２群に分割され、また前
記（１５）におけるインターリーブ選択手段が、上記列
群および上記行群の交互に選択されたいずれかに対する
アドレス・ビットに応答することを特徴とするデータ処
理システム。

（１９）上記（１８）において、各チップは、低位１０
桁のアドレス・ビットによりアドレス指定が可能な１０
２４個の記憶装置を有し、かつ上記チップが、高位２桁
のアドレス・ビットにより指定される４個の論理モジュ
ールに論理上分割され、さらに上記チップが、２桁のア
ドレス・ビットによりアドレス指定される列から編制さ
れるとともに、２桁のアドレス・ビットによりアドレス
指定される行から編制され、そして上記アドレス・ビッ
トが２５ｅａのチップから唯１個を指定することを特徴
とするデータ処理システム。

（２０）データ処理システムにおいて、複数カード上の
多数集積された半導体チップを含む第１および第２アレ
イと、上記チップに共通に接続されたアドレス指定手段
と、上記チップに共通に接続されたデータ・アクセス手
段と、上記第１アレイおよび第２アレイを、インターリ
ーブ基線上にアクセスし、それによってデータがインタ
ーリーブされた基数でアクセスされるような制御手段と
を具備することを特徴とする主記憶装置。

（２１）第１群の半導体チップと第２群の半導体チップ
を有する主記憶装置を備え、かつ上記チップは放電期間
の減勢の後に周期的に充電期間となって付勢され、放電
期間に上記チップに情報が書込まれ、または上記チップ
から読出されるようなデータ処理装置において、上記第
２群のチップが充電期間にあるとき、放電期間中の上記
第１群のチップに第１アクセスが行われ、また上記第１
群のチップが充電期間にあるとき、上記第２群のチップ
に第２アクセスが行われるような段階を有することを特
徴とする改良された方法。

（２２）上記（２１）において、さらに上記チップがそ
れぞれアクセスされるとき、上記第１群および第２群の
各チップから情報を時間多重で取出す段階を含む方法。

（２３）前記（２１）において、さらに各チップ上の唯
一の記憶位置を指定する共通の低位桁アドレス・ビット
により、各々アクセスされるチップ上の情報をアドレス
指定する段階を含む方法。

（２７０前記（２１）において、さらに低位桁アドレス
・ビットにより各チップ上の情報ビットをアドレス指定
し、高位桁アドレス・ビットにしたがって、前記第１ア
クセスおよび第２アクセス期間にアクセスされる情報を
選択する段階を含む方法。

【図面の簡単な説明】

第１図は、本考案に係るデータ処理システムのブロック
図、第２図は本考案の一実施例を示す記憶システムと記
憶制御ユニットとの結合部のブロック図、第３図は本考
案の一実施例を示す書込み回路のブロック図、第４図は
本考案の一実施例を示す奇数および偶数論理アレイのブ
ロック図、第５図は第４図の配列に用いられるカードの
一実施例を示すさらに詳細なブロック図、第６図は第４
図のアレイをアドレス指定するために使用されるアドレ
ス指定回路のブロック図、第７図は第５図のカードにお
ける６４個の半導体チップのブロック図、第８図は第５
図のカードにおけるデータ入出力論理のブロック図、第
９図は第５図のカード上における６４チツプの各１０２
４ビツト・チップを構成するブロック図、第１０図は本
考案のメモリ・システムの書込み動作による波形図、第
１１図は本考案の読出しおよび書込み動作における波形
図である。 図において、２は主記憶装置ＭＳ、４は記憶制御ユニッ
トＳ、 ８は命令ユニット■、１０は実行ユニットＥ、
Ｉ１０は入出力装置、６はチャンネル・ユニットＣ，１
２はコンソール・ユニット、８３０．８３１はそれぞれ
偶数、奇数カード、８８４は第１群の半導体チップ、８
８４′は第２群の半導体チップ、８５３，８５３’はア
ドレス指定線、８５６，８５７はインターリーブ選択基
線、８６０，８６１は列選択線群 ８６３，８６４は行
選択線群である。

Claims (1)

【実用新案登録請求の範囲】
1. 情報を処理するため命令ユニット、実行ユニットを具え
   、かつ命令ユニット及び実行ユニットにより処理される
   べき情報を記憶するための記憶装置を具え、各々多数の
   半導体チップを搭載した複数のメモリカードを具え、各
   チップは、異なるビット情報が各記憶位置に記憶され、
   第１のアクセスされない期間及び第２のアクセス可能期
   間にわたって周期的に動作し得る多数の記憶位置を具え
   、前記メモリカードの各々は、更に前記チップの第１群
   を共通に接続する第１選択手段、前記チップの第２群を
   共通に接続する第２選択手段、前記第１．第２群の両者
   において共通にチップに接続されるデータアクセス手段
   、周期的サイクルの１部分において前記第１群のチップ
   をアクセスするため前記第１選択手段に接続され、周期
   的サイクルの第２部分において前記第２群のチップをア
   クセスするため前記第２選択手饅に接続され、それによ
   り前記第１．第２群における情報ビットがインタリーブ
   された形式でアクセスされるアドレス指定手段、を具備
   し、更に前記第１群、第２のチップを夫々Ｎ組に分割し
   、分割されたＮ組のチップは並列に同時ア′クセス可能
   とされるとともに、前記メモリカード外部に該並列に読
   出し、書込みされるＮビットを時間的に順次転送される
   Ｎビットとの間で変換する手段を設けたことを特徴とす
   るデータ処理システム。