JPS58153289A - フア−ストイン・フア−ストアウト・メモリ回路 - Google Patents
フア−ストイン・フア−ストアウト・メモリ回路Info
- Publication number
- JPS58153289A JPS58153289A JP57033783A JP3378382A JPS58153289A JP S58153289 A JPS58153289 A JP S58153289A JP 57033783 A JP57033783 A JP 57033783A JP 3378382 A JP3378382 A JP 3378382A JP S58153289 A JPS58153289 A JP S58153289A
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- Japan
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- input
- shift
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロ；ンピ為−タのようなグロセナとラ
ンダムアクセス・メモリを使用して構成されるファース
トイン・ファーストアウト書メモリ回路に関する。
ンダムアクセス・メモリを使用して構成されるファース
トイン・ファーストアウト書メモリ回路に関する。
従来、７アーストイン・ファーストアウト・メモリ回路
（以下ＦＩＦＯメモリと称する）としては７リツグ・７
０ツブを多段接続して構成されたものが用いられるか、
あるいは専用の集積回路が用いられてい友。
（以下ＦＩＦＯメモリと称する）としては７リツグ・７
０ツブを多段接続して構成されたものが用いられるか、
あるいは専用の集積回路が用いられてい友。
しかしながら、フリッグΦ７０ッグを多段接続して構成
されたものにおいては、ＦＩＦＯメモリＯＲ数が多くな
るに応じてハードウェア量が多くなるという不都合があ
シ、またＦＩＦＯメモリ用の集積回路においてもあまシ
大容量のものは作られておらずかつ高価であるため大容
量のＦＩＦＯメモリを得るには多くの集積回路を用いる
必要があシバ−ドウエアの価格が上昇するという不都合
があった。さらに、いずれの形式のＦＩＦＯメモリにシ
いても、いわゆるセンタリング機能を持たせるためには
外部に付加回路を接続する必要があり、シたがってハー
ドウェア量の増加および価格の上昇を招くという不都合
があった。すなわち、前記従来形のＦＩＦＯメモリにお
いては、はぼ記憶容量の増加に比例してハードウェアの
価格および実装面積が増大するという不都合があった・
本発明の目的は、前述の従来形における問題点にかんが
み、ファーストイン・ファーストアウトΦメそり回路に
おいて、ランダムアクセス・メモリおよびマイクロコン
ピュータのようなグロセナ・ユニットを用いるという構
想にもとづき、大容量のＦＩＦＯメモリを低価格で実現
できるようにし、ＦＩＦＯメモリの容量増加に対する実
装面積の増加を抑えかつＦＩＦＯメモリにセンタリング
機能およびデータ加工機能等の各種機能の付加ができる
ようにすることにある。
されたものにおいては、ＦＩＦＯメモリＯＲ数が多くな
るに応じてハードウェア量が多くなるという不都合があ
シ、またＦＩＦＯメモリ用の集積回路においてもあまシ
大容量のものは作られておらずかつ高価であるため大容
量のＦＩＦＯメモリを得るには多くの集積回路を用いる
必要があシバ−ドウエアの価格が上昇するという不都合
があった。さらに、いずれの形式のＦＩＦＯメモリにシ
いても、いわゆるセンタリング機能を持たせるためには
外部に付加回路を接続する必要があり、シたがってハー
ドウェア量の増加および価格の上昇を招くという不都合
があった。すなわち、前記従来形のＦＩＦＯメモリにお
いては、はぼ記憶容量の増加に比例してハードウェアの
価格および実装面積が増大するという不都合があった・
本発明の目的は、前述の従来形における問題点にかんが
み、ファーストイン・ファーストアウトΦメそり回路に
おいて、ランダムアクセス・メモリおよびマイクロコン
ピュータのようなグロセナ・ユニットを用いるという構
想にもとづき、大容量のＦＩＦＯメモリを低価格で実現
できるようにし、ＦＩＦＯメモリの容量増加に対する実
装面積の増加を抑えかつＦＩＦＯメモリにセンタリング
機能およびデータ加工機能等の各種機能の付加ができる
ようにすることにある。
本発明は、入力データが一時的に格納される入力バッフ
ァ、該入力バッファからのデータを順次記憶するランダ
ムアクセス・メ七り、該ランダムアクセス・メモリから
の読み出しデータが一時的に格納される出力バッファ、
該入力バッファから蚊ランダムアクセス・メモリへのお
よびｌ＊フランムアクセス・メモリから皺出力パッファ
へのデータ転送の制御を行なうプロセサユニット、シフ
トイン拳クロックの印加によってセットされるシフトイ
ン監視用フリラグ・フロッグ、シフトアウト・クロック
の印加によってセットされるシフトアウト監視用７リツ
グ・フロッグ、および、それぞれ入力が可能である旨お
よび出力が可能である旨の表示を行なう入力レディ制御
用クリップ・７０ツブ、および出力レディ制御用７リツ
グ・７０ツグを具備し、該プロセサユニットは該ランダ
ムアクセス嗜メ峰りの記憶エリアの空きがあれば該入力
レディ制御用フリラグ・７０ツデを入力可能状態にセッ
トし、シフトイン拳クロックが印加されてシフトイン監
視用フリラグ・７０ツグがセットされると該入力バッフ
ァからのデータを該ランダムアクセス・メモリの最も出
力側に近い空きエリアに書き込み、＃フンダムアクセス
・メモリの記憶エリアにデータが記憶されておれば該出
力レディ制御用フリラグ・フロッグを出力可能状態にセ
ットし、シフトアウト・クロックが印加されて該シフト
アウト監視用フリラグ・７０ツグがセットされると該ラ
ンダムアクセス・メモリ内の最も出力側に近い記憶エリ
アに記憶されたデータを該出力バッファに読み出しかつ
その他の記憶エリアに記憶されたデータを出力側に転送
することを特徴とする。
ァ、該入力バッファからのデータを順次記憶するランダ
ムアクセス・メ七り、該ランダムアクセス・メモリから
の読み出しデータが一時的に格納される出力バッファ、
該入力バッファから蚊ランダムアクセス・メモリへのお
よびｌ＊フランムアクセス・メモリから皺出力パッファ
へのデータ転送の制御を行なうプロセサユニット、シフ
トイン拳クロックの印加によってセットされるシフトイ
ン監視用フリラグ・フロッグ、シフトアウト・クロック
の印加によってセットされるシフトアウト監視用７リツ
グ・フロッグ、および、それぞれ入力が可能である旨お
よび出力が可能である旨の表示を行なう入力レディ制御
用クリップ・７０ツブ、および出力レディ制御用７リツ
グ・７０ツグを具備し、該プロセサユニットは該ランダ
ムアクセス嗜メ峰りの記憶エリアの空きがあれば該入力
レディ制御用フリラグ・７０ツデを入力可能状態にセッ
トし、シフトイン拳クロックが印加されてシフトイン監
視用フリラグ・７０ツグがセットされると該入力バッフ
ァからのデータを該ランダムアクセス・メモリの最も出
力側に近い空きエリアに書き込み、＃フンダムアクセス
・メモリの記憶エリアにデータが記憶されておれば該出
力レディ制御用フリラグ・フロッグを出力可能状態にセ
ットし、シフトアウト・クロックが印加されて該シフト
アウト監視用フリラグ・７０ツグがセットされると該ラ
ンダムアクセス・メモリ内の最も出力側に近い記憶エリ
アに記憶されたデータを該出力バッファに読み出しかつ
その他の記憶エリアに記憶されたデータを出力側に転送
することを特徴とする。
以下図面を用いて本発明の詳細な説明する。
ＦＩＦＯメそりは書き込まれた順にデータの読み出しを
行なう記憶装置であって、例えば互に同期しない２つの
機器間でデータを授受する場合のバッファメモリとして
用いられる。あるいは第１図に示すように、高速出力機
器１と低速出力機器５との間のバッファメモリとして用
いられデータ伝送速度の変換尋を行なうことができる。
行なう記憶装置であって、例えば互に同期しない２つの
機器間でデータを授受する場合のバッファメモリとして
用いられる。あるいは第１図に示すように、高速出力機
器１と低速出力機器５との間のバッファメモリとして用
いられデータ伝送速度の変換尋を行なうことができる。
また、第１図においてはＦＩＦＯメモリ２にはファース
トイン・ファーストアウトメモリ動作を行なうメモリ回
路部３の他に、センタリング機能部４が設けられ、ＦＩ
ＦＯメモリ２が常に該ＦＩＦＯメモリ２の全記憶エリア
の内の半分程度の領域にデータが記憶された状態で動作
するように制御する。なお、第１図において高速出力機
器五と低速出力機器５とが逆になるような場合にもＦＩ
ＦＯメモリ２によってバッファリングを行なうことが可
能である。
トイン・ファーストアウトメモリ動作を行なうメモリ回
路部３の他に、センタリング機能部４が設けられ、ＦＩ
ＦＯメモリ２が常に該ＦＩＦＯメモリ２の全記憶エリア
の内の半分程度の領域にデータが記憶された状態で動作
するように制御する。なお、第１図において高速出力機
器五と低速出力機器５とが逆になるような場合にもＦＩ
ＦＯメモリ２によってバッファリングを行なうことが可
能である。
ｊ１２１！１は、本発明の１実施例に係ルＦ Ｉ ＦＯ
メモリの構成を示す。同図のＦＩＦＯメモリは、ランダ
ムアクセス鳴メモリ２１、マイクログロセサ勢で構成さ
れるプロセサ・ユニット２２、入力！−ＩＤＩのビット
数例えば８ビツトの容量の入力パツ７７２３％人カ′ツ
７ア２３と同容量の出力バッファ２４、シフトイン監視
用７リツグ・７０ツグ２５、シフトアウト監視用７リツ
グ・７０ツｆ２６、入力レディ制御用７リツグ・７０ツ
グ２７および出力レディ制御用フリップ・７０ツグ２８
を具備する。
メモリの構成を示す。同図のＦＩＦＯメモリは、ランダ
ムアクセス鳴メモリ２１、マイクログロセサ勢で構成さ
れるプロセサ・ユニット２２、入力！−ＩＤＩのビット
数例えば８ビツトの容量の入力パツ７７２３％人カ′ツ
７ア２３と同容量の出力バッファ２４、シフトイン監視
用７リツグ・７０ツグ２５、シフトアウト監視用７リツ
グ・７０ツｆ２６、入力レディ制御用７リツグ・７０ツ
グ２７および出力レディ制御用フリップ・７０ツグ２８
を具備する。
このような構成を有するＦＩＦＯメモリに書き込みを行
なうＫは、入力可能状態を示す入力レディ制御用７リツ
グ・７Ｅ１ツグ２７Ｃ）出力である入力レディ信号ｉ８
が例えば高レベルである場合に、＃ＦＩＦＯメそりに入
力ｒ−タＤ１とともにシフトイン−７−ツクｓ１を入力
することにょって行なわれる。ま喪、読み出しを行なう
には出力可能状態を示す出力レディ制御用７リツグｅフ
田ツグ２８の出力である出力レディ信号が例えば高レベ
ルである場合に該ＦＩＦＯメモリにシフトアクト−クロ
ックＳｏを印加することによって出力バッファ２４から
出力データＤｏが得られる。
なうＫは、入力可能状態を示す入力レディ制御用７リツ
グ・７Ｅ１ツグ２７Ｃ）出力である入力レディ信号ｉ８
が例えば高レベルである場合に、＃ＦＩＦＯメそりに入
力ｒ−タＤ１とともにシフトイン−７−ツクｓ１を入力
することにょって行なわれる。ま喪、読み出しを行なう
には出力可能状態を示す出力レディ制御用７リツグｅフ
田ツグ２８の出力である出力レディ信号が例えば高レベ
ルである場合に該ＦＩＦＯメモリにシフトアクト−クロ
ックＳｏを印加することによって出力バッファ２４から
出力データＤｏが得られる。
次に、上述の構成になるＦＩＦＯメモリの動作を説明す
る。該ＦＩＦＯメモリに入力データＤ１とシフトイン−
クロックＳ１が入力されると、該入力ｒ−タＤｉが入力
バッファ２３に格納されるとともに、シフトイン・クロ
ックＳ１によって７７トイン監視用７リツプ拳７０ツグ
２５がセットされる。プロセサ０ユニツト２２はシフト
イン監視用フリラグ・７０ツグ２５がセットされたこと
を検知すると、入力バッファ２３内のデータをランダム
アクセス・メモリ２１に転送する。この場合、ゾロセｔ
１１ユニット２２はランダムアクセスｅメモリ２１の記
憶状態を詞ぺ、入力バッファ２３からのデータを該メモ
リ２１の最も出力側に近い空き委地に書き込む。もし、
該メモリ２１の記憶エリアが全て空き状態であれば、入
力バッファ２３からのデータは出力バッファ２４に転送
される。
る。該ＦＩＦＯメモリに入力データＤ１とシフトイン−
クロックＳ１が入力されると、該入力ｒ−タＤｉが入力
バッファ２３に格納されるとともに、シフトイン・クロ
ックＳ１によって７７トイン監視用７リツプ拳７０ツグ
２５がセットされる。プロセサ０ユニツト２２はシフト
イン監視用フリラグ・７０ツグ２５がセットされたこと
を検知すると、入力バッファ２３内のデータをランダム
アクセス・メモリ２１に転送する。この場合、ゾロセｔ
１１ユニット２２はランダムアクセスｅメモリ２１の記
憶状態を詞ぺ、入力バッファ２３からのデータを該メモ
リ２１の最も出力側に近い空き委地に書き込む。もし、
該メモリ２１の記憶エリアが全て空き状態であれば、入
力バッファ２３からのデータは出力バッファ２４に転送
される。
を九、プロセサ・ユニット２２は出力１−ｅソファ２４
にデータが書き込まれておれば出力レディ制御用７リツ
グ・７ａツデ２８をセットして出力レディ信号ＯＲを出
力すると共に、ランダムアクセス争メモリ２１の記憶エ
リアに空きがあれば入力レディ制御用７リツグ・７０ツ
グ２７をセットして入力レディ信号ＩＲを出力する。Ｆ
ＩＦＯメモリの出力側に！１！された外部機器が出力レ
ディ信号ＯＲをみてシフトアウト・クロックＳＯを印加
すると、出力バッファ２４からｌｔ＊７７トアウト・ク
ロックＳｏのタイミングで出力データｌ）ｏが取り出さ
れる。このとも該シフトアウトクロックＳ。
にデータが書き込まれておれば出力レディ制御用７リツ
グ・７ａツデ２８をセットして出力レディ信号ＯＲを出
力すると共に、ランダムアクセス争メモリ２１の記憶エ
リアに空きがあれば入力レディ制御用７リツグ・７０ツ
グ２７をセットして入力レディ信号ＩＲを出力する。Ｆ
ＩＦＯメモリの出力側に！１！された外部機器が出力レ
ディ信号ＯＲをみてシフトアウト・クロックＳＯを印加
すると、出力バッファ２４からｌｔ＊７７トアウト・ク
ロックＳｏのタイミングで出力データｌ）ｏが取り出さ
れる。このとも該シフトアウトクロックＳ。
によ）り７トアウト監視用７リツグ・７０ツグ２６がセ
ットされる。プロセサ・ユニット２２はシフトアウト監
視用フリラグ・フロッグ２６がセットされると、出力バ
ッファ２４からデータが読み出されたと判断し、次のデ
ータとしてランダムアクセス・メモリ２１の最も出力側
の領域に記憶されたデ・−夕を該出力バッファ２４に転
送するとともに、該メモリ２１内の記憶ｒ−タをすべて
出力段側に１段ずつシフトする。また、ランダムアクセ
ス・メモリ２１の記憶エリアがすべて満されるとプロセ
サ・ユニットは入力レディ制御用ツリラグ・フロップ２
７をリセットするとともに、入力バッファ２３へのデー
タ入力を禁止する。この場合、入力バッファ２３へのデ
ータ入力の禁止は入力レディ制御用７リツグ・フロッグ
２７の出力によって、入力バッファ２３のデータ入力＠
に設けたアンド回路等のダート回路を直接開閉すること
も可能である。
ットされる。プロセサ・ユニット２２はシフトアウト監
視用フリラグ・フロッグ２６がセットされると、出力バ
ッファ２４からデータが読み出されたと判断し、次のデ
ータとしてランダムアクセス・メモリ２１の最も出力側
の領域に記憶されたデ・−夕を該出力バッファ２４に転
送するとともに、該メモリ２１内の記憶ｒ−タをすべて
出力段側に１段ずつシフトする。また、ランダムアクセ
ス・メモリ２１の記憶エリアがすべて満されるとプロセ
サ・ユニットは入力レディ制御用ツリラグ・フロップ２
７をリセットするとともに、入力バッファ２３へのデー
タ入力を禁止する。この場合、入力バッファ２３へのデ
ータ入力の禁止は入力レディ制御用７リツグ・フロッグ
２７の出力によって、入力バッファ２３のデータ入力＠
に設けたアンド回路等のダート回路を直接開閉すること
も可能である。
上述のＦＩＦＯメモリにセンタリング機能を付加する場
合は、プロセサ・ユニットの制御によ如。
合は、プロセサ・ユニットの制御によ如。
ランダムアクセス・メモリ２１内に咳メモリ２１の記憶
容量の棒の領域にデータが書き込まれるまで出力レディ
制御用フリラグ・７０ツｆ２８をセットしないようにし
、該メモリ２１のｉの領域ま□でデータが書き込まれた
場合に出力レディ制御用７リツグ・フロップ２８をセッ
トして出力レディ信号ｏＲを出力するようにすればよい
。この場合、該出力レディ制御用フリップ・フロラｆ２
ｇが４ツトされた時点でセンタリングは完了し、以後は
通常の出力動作が行なわれる。
容量の棒の領域にデータが書き込まれるまで出力レディ
制御用フリラグ・７０ツｆ２８をセットしないようにし
、該メモリ２１のｉの領域ま□でデータが書き込まれた
場合に出力レディ制御用７リツグ・フロップ２８をセッ
トして出力レディ信号ｏＲを出力するようにすればよい
。この場合、該出力レディ制御用フリップ・フロラｆ２
ｇが４ツトされた時点でセンタリングは完了し、以後は
通常の出力動作が行なわれる。
ｔた、上述０ＦＩＦＯメモリにデータ加工機能を付加す
ることも可能である。例えば入力データＤｉが純２進数
である場合にこれをＢＣＤ数に変換して出力データｌ）
ｏとすることも可能である。
ることも可能である。例えば入力データＤｉが純２進数
である場合にこれをＢＣＤ数に変換して出力データｌ）
ｏとすることも可能である。
この場合は、入カパッファ２３に入力されたデータに対
してグロセサ・ユニット２２内の演算回路によって必要
なデータ加工を施した後ランダムアクセス・メモリ２１
に転送すればよく、その他の動作は上述した入力動作と
同じでよい。あるいは、２ンダムアクセス・メモリ２１
から出力バッファ２４に転送する場合に７”ロセサ・ユ
ニット２２によってｒ−夕加工を行なうことも可能であ
る。
してグロセサ・ユニット２２内の演算回路によって必要
なデータ加工を施した後ランダムアクセス・メモリ２１
に転送すればよく、その他の動作は上述した入力動作と
同じでよい。あるいは、２ンダムアクセス・メモリ２１
から出力バッファ２４に転送する場合に７”ロセサ・ユ
ニット２２によってｒ−夕加工を行なうことも可能であ
る。
したがって、本発明によれば、ランダムアクセス・メモ
リ２１０容量を大きくすることにょシ、きわめて大容量
のＦＩＦＯメそりを構成することが可能であシ、マイク
ログロセナおよびランダムアクセス・メモリは市販の安
価なものが使用できるため、従来のフリップ・フロップ
を多段接続するＦＩＦＯメモリ等に比して単位容量あた
りの価格を低下させることができるとともに実値面積を
小さくすることが可能である。さらに、本発明によれば
特別の外部回路を付加することなく！ロセサ働ユニット
の制御によってセンタリング機能およびデータ加工機能
等を付加することができるため、各種機能を付加しても
ＦＩ ＦＯメモリの価格があまシ上昇することなくかつ
実装両横も増加しない。
リ２１０容量を大きくすることにょシ、きわめて大容量
のＦＩＦＯメそりを構成することが可能であシ、マイク
ログロセナおよびランダムアクセス・メモリは市販の安
価なものが使用できるため、従来のフリップ・フロップ
を多段接続するＦＩＦＯメモリ等に比して単位容量あた
りの価格を低下させることができるとともに実値面積を
小さくすることが可能である。さらに、本発明によれば
特別の外部回路を付加することなく！ロセサ働ユニット
の制御によってセンタリング機能およびデータ加工機能
等を付加することができるため、各種機能を付加しても
ＦＩ ＦＯメモリの価格があまシ上昇することなくかつ
実装両横も増加しない。
第１図は、ＦＩＦＯメモリの使用例を示す概略的ブロッ
ク回路図、そして 第２ｒｌＡは、本発明の１実施例に係るＦＩＦＯメモリ
の構成を示すブロック回路図である０１・・・高速出力
機器、２・・・ＦＩＦＯメモリ、３・・・メモリ回路部
、４・・・センタリング機能Ａ能部、５・−・低速出力
機器、２１・・・ランダムアクセス・メそり、２２・・
・グロセサ・エニン）、 ２３−、Ａカハッ７ア、２４
・・・出力バッファ、２５・・・シフトイン監視用フリ
ップ・７０ツグ、２６・・・シフトアウト監視用フリッ
プ・フロップ、２７・・・入力レディ制御用７リツｆ＃
フロク／、２８・・・出力レディ制御用フリップ・７０
ツグ。 特許出願人 富士通電装株式会社 日本電信電話公社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 らに １１１ ネ２１」
ク回路図、そして 第２ｒｌＡは、本発明の１実施例に係るＦＩＦＯメモリ
の構成を示すブロック回路図である０１・・・高速出力
機器、２・・・ＦＩＦＯメモリ、３・・・メモリ回路部
、４・・・センタリング機能Ａ能部、５・−・低速出力
機器、２１・・・ランダムアクセス・メそり、２２・・
・グロセサ・エニン）、 ２３−、Ａカハッ７ア、２４
・・・出力バッファ、２５・・・シフトイン監視用フリ
ップ・７０ツグ、２６・・・シフトアウト監視用フリッ
プ・フロップ、２７・・・入力レディ制御用７リツｆ＃
フロク／、２８・・・出力レディ制御用フリップ・７０
ツグ。 特許出願人 富士通電装株式会社 日本電信電話公社 特許出願代理人 弁理士青水 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 昭 之 らに １１１ ネ２１」
Claims (1)
- 入力データが一時的に格納される入カパッ７ア、該入力
バッ７アからのデータを順次記憶する２ン〆ムアクセス
・メモリ、該ランダムアクセス・メモリからの読み出し
データが一時的に格納される出７）ｅッファ、該入カパ
ッ７アから＃２ンダムアクセス・メそりへのおよび該ラ
ンダムアクセス・メモリから該出カパッ７アへのデータ
転送の制御を行１５グ田竜ナユニット、シフトイン・１
０ツクの印加によってセットされるシフトイン監視用７
リツグ・フロップ、シフトアウト・クロックの印加によ
ってセットされるシフトアウト監視用７９ツグ・フロラ
ｌ、および、それぞれ入力が可能である旨シよび出力が
可能である旨の表示を行なう入力レディ制御用フリップ
・フロップおよび出力レディ制御用７リツグ・７０ツブ
を具備し、該プロセサユニットはａｔンダムアクセス・
メモリの記憶エリアの空きがあれば該入力レディ制御用
フリップ・フロッグを入力可能状態にセットし、シフト
イン・クロックが印加されてシフトイン監視用フリラグ
・フロップがセットされると該入力バッファからのデー
タを該ランダムアクセス−メモリの最も出力側に近い空
きエリアに書き込み、該ランダムアクセス・メ毛りの記
憶エリアにデータが記憶されておれば該出力レディ制御
用フリラグ・７ｐツグを出力可能状態にセットし、シフ
トアウト・クロックが印加されて骸シフトアウト監視用
７リツグ・７０ツグがセットされると該ランダムアクセ
ス・メモリ内の最も出力側に近い記憶エリアに記憶され
たデータを該出力バッファに読み出しかつその他の記憶
エリアに記憶されたデータを出力側に転送することを特
徴とする７アーストイン・ファーストアウト・メモリ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033783A JPS58153289A (ja) | 1982-03-05 | 1982-03-05 | フア−ストイン・フア−ストアウト・メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57033783A JPS58153289A (ja) | 1982-03-05 | 1982-03-05 | フア−ストイン・フア−ストアウト・メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58153289A true JPS58153289A (ja) | 1983-09-12 |
| JPH0223954B2 JPH0223954B2 (ja) | 1990-05-25 |
Family
ID=12396057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57033783A Granted JPS58153289A (ja) | 1982-03-05 | 1982-03-05 | フア−ストイン・フア−ストアウト・メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58153289A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104289A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | 半導体メモリ |
| JPS63155498A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
-
1982
- 1982-03-05 JP JP57033783A patent/JPS58153289A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104289A (ja) * | 1986-10-22 | 1988-05-09 | Nec Corp | 半導体メモリ |
| JPS63155498A (ja) * | 1986-12-19 | 1988-06-28 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223954B2 (ja) | 1990-05-25 |
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