JPS5834857B2 - 記憶階層における優先順位決定機構 - Google Patents

Description

【発明の詳細な説明】 〔開示の概要〕 本発明の優先順位決定機構が使用されるシステム記憶装
置は、複数の基本記憶モジュールＢ５Ｍ２Ｏ−１乃至２
０−Ｎからなり、該ＢＳＭの各々はそれぞれ記憶階層構
成、すなイっち低速大容量の主記憶１３部分及び高速小
容量の高速バッファ１２部分を有するように編成されて
いる。

本発明の優先順位決定機構は、このように夫々異なるア
クセス時間を有する１３部分及び１２部分から同時的な
複数の応答が生ぜられる場合、それらの順序を元の記憶
（ストレージ）要求の順序と略同じに維持するように動
作するものである。

複数のプロセッサ１２−１乃至１２−Ｋから生ぜられた
複数の記憶要求は、ハードウェア式待ち行列１６中の指
標（インデックス）付きスロットへ置かれる。

このようにして割当てられた待ち行列スロットの指標は
システム記憶装置中の選択されたＢ５Ｍ２Ｏへ送られる
。

このＢＳＭは当該記憶要求を行なったプロセッサ１２か
らの記憶アドレスによって選択され、その１３部分又は
１２部分のいずれかに要求されたデータを保持する。

本発明の優先順位決定機構は、記憶階層レベルを構成す
る１３部分及び１２部分の各々ごとに別別のＡＮＤゲー
ト・グループ４０乃至４７及び５０乃至５７を有する。

これらのＡＮＤゲート・グループは特定のＡＮＤ回路４
８によってインクロックされ、該回路は１３部分に関連
するＡＮＤゲー１へ・グループ４０乃至４７中の任意の
ＡＮＤゲートが付勢されるとき１２部分に関連するＡ
Ｎ Ｉ）ゲート・グループ５０乃至５７を脱勢するよう
に動作する。

これらのＡＮＤゲート・グループ４０乃至４７及び５０
乃至５７においては、一時に１つのＡＮＤゲートのみが
付勢されうる。

１３部分及び１２部分から同時的な複数の応答が通知さ
れる場合、１３部分からの応答に優先順位が与えられる
ように１３部分に関連するＡＮＤゲートが付勢される。

というのは、１７３部分からの応答は１２部分からの応
答に対応する要求よりも前の要求に回国するものだから
である。

このようにして付勢されたノ＼Ｎ Ｉ）ゲ゛−トの出力
は、優先１順位を与えられた応答に対応する要求を保持
する処の待ち行列１６中のス［ｊットの指標を指示する
。

かくて、このスロット中の情報を使用することにより、
選択されたＢ Ｓ Ｍ２０と要求中のプロセッサ１２と
の間のデータ転送を行なわしめることができる。

〔発明の背景”〕

本発明はシステム記憶装置を構成する複数の記憶階層レ
ベルから同時的な複数の応答が生ぜられるような場合に
、これらの応答間の優先順位を制御することにより、共
通のデータ転送バスに対する競合を解決することに係る
。

記憶装置の優先順位制御に関する先行技術には同時的な
複数の甥求の中から特定の要求を選択するために予定の
優先順位関係を利用するものや、他の種々の条件を利用
するものがある。

本発明はこれらの先行技術のように複数の要求間の優先
順位を決定しようとするものではなく、システム記憶装
置を構成する複数０記憶階層レベルから同時的に生ぜら
れる複数の応答間の優先順位を決定することを意図して
いる。

先行技術としては、例えば次の文献を挙げることができ
る。

米国特許第３３５３１６０号は、１・り一待ち行列中の
要求位置によって優先順位を制御するようにしたシステ
ムを開示する。

米国特許第３５４３２４２号は、同時的な諸入力要求間
の予定の順序？こ基づいて優先順位を確立するよ・うに
したシステムを開示する。

この優先順位は、割当てられた優先順位リス１〜及び諸
要求の各到着時間に基づいている。

オーバーランが予測される場合（ａま、相対的に高い優
先順位が与えられる。

米国特許第３４７８３２１号は、要求ユニツ１〜又は要
求された記憶ユニットがビジィである場合には要求優先
順位を低下させるようにしたシステムを開示する。

米国特許第３２０８０４８号は、速度が異なる諸デバイ
スへの割込み要求に基づいて予定の要求優先順位を確立
するようにしたシステムを開示する。

このシステムではレベルに従って一定の要求優先順位が
与えられ、第ルベルの補助記憶（ドラム）及び第２レベ
ルの補助記憶（テープ）から主記憶への同時的転送は支
架的な転送制御７−ロゲラムによってインターリーブさ
れる。

〔発明の概要〕

本発明は夫々異なるアクセス時間を有する複数の記憶階
層レベルから同時的な複数の応答が生ぜられる場合、そ
れらの、順序を１以上のプロセッサによって発せられた
元の記憶要求の順序とほぼ同じに維持するようにして、
前優先順位を決定するものであり、その実現に当っては
先入れ先出し回路網の完全な形態を必要としないもので
ある。

本発明は、応答中の各記憶階層レベルのアクセス速度に
基づいて、同時的な複数の応答間の優先順位を決定する
。

また、同じ記憶階層レベルから生ぜられる同時的な複数
の応答間の優先順位は、これらの応答に対応する複数の
要求間の予定の関係、すなわちこれらの要求に割当てら
れた待ち行列スロットの指標（インデックス）によって
決定される。

本発明は、記憶階層の各レベルが夫々異なった応答時間
を有しており且つプログラム命令によってアドレスする
ことができる。

そのような特定形式の記憶階層について動作する。

例えば、本発明はキャッシュｃａ、ｃｈｅと主記憶の間
に高速バッファを有するような計算機システムの環境で
使用することができる。

ここで、該バッファはデータがキャッシュヘマツプされ
ると同じ様式でコングルエンス・クラスの諸データ・ブ
ロックを受取る。

命令によって要求されたデータがそのときキャッシュに
存在しなければ、該データは高速バッファにも存在しな
いであろうから、このデータは低速の主記憶から呼出さ
れる。

記憶階層の上部エンドを形成するキャッシュ、高速バッ
ファ及び主記憶を、以下ではレベル１ （Ｌｌ）、レベ
ル２（Ｌｌ）及びレベル３（Ｌ３）と夫々呼ぶことにす
る。

実行中の命令にとっては、そのアドレスされるデータが
Ｌｌ、Ｌｌ又は１３部分のどれに存在しようとも、論理
的には同じことである。

本発明に従って、所与のプロセッサから発せられた記憶
要求は、まずシステム制御ユニットのハードウェア式待
ち行列中で利用可能な任意のスロットに記入される。

ここで、かかるスロットの指標は、同じ記憶階層レベル
から生ぜられる同時的な複数の応答間の優先順位を決定
するために利用され、たとえば最も小さい指標に関連す
る応答が最高の優先順位を与えられるように扱かわれる
。

待ち行列中のスロットにプロセッサからの要求を記入す
る際、この要求は待ち行列制御へ通知され、かくてこの
要求に応答すべき記憶階層中の（基本）記憶モジュール
が選択される。

ある状況では、複数の記憶モジュールがすでに夫々の要
求を受取っており、そしてこれらの記憶モジュールが要
求されたデータを夫々独立にアクセス中であることが起
こり得る。

記憶階層中の任意の記憶モジュールが要求されたデータ
で応答する準備を完了している場合、該モジュールはシ
ステム制御ユニット中の優先順位制御へ゛記憶応答制御
信号″を転送する。

記憶階層の複数のレベルが応答中の場合には、前記記憶
応答制御信号はそれらの元の要求が受取られた順序とは
違う順序で優先順位制御によって受取られる。

一方、記憶階層の単一レベルのみがアクセスされている
場合には、プロセッサからの複数の要求が優先順位制御
によって受取られた順序とは違った順序でサービスされ
るとしても、性能上の重大な問題は生じない。

というのは、この単一レベルに対する複数の要求は夫々
同じ速度でサービスされるからである。

もし記憶階層の複数のレベルから同時的な複数の応答が
生ぜられるならば、高速レベルに対する要求よりも前に
低速レベルに対する要求が受取られたことが暗に示され
る。

従って、もし低速レベルからの応答に優先順位を与える
ならば、これらの同時的な応答はそれらの元の要求と同
じ順序を有するように強制されることになろう。

本発明で使用するに適した記憶階層は、所与の要求を受
取るときこれに応答すべき記憶階層レベルを優先順位制
御信号の形式でシステム制御ユニットへ通知しなければ
ならない。

この優先順位制御信号は記憶階層の複数のレベルから同
時的な複数の応答が生ぜられるような状況で使用され、
結果的に低速レベルへ優先順位が与えられるように複数
の応答間の優先順位を決定せしめる。

〔実施態様の詳細な説明〕

第１図は本発明に従ったシステムの１実施態様を示す。

このシステムは複数の命令プロセッサ１２−１乃至１２
−Ｋを含み、該プロセッサの各各はプログラム命令の実
行に使用されるデータを保持すべきＬｌ（キャッシュ）
部分を含む。

１１部分はプロセッサ用データ転送バス３２−１乃至３
２−Ｋに夫々接続され、該バスを介して記憶装置とデー
タを授受する。

システム記憶装置は複数の基本記憶モジュールＢ５Ｍ２
Ｏ１乃至２０−Ｎから成る。

ＢＳＭの各々は２つの記憶部分Ｌ２及びＬ３から成るが
、この１３部分は相対的に大容量及び低速アクセスの記
憶装置であり、１２部分は相対的に小容量及び高速アク
セスの記憶装置である。

１３部分は通常のモノリシック、トランジスタ又はコア
記憶装置で構成可能であり、そのサイズは数十万バイト
程度でありうる。

全ＢＳＭの１３部分は集合的に単−の主記憶を構成し、
この主記憶は１構成要素として各プロセッサによってア
ドレスされる。

かくて、各ＢＳＭの１２部分はバッファであって、その
関連する１３部分と比較すると相当小容量ではあるが、
１１部分と比較すればかなり大容量である。

プロセッサのデータ・アドレスはＢＳＭを指定するとと
もに、該指定されたＢＳＭの１３部分におけるバイト・
アドレスを指定する。

データが最初に１３部分で参照されるとき、１３部分の
データを含む（コングルエンス）データ・ブロックが１
２部分へ転送される。

このブロックはＬ２コングルエンス・グラスと呼ばれ、
通常のキャッシュに見出されるものと同じコングルエン
ス・クラス配列を有してもよい。

以後このブロック中のデータに対する参照は１２部分で
行なわれる。

ＢＳＭの各々はＢＳＭ用データ転送バス３１−１乃至３
１−Ｎの各々へ接続され、該バスの全部は共通の通路選
択回路１７へ接続される。

この回路にはまたプロセッサ用データ転送バス３２−１
乃至３２−Ｋが接続される。

通路選択回路１７はクロス・バー型のスイッチとして動
作し、所与の時間にシステム制御ユニット１０から供給
される信号の制御下で、選択されたＢＳＭ用データ転送
バス３１を選択されたプロセッサ用データ転送バス３２
へ接続する。

１１部分の各々並びに全てのＬ２及び１３部分は１つの
記憶階層を構成し、ここで１１部分は最高速のアクセス
時間を有し、１２部分は中間的なｒクセス時間を、モし
て１３部分は最低速のアクセス時間を有する。

かくて、必要なデータが１１部分にあれば、計算機シス
テムはその命令を最高の速度で実行することができる。

もし必要なデータが１１部分にはなく１２部分にあれば
、計算機システムは中間的な速度で動作することができ
る。

もしデータがＬｌ及び１２部分のいずれにも存在せず所
与のＢＳＭの１３部分にあれば、計算機システムの一層
遅い速度で動作するようになる。

従って、成るプロセッサが命令を実行しているときその
命令に必要なオペランドが該当する１１部分に存在しな
ければ、該プロセッサは制御バス３３−１乃至３３−に
のうち該当するバスを介してシステム制御ユニット１０
に対しデータ要求を行なうとともに、該データのＬ３ア
ドレスＡＤＨ。

プロセッサ識別子ＰＲＯＣＩＤ及び命令識別子ｌＮ５Ｔ
ＩＤを転送する。

ｌＮ５Ｔ ＩＤはデータを要求した命令を識別し、Ａ
ＤＨはそのオペランドのどれがデータを要求しているか
ということを識別する。

システム制御ユニット１０へ送られる他のデータには、
その要求が記憶階層における読出し又は書込みオペレー
ションのどちらに対するものであるかを指示する処の信
号がある。

これらの情報はプロセッサ用制御バス３３−１乃至３３
−にの該当するものを介してＱ（待ち行列）制御１５へ
送られる。

Ｑ制御１５はその指標（インデックス）０乃至７によっ
て識別される処の待ち行列１６中の利用可能なスロット
を割当てる。

かくて、前記のように転送されたＰＲＯＣＩＤ１１ＮＳ
Ｔ ＩＤ及びＡＤＲ情報は、Ｑ制御１５の働きによっ
て待ち行列１６の割当てられたスロット中にある夫々の
フィールドへ置かれることになる。

ＡＤＨフィールド中のＬ３アドレスは、該当データを保
持するＢＳＭ及びその１３部分におけるデータ・ロケー
ションを識別する。

例えば、ＡＤＨフ、ｆ−ルドに置かれたＬ３アドレスの
上位ビットは特定のＢＳＭを識別し、下位ビットはこの
ＢＳＭにあるデータを識別することができる。

次イで、Ｑ制御１５はアドレスされたＢＳＭへ接続され
ている処の要求信号バスＲ８Ｂ２６−１乃至２６−Ｎの
１つを選択し、この選択されたＲ８Ｂを介してアドレス
されたＢＳＭに付属する８８Ｍ制御２１へＡＤＲ情報及
び割当てられたスロット指標を転送する。

Ｒ８Ｂ２６−１乃至２６−Ｎには、８８Ｍ制御２１−１
乃至２１−Ｎの待ち行列指標レジスタＱＩＲ２４−１乃
至２４−Ｎへ夫々接続された複数線のサブセットと、８
８Ｍ制御２１−１乃至２１−Ｎにあるレベル決定手段Ｌ
ＤＭ２２のＡＤＨレジスタへ夫々接続された複数線のサ
ブセットがある。

スロット指標はＲ８Ｂ２６のサブセットにある８本の線
のうち割当てられたスロット指標に対応する処の選択さ
れた１本の線にｌｆ １９９状態を与えることによって
通知され、この場合、他の７本の線は゛Ｏ″状態を有す
る。

第３図１−ｉｌ−１ＬＤの構造を一層詳細に示しており
、同図中ＡＤＲレジスク２２Ａは要求されたＬ３アドレ
スを受取るものである。

ＬＤＭ２２に含まれるＬ２ディレクトリ２２Ｂは該当す
るＢＳＭの１２部分に置かれた現内容の指標であり、１
２部分のコングルエンス・クラス（即ちデータ・ブロッ
クのアドレス）を表わす。

Ｌ２ディレクトリ２２Ｂの各エントリはＬ２部分に置か
れたデータ・ブロックのアドレスＢＬＫとその対応する
Ｌ３アドレスを保持する。

レジスタ２２Ａの下位ビットは選択されたＬ２ブロック
のバイト・アドレスを与える。

システム制御ユニット１０に対するプロセッサのデータ
要求に応答してレジスタ２２ＡにＬ３アドレスＡＤＲが
置かれると、ＬＤＭ２２は直ちにバス２５を介してシス
テム制御ユニット１０へＬＶＬ信号を転送し、Ｌ３アド
レスがＬ２デイレクＩ−ＩＪ ２２ Ｂに置かれている
か否かを通知する。

もし、ＡＤＲがＬ２ディレクトリ２２Ｂに置かれていな
ければ、データは１３部分でアクセスされねばならない
。

ＬＤＭ２２はこの目的のためにそのエントリ中にあるＬ
３アドレスの全部とレジスタ２２Ａ中のＬ３アドレスと
を比較回路２２Ｃで比較する。

もしＬ２ディレクトリ２２Ｂに置かれた任意のＬ３アド
レスがレジスタ２２Ａ中の内容と一致すれば、インバー
タ２２Ｅを介して制御線２５−１乃至２５−Ｎの１つへ
制御信号が供給される。

これらの制御線は線２５へＯＲされてＱ制御１５へ至り
、そして該制御は現在割当てられている指標によって位
置付けられる待ち行列スロットのＬＶＬ（レベル）フィ
ールドにおいてビットのセツティングを制御する。

不一致信号に応答して割当てられたスロットのＬＶＬフ
ィールドをＮ Ｉ Ｆ＋状状態上セツトると、このスロ
ットは要求された情報転送が該当するＢＳＭの１３部分
について行なわれることを指示する。

しかしながら、もし線２５に一致信号が供給されたなら
ば、割当てられたスロットのＬＶＬフィールドはインバ
ータ２２Ｅの出力によってセットされず、従ってその状
態”０”は該当するＢＳＭのＬ２部分からデータが到来
することを指示する。

第３図の比較回路２２Ｃから生ずる一致信号はＡＮＤゲ
ート２２Ｄを付勢し、レジスタ２２ＡのＬ３アドレスＡ
ＤＲに対応するデータを保持する処のＬ２ブロック・ア
ドレスＢＬＫをＬ２ディレクトリ２２Ｂから供給させる
ので、Ｌ２部分はこのデータ・アドレスをアクセスする
ための通常のサイクルを開始することができ、そしてそ
のアクセス・サイクルの終り近くに、要求された転送を
前記アドレスに関し遂行するための準備を完了する。

もし比較回路２２Ｃによって一致信号が供給されなけれ
ば、要求されたデータはＬ２部分には存在せず、従って
該当するＢＳＭの１３部分と授受されねばならない。

この場合、１３部分はＬＤＭ２２に置かれたＬ ３ ”
−ｊドレスをアクセスするためにその通常のサイクルを
開始する。

Ｌ２又は１３部分によるアクセス・サイクルの終りに、
ＢＳＭのＬ２又は１３部分は要求されたデータ・アドレ
スを条件付け、そしてデータ転送通路を介してデータ転
送を開始する準備を完了している。

因に、このデータ転送通路は夫々のデータ転送バス３１
、通路選択回路１γ及び識別されたプロセッサ１２のデ
ータ転送バス３２から成るものである。

要約すると、所与のプロセッサ１２からシステム制御ユ
ニット１０へ要求が送られる場合、Ｑ制御１５はこの要
求によってアドレスされたＢＳＭへ接続されているＲ８
Ｂ２６を選択し、この選択されたＲ８Ｂ２６を介して該
アドレスされたＢＳＭに付属するＢＳＭ制御２１中のＬ
ＤＭ２２へ当該要求に含まれるＬ３アドレスを転送する
とともに、該ＢＳＭ制脚２１中のＱＩＲ２４へ（当該要
求に割当てられた）待ち行列スロットの指標を転送する
。

アドレスされたＢＳＭで要求された記憶アクセスが完了
したとき、すなわちそのアクセス結果を通路選択回路１
７及びデータ転送通路を介して転送する準備が完了した
とき、そのＢＳＭ制御２１中のＱＩＲ２４に記憶された
前記指標は待ち行列指標応答バスＱＩＲＢ２７を介して
システム制御ユニット１０へ当該要求に対応する応答信
号として送られる。

従って、所与のＢＳＭが要求されたデータ・アクセスで
応答する準備を完了したとき、該ＢＳＭばＱＩＲ２４に
記憶された指標をその応答準備完了信号として、Ｑ制御
１５へ転送する。

この指標応答信号はＱＩＲＢ２７−１乃至２７−Ｎの夫
々にある８本の線に与えられ、鉄線の各々は夫々のＱＩ
Ｒ２４における各ビット位置の内容を指示する。

ＯＲ回路２８は全てのＱＩＲ２４の同じビット位置出力
をＯＲする。

つまり、ＯＲ回路２８は全てのＱＩＲ２４のビット位置
０をＯＲＬ、てその結果を線ＱＩＲＢ−０へ供給し、こ
れと同じ操作を中間ビットについても行ない、そして最
後に全てのＱＩＲ２４のビット位置７をＯＲＬ、てその
結果を線ＱＩＲＢ−７へ供給する。

このようにして形成された８本の応答信号線ＱＩＲＢ−
Ｑ乃至ＱＩＲＢ−７は優先順位制御１１の入力となる。

第４図はＱＩＲ２４の詳細を示す。

記憶装置準備完了信号回路２３は、ＢＳＭのＬ２又は１
３部分でデータ・アドレスがアクセスされたとき、通常
のアクセス・サイクルの終り近くで信号を供給する。

このことが生ずるのは、Ｌ２又は１３部分の要求された
ロケーションをアクセスするためのアドレスが解読され
た後である。

回路２３からの記憶準備完了信号はＢＳＭ制御２１中の
１組のＡＮＤゲートを付勢し、ＱＩＲ２４に記憶された
指標をＱＩＲＢ２７にアウトゲートさせることによって
記憶応答オペレーションを開始させる。

この場合、ＱＩＲＢ２７は同時的な複数の応答があれば
それらの指標をＯＲＬ、た結果をＱ制御１５へ送る。

次いで、Ｑ制御１５はこのＯＲした結果を使用して待ち
行列１６中の適切なスロットを位置付けるが、これは優
先順位を付与することにより一時に１つの要求に対する
データ転送だけが行なわれるようにするためである。

選択された待ち行列スロット中のＰＲＯＣＩＤフィール
ドはデータを要求した特定のプロセッサを識別するため
のものであり、プロセッサ用データ転送バス３２を識別
するために線８１を介して送られる。

このデータ転送バス３２は、それをＢＳＭ用データ転送
バス３１へ接続して応答中のＢＳＭから要求中プロセッ
サへデータを転送するために、通路選択回路１７によっ
て選択されねばならない。

本発明は、多数のＢＳＭに対する記憶アクセス要求が侍
ち行列１６中で同時に商著になりうろことを認識してい
る。

１例を挙げれば、最大８個の要求が８スロツトに同時的
に存在することがある。

しかしながら、１２部分及び１３部分のアクセス時間は
それぞれ異なるので、第１のＢＳＭが第２のＢＳＭより
も先にアクセス要求を受取ったとしても、第１のＢＳＭ
に対するアクセスがその１３部分で行なわれ且つ第２の
ＢＳＭに対するアクセスがその１２部分で行なわれる場
合には、第１のＢＳＭよりも先に第２のＢＳＭがその応
答を与えることがある。

このことに関連して、本発明は次の点を保証するもので
ある。

即ち、もし２個のＢＳＭがＱＩＲＢ２７に指標応答信号
を同時に供給するならば、Ｌ３応答を通知するＢＳＭが
Ｌ２応答を通知する他のＢＳＭよりも高い優先順位を与
えられるということである。

というのは、１３部分のアクセス時間は１２部分のアク
セス時間よりも長く、従って１３部分に対するアクセス
要求は１２部分のアクセス要求よりも前に生じた、とい
うことが明らかだからである。

優先順位制御１１は、異なるＢＳＭから同時的なＬ２及
びＬ３応答があった場合、Ｌ３応答が優先順位を獲得す
ることを保証してそれらの間の優先順位を決定する。

第２図は優先順位制御１１の詳細を示す。

この制御はＬ３（優先順位）グループのＡＮＤゲートと
Ｌ２（優先順位）グループのＡＮＤゲートを含んでおり
、各グループは待ち行列１６の１スロツトあたり１個の
ＡＮＤゲートを有する。

かくて、Ｌ３グループはＡＮＤゲート４０乃至４７から
戒り、Ｌ２グル；プはＡＮＤゲート５０乃至５７から成
る。

論理的に１個のＯＲ回路として動作するＡＮＤゲート４
８は、Ｌ３グループのＡＮＤゲート４０乃至４７をＬ２
グループのＡＮＤゲート５０乃至５７とインクロックす
る。

２個以上のＢＳＭがそれらのＱＩＲＢ２７に指標信号を
同時的に出力しているような場合、第１図のＯＲ回路２
８はこれらの指標をＯＲしてその出力ＱＩＲＢ−１）乃
至ＱＩＲＢ−７をＡ、 Ｎ Ｄゲ゛−ト４０ 、５０・
・・・・・４７．５７へ夫々供給する。

ここで想起すべきは、任意のＱＩＲ２４にある指標はそ
のＱＩＲにある８ビット位置のうち１′”状態ヘセット
された単一のビット位置によって表わされるということ
である。

このセットされたビット位置は特定の指標、すなわち当
該ＱＩＲに関連するＢＳＭによって現にサービスされて
いる要求を保持する処の待ち行列スロットの指標を指示
する。

かくて、複数の指標をＯＲするＯＲ回路の出力は、同時
的な応答に対応する複数の要求を保持する処の全スロッ
トの指標を同時に指示することができる。

第１図の通路選択回路１７はその出力として共通バス利
用呵能信号ＣＢＡＳ線１８を有しており、試練は通路選
択回路１７が利用されていないときはいつでも優先順位
制御１１へ出力信号を供給する。

このＣＢＡＳ線１８は第２図のＡＮＤゲート４０乃至４
７及び５０乃至５７を条件付ける。

ＡＮＤゲート４０乃至４７の各々はＱ制御１５からＬＶ
Ｌ線ＬＶＬ−０乃至ＬＶＬ−７を受取る。

これらの線は待ち行列の８スロツトにある全てのＬＶＬ
フィールドの同時的な指示から夫々取出されたものであ
る。

任意のＬＶＬフィールドにおけるＬ３セツティング（１
１１１１ビツト）は夫々のＬＶＬ線を付勢する。

従って、もし１以上の任意の待ち行列スロットで任意の
ＬＶＬビットがＬ３状態ヘセットされておれば、ＡＮＤ
ゲート４０乃至４７のうちの対応するゲートが条件付け
られる。

しかしながら、優先順位制御１１に組込まれたインクロ
ックのために、ＡＮＤゲート・グループ４０乃至４７及
び５０乃至５７のうちの唯一つのＡＮＤゲートのみが所
与の時間に付勢される。

Ｌ３グループ中で付勢される１つのＡＮＤゲートとは、
有効な指標のうち最も小さい指標を受取り、しかもその
付勢に必要なＱＩＲＢ及びＬＶ、Ｌ信号を受取るような
ものである。

ＡＮＤゲート４０乃至４７の間のインクロックは補数出
力（４０ａ乃至４７ａ）によって与えられる。

ＡＮＤゲート４０乃至４７のうち所与のＡＮＤゲートの
補数出力はＬ３グループ中で相対的に大きい指標を受取
る他のすべてのＡＮＤゲートの人力へ接続されており、
よってＬ３グループ中にある唯一つのＡＮＤゲ゛−トの
みが付勢されるようにしている。

もしＬ３グループ４０乃至４７の中で任意のＡＮＤゲー
トが付勢されるならば、補数出力４０ａ乃至４７ａを受
取るＡＮＤ回路４８のインクロック・オペレーションに
起因して、Ｌ２グループのＡＮＤゲート５０乃至５７の
どのＡＮＤゲートも付勢されない。

ＡＮＤゲ゛−ト４８はその出力をＬ２グループ中の全Ａ
ＮＤゲート５０乃至５７の脱勢入力として供給する。

Ｌ３グループ中のＡＮＤゲート４０乃至４７の各々は真
数出力４０ｂ乃至４７ｂを有しており、該出力は優先順
位付与トリガ６０乃至６７のセット入力へ夫々接続され
る。

同様に、Ｌ２グループの真数出力５０ｂ乃至５７ｂもま
たトリガ６０乃至６７のセット入力へ夫々接続される。

優先順位付与トリガ６０乃至６７の出力６０ａ乃至６７
ａは任意の時間にセットされている成る優先順位付与ト
リガに対応する処の待ち行列スロットを読出すために、
Ｑ制御１５へ接続されている。

この読出された待ち行列スロットはそのＰＲＯＣＩＤフ
ィールドをＱ制御１５から線８１を介して通路選択回路
１７へ与えるので、通路選択回路１７はこれに応じてプ
ロセッサ用データ転送バス３２１乃至３２−にの要求さ
れたものをＢＳＭデータ転送バス３１−１乃至３１−Ｎ
の選択されたものへ接続する。

前記読出されたスロット中のｌＮ５Ｔ ＩＤ及びＡＤ
Ｒフィールドは制御バス３３１乃至３３−にの対応する
ものを介して選択されたプロセッサへ供給されるので、
該プロセッサは以前に要求を行ない且つ今や応答中の命
令及びそのオペランドを識別することができる。

所与のスロットが一旦読出されてしまうと、Ｑ制御１５
は該スロットを利用可能なものとしてその指標をマーク
し、従って記憶装置とのデータ転送に対する将来のプロ
セッサ要求をここに再び割当てることができるようにな
る。

成るシステムでは、共通データ転送通路をシステム中に
ある複数のＢＳＭ及びプロセッサのサブセットに対し共
通にすることができる。

容易に理解できることであるが、本発明は共通データ転
送通路を有する各サブシステムに適用することも可能で
あり、その場合には該サブシステムの各々に前記した型
のシステム制御ユニット１０を設ケることだけが必要で
ある。

通路選択回路及び制御の詳細は、例えば米国特許第３６
２６４２７号明細書の第９図乃至第１１図及びセクショ
ン６０乃至６３に開示されているように、当該技術分野
で公知のものに類似している。

なお付言すれば、ＢＳＭの数、ＢＳＭのサイズ、スロッ
トの数及び待ち行列中のフィールド、プロセッサの数、
等は本発明の自明な変更と目さるべきものであり、本発
明の特許請求の範囲に包含されることは明らかである。

【図面の簡単な説明】

第１図は本発明を包含するシステムのブロック図、第２
図は第１図のシステム制御ユニット１０中にある優先順
位制御１１の詳細ブロック図、第３図は第１図の基本記
憶モジュールＢＳＭにあるレベル決定手段２２の詳細ブ
ロック図、第４図は第１図のＢＳＭ制御にある待ち行列
指標レジスタＱＩＲ２４及び関連する制御の詳細ブロッ
ク図である。 １１・・・・・・優先順位制御、１２・・・・・・プロ
セッサ、１５・・・・・・待ち行列制御、１６・・・・
・・待ち行列、１７・・・・・・通路選択回路、２０・
・・・・・基本記憶モジュールＢＳＭ１２１・・・・・
・Ｂ Ｓ Ｍ制御、２２・・・・・・レベル決定手段、
２３・・・・・・記憶準備完了信号回路、２４・・・・
・・待ち行列指標レジスタ、 層レベル。 Ｌ１〜Ｌ３・・・・・・記憶階

Claims (1)

1. 【特許請求の範囲】 １ 下記構成要素（イ）乃至（力を備えて成る、記憶階
   層における優先順位決定機構。 （イ）各々が異なったアクセス時間を有する複数の記憶
   レベルを含む前記記憶階層。 この記憶階層は複数の基本記憶モジュールから戒り、該
   モジュールの各々は少なくとも２つの前記記憶レベルを
   夫々含んでいる。 （０′）複数の指標付きスロットを含み、前記記憶階層
   に対する複数のアクセス要求を前記スロットに各別に保
   持するように配列された待ち行列手段。 ぐう 前記記憶階層に関連して設けられ、前記スロット
   に保持された各アクセス要求に応答すべき記憶レベルを
   指示するレベル信号を該アクセス要求ごとに供給するた
   めのレベル決定手段。 に）前記モジュールの各々に関連して設けられ、前記複
   数のアクセス要求のうち該関連モジュールが応答すべき
   所定のアクセス要求を保持する前記スロットの指標信号
   を前記待ち行列手段から受取って保持するためのレジス
   タ手段。 （ホ）前記モジュールの各々に関連して設けられ、該関
   連モジュールがデータ転送の準備を完了したとき該関連
   モジュールの前記レジスタ手段に保持されている指標信
   号を返送させるための応答制御手段。 所与の前記モジュールに関連する応答制御手段は他の前
   記モジュールに関連する応答制御手段と独立に動作する
   。 （へ）前記複数の記憶レベルに関連して夫々設けられた
   複数組のレベル内優先順位回路。 各組のレベル内優先順位回路は前記応答制御手段から返
   送される指標信号を各別に受取るように配設されている
   。 （ト）比較的低速の記憶レベルに関連する前記レベル内
   優先順位回路の組のうち所与の優先順位回路が前記レベ
   ル決定手段から供給される前記レベル信号に応答して付
   勢されるとき、比較的高速の記憶レベルに関連する前記
   レベル優先順位回路の組を脱勢するためのレベル間イン
   クロック手段。 （力 付勢された所与の前記レベル内優先順位回路の出
   力を受取り、１以上の前記返送された指標信号のうち該
   優先順位回路によって選択された指標信号に対応する１
   つの前記モジュールに優先順位を与えることにより、該
   モジュールからのデータ転送を可能にするための手段。