JPH011049A - 並列計算機 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔従来の技術〕 並列計算機では、一般にプログラムは、複数処理単位プ
ログラム（タスクとも呼ばれる）に分割され、各要素プ
ロセッサにその一部を割付け、各要素プロセッサで、他
の要素プロセッサと並行して割り付けられた単位処理プ
ログラムを実行するようになっている。

並列計算機構築上の基本問題の一つは、データの分散と
共有の仕方である。ここにデータの分散とは、物理的に
分散したメモリモジュールにデータを分散配置させるこ
とであり、データの共有とは、物理的に分散した論理的
に同一のデータを複数の処理単位プログラムがアクセス
することである。

近年の半導体技術の発展に伴い、これまで考えられなか
ったような大規模な（要素プロセッサ数が数百ないし数
千台以上の）並列計算機が技術的に可能なものとして取
り上げられるようになってきている。これに伴い、要素
プロセッサが物理的にメモリを共有して、バスまたはス
イッチを経由してこれを読み書きする密結合の集中メモ
リ方式並列計算機では、大規模なバスやスイッチを経由
す′ることによるメモリアクセス速度の低下や、バンク
コンフリクトによるアクセス競合が大きな障害になるた
め、分散型のメモリ構成を持つ並列計算機が望まれるよ
うになってきた。このような型の並列計算機の各要素プ
ロセッサにどのようにデータやプログラムを割り付けた
ら良いか、というのが第一の問題である。文献１　　（
Ｇ、Ｆ、Ｐｆｉｓｔｅｒ。

ｅｔ、ａｌ、：　　Ｔｈｅ　　Ｉ　　Ｂ　Ｍ　　Ｒｅ５
ｅａｒｃｈ　　ＰａｒａｌｌｅｌＰｒｏｃｅｓｓｏｒ　
　Ｐｒｏｔ＋ｏｔｙｐｅ　　（ＲＰ　　３　）　　　Ｉ
　ｎｔ、ｒｏｄｕｃｊｉｏｎａｎｄ　　Ａｒｃｈｉｔ、
ｅｃｔ、ｕｒｅ、　　Ｐｒｏｃ、　　ｏｆ　　ｔｈｅ　
　１　９　８　５ＩＣＰＰ　（１９８５））に記載の従
来例（以下筒１の従来例と呼ぶ）では、各要素プロセッ
サが局所メモリを持ち、処理すべきデータやプログラム
はここに分散格納している。一般に、分散メモリの番地
付けには局所番地方式と広域番地方式とがある。前者は
、各要素プロセッサが自分の局所メモリしか読めない番
地付は方式であり、後者は任意の要素プロセッサの局所
メモリを読むことの出来る番地付は方式である。第一の
従来例では両番地方式を併用出来、共有データすなわち
、複数の要素プロセッサによりアクセスされるべきデー
タはこのうち広域番地方式でアクセスする空間（広域空
間）に置く。広域空間上のデータをアクセスするために
は、広域番地を局所メモリ中の番地に変換する必要があ
るが、第一の従来例ではこのためにインタリーブ変換を
用いている。インタリーブ変換では、広域番地空間上で
連続したデータ語は１番地コードの下位ビットを要素プ
ロセッサ番号とすることにより、各要素プロセッサの空
間に順番に散布的・循環的に変換される。

広域番地空間方式では、一つの番地に対応して一つの物
理的ロケーションが定まり、データの共有は文字通り物
理的実体の共有となる。分散メモリでは一つの物理的ロ
ケーションに対する各要素プロセッサからの距離（アク
セス時間）が異なるので、データの割り付けられている
要素プロセッサとそのデータをアクセスするプログラム
が割り付けられている要素プロセッサとが異なると、処
理性能が大きく低下する。これは、処理装置の近くに一
時的にデータを格納しておくためのキャッシュメモリを
持たせることにより解決できる場合があるが、一般に並
列キャッシュは、共有データの並列読み書きの制御が難
しいという、いわゆるキャッシュコヒーレンシイの問題
があるため、採用するのは困難である。これはある要素
プロセッサがデータを書き換えたとき、別の要素プロセ
ッサがそのデータをキャッシュに保持している場合には
、そのままでは両者の値が異なってしまい、矛盾が生じ
るという問題である。これを避けるためには、ある要素
プロセッサでのデータの書き換えのたびに全ての要素プ
ロセッサに放送して、それぞれに付随するキャッシュ内
のそのデータと同じデータを無効にするように通知しな
くてはならず、大規模な並列計算機ではこの通知および
無効処理は膨大な時間が必要となる。したがって第一の
従来例でも原則として共有データをキャッシュを禁止し
ている。ある要素プロセッサがアクセスするデータを常
にその要素プロセッサの手もとに置いておく方式として
、文献２（階層構造のＭＩＭＤ型スーパス−パーコンピ
ュータ処理Ｖｏ１．２５　、　Ｎｏ、　５　、第４８０
頁から第４９０頁。

１９８４）に記載の方法がある。この従来例（以下、第
２の従来例と呼ぶ）では、全要素プロセッサからアクセ
スできる集中型共有メモリと各要素プロセッサごとに設
けた局所メモリの両者を備え、要素プロセッサで、ある
処理単位となるプログラムの実行を始める前にそのプロ
グラムの実行結果を再び共有メモリに返すという方法を
採っている。

処理単位プログラムとしては、一つのＤＯループ程度の
命令列からなるものを想定している。

〔発明が解決しようとする問題点〕

第一の従来例には次の問題点がある。

（１）データの分割と写像（すなわち１分割されたデー
タの各部分をいずれかの要素プロセッサに割付けること
）が機械的に行おれ、並列処理の論理を必ずしも反映し
ていない。このためある要素プロセッサに割り付けられ
た処理単位プログラムが必要とするデータが、他の要素
プロセッサに割り付けられていることがしばしば生じる
。

このため、上記のような場合にはネットワークを経由し
て他の要素プロセッサのメモリを読まなくてはならず、
無視できない遅れが生ずる。

（２）番地空間が不問する。全要素プロセッサが一つの
番地空間を共有するとすれば、要素プロセッサの総数が
増加すると実空間が仮想空間を超えてしまうこともあり
うる１例えば、−台当り４ＭＢの実メモリを持つ要素プ
ロセッサ５１２台からなるシステムではこれだけで２Ｇ
Ｂの容量となり、現在の代表的な汎用大型機で採用され
ている３１ビット番地方式で指定できる空間そのものと
なる。従って、番地方式を変えないかぎりこれ以上の台
数増加は見込めない。このため第一の従　。

来例でも局所空間と併用することを考えているが。

できるだけ局所空間を多く取りながら、なお且つデータ
を共用できる方式は開示されていない。

第二の従来例には次の４つの問題点がある。

（１）共有メモリと各局所メモリ間のデータ転送に時間
がかかる。

（２）異なる要素プロセッサで互いに並行に実行されて
いる複数の処理単位プログラム間で共有するデータは、
共有メモリに配置せざるをえない。

もしくは、特別の同期機構が必要である。

（３）第一の従来例と同じく１番地空間が不足する。

（４）各要素プロセッサにおける処理単位プログラムの
実行順序を一台の制御プロセッサで制御しているので、
その制御のための負荷がその制御プロセッサに集中して
性能が低下する恐れがある。

本発明の第１の目的は、各要素プロセッサに割りつけら
れた処理東位プログラムが必要とするデータを出来るだ
け多く各要素プロセッサに設けられた局部メモリに保持
することができ、しかもそのデータを他の要素プロセッ
サが利用するにあたり、生じるデータ転送時間を軽減し
た並列計ｎ機を提供することにある。

本発明の第２の目的は、各要素プロセッサにおける次に
実行すべきタスクの選択、起動のための制御を一つの制
御プロセッサに集中させないで実行させうる並列計算機
を提供することにある。

〔問題点を解決するための手段〕

第１の目的達成のために、本発明では、メモリアクセス
時には各要素プロセッサごとに定めた局所番地空間に居
する番地を指定するように構成されたプログラムを実行
する処理装置と、この処理装置でメモリ書込み命令が実
行されたときに、この命令が指定するメモリ番地があら
かじめ定めた番地と一致するか否かを検出し、一致が検
出されたときに、その定めた番地に対応してあらかじめ
定めた、他の要素プロセッサの局所番地空間に属する番
地と上記書込み命令により書込まれたデータをその、他
要素プロセッサに送出し、そのデータをコピーデータと
して書込むことを指示する手段とを設けた。

また、第２の目的達成のために、各要素プロセッサに、
その要素プロセッサで次に実行すべきタスクを判別する
タスク起動制御手段を設けた。

〔作用〕

各要素プロセッサで実行されるプログラムが必要とする
データの内、他要素プロセッサでの、他のプログラムの
実行により生成されるデータ以外のデータは、その要素
プロセッサ内で生成され、かつ利用されうるので、各要
素プロセッサでは、他要素プロセッサに対してデータを
送ったり、そこからデータを読み出したりする回数は少
なくてすむ。また、他要素プロセッサで生成されたデー
タも、そのデータを必要とする要素プロセッサにデータ
生成時に送出され、コピーデータとして保持されるので
、その要素プロセッサがそのデータを使用する命令を実
行する段階では、そのデータはその要素プロセッサ内の
メモリから読出しうるので、結局、この種データを含め
て、その要素プロセッサが必要とするデータを自己のメ
モリから読み出しうろことになる。

また、各要素プロセッサごとに設けたタスク起動制御手
段を設けたので、並列計算機が実行するタスクプログラ
ムのの起動制御を分散的に実施できる。

〔実施例〕

以下、本発明の一実施例を図面により詳細に説明する。

第１図は本発明によるデータ分散管理装置の一実施例を
示す。

一台の要素プロセッサ１００はプログラムを実行する処
理装置１、データを格納しておく局所メモリ２、命令で
指定された仮想アドレスを実アドレスに変換するための
セグメント実番地モメリ１１、加算機１５、他の要素プ
ロセッサの番号オよびその中の局所メモリ２のアドレス
を保持するファンアウトメモリ２０．加算器２１、ファ
ンアウト制御回路２５．他の要素プロセッサとの通信を
担当する送信装置５と受信装置６、受信パケット処理制
御回路３０、入力ボートレジスタ２８、出力ポートレジ
スタ２６、返信パケット用出力ボートレジスト３１、制
御パス８１番地バス９．データバス１０等からなり、こ
の要素プロセッサ多数が相互結合ネッ１へワーク７に接
続されている。

処理装置１は第２図に示すごとく、状態レジスタ５０、
番地レジスタ５１、データレジスタ５２、プログラムカ
ウンタ５７を含む制御部５３、汎用レジスタ群、制御レ
ジスタ、浮動小数点レジスタ群からなるレジスタ群５４
、内部バス５５、算術論理演算および浮動小数点演算を
行う演算器５６から構成される制御部５３は、局所メモ
リ２（第１図）中の命令を順次フェッチし、フェッチし
た命令の実行制御機能を有するもので、公知の汎用の計
算機の処理装置と本質的には同じである。また、第１図
において、ファンアウト制御回路２５と受信パケット処
理制御回路３０は、マイクロプログラムを内蔵し、種々
の入力に応答して、後に述べる所定の制御信号を所定の
シーケンスで出力するように構成されている。

本実施例では、処理装置１で実行される。局所メモリ２
をアクセスする命令は局所メモリ２に対する物理番地に
かえて仮想番地を指定する。番地の指定自体は公知の方
法による。例えば局所メモリ２からデータをよみ出し、
いずれかのレジスタたとえば汎用レジスタの一つにロー
ドする命令又はそのレジスタの内容を局所メモリ２に、
ストアする命令は、その汎用レジスタ以外にペースレジ
スタ、インデックスレジスタとして用いる二つの汎用レ
ジスタの番号および偏位を指定するようになっている。

このとき１局部メモリ２をアクセスするための仮想番地
はペースレジスタとインデックスレジスタのそれぞれの
内容および上記偏位の和から求められる。このような番
地加算は制御部５３で実行され１番地レジスタ５１にセ
ットされる。また、他の形式の命令、例えば汎用レジス
タの一つの内容をそのまま仮想番地として指定する命令
も使用できる。本実施例では、要素プロセッサごとに、
一定サイズの仮想番地空間を対応させ。

各要素プロセッサで実行されるメモリアクセス命令は、
この空間に属する仮想番地を指定するようになっている
。

各要素プロセッサ１００で発生された仮想番地は局所メ
モリ２に設けられたセグメントテーブル＋１０の内容を
用いて物理番地に変換される。

セグメントテーブル１１０は、第３図に示すように、そ
の要素プロセッサの仮想番地空間の各セグメントに対し
て、そのセグメントの番号ＳＮを保持するフィールド１
１０−１、無効ビットフィールド１１０−２．そのセグ
メントに対する局所メモリ２中のセグメント物理番地を
保持するフィールド１１０−３とファンアウトメモリ番
地又は０を保持するフィールド１１０−４を有する。

また、ファンアウトメモリ２０には、局所メモリリ２に
書き込まれたデータを転送すべき他の要素プロセッサの
番号およびその要素プロセッサにおける、そのデータに
割り付けられたセグメントの先頭仮想番地（以下、セグ
メント仮想番地と呼ぶ）が保持され、このファンアウト
メモリ２０の内容を用いて他の要素プロセッサへそのデ
ータの書込みを指示するようになっている。

各要素プロセッサへのデータおよびプログラムの割り付
けおよび、そのデータに対する仮想番地。

物理番地およびセグメントテーブル１１０、ファンアウ
トメモリ２０の内容はあらかじめ以下のように決定され
ている。

（１）配列データ、例えばＡ　（Ｉ、Ｊ）。

（工＝１〜Ｎ、Ｊ＝１〜Ｍ）は一部のインデックスが同
一である要素からなる部分配列、たとえばＡ　（１，＊
）　、　Ａ　（２，＊）・・・・・・（但し＊はＪ　＝
　１−Ｍを示す）をそれぞれあらかじめ決められた順に
異なる要素プロセッサに割り付ける。この際、同一の部
分配列の異なる要素は同一のセグメントに割り付ける。

配列データ以外のデータは分散する必要はないので、あ
らかじめ定めた要素プロセッサに割り付ける。一方、（
２）プログラムは並列処理の効果が充分出るような数の
単位処理プログラム（以下、タスクと呼ぶ）に分割して
おき、（３）上記（１）のようにして要素プロセッサに
割り付けられた部分配列データ又は配列データ以外のデ
ータを定義する（つまりそのデータの値を決定する）タ
スクをそのデータと同一の要素プロセッサの仮想アドレ
ス空間（以下単に局所空間と呼ぶ）に割り付ける。ただ
し、間接指標でアドレスされた配列データ、例えばＫ　
（Ｌ（Ｉ）Ｊ）については、あるタスクが、その要素の
一つを参照するが、どの要素をアクセスするかがそのタ
スクの実行時に判明する場合、その配列データのすべて
の要素を、そのタスクが割り付けられている要素プロセ
ッサの仮想番地空間に割りつける。

（４）次に、他の要素プロセッサＡに割り付けられたデ
ータを、ある要素プロセッサのタスクが参照する（つま
り、その値を使用する）ことがプログラムから明確な場
合、そのデータと同一値となるべきデータ（以下、コピ
ーデータと呼ぶ）をその要素プロセッサの局所空間に割
り付ける。

（５）　　（１）〜（４）のようにして、要素プロセッ
サに割り付けられたデータの内、各配列データに対する
セグメントの先頭仮想番地（以下、単にセグメント仮想
番地と呼ぶ）を、各要素プロセッサの局所メモリ２中に
ある配列記述子群１２０の一つに格納する。（６）各要
素プロセッサの仮想空間の各番地の内、データ又はプロ
グラム命令が割り付けられた番地に対する局所メモリ２
内の物理番地決定する。この際、仮想空間上の同一セグ
メント内の連続する仮想番地には連続する物理番地を対
応させる。また前述のように、間接指標でアクセスされ
る配列データの場合、そのすべてのデータをその配列（
の一部）をアクセスするタスクが　゛割り付けられてい
る要素プロセッサの物理番地に割り付ける必要はない。

たとえば、異なる要素プロセッサの物理番地にその配列
の部分配列データを一つずつ割りあてておく方法を採る
。この場合、その一つの部分配列が割り付けられた要泰
プロセッサでは、その部分配列だけでなく、すべての他
の部分配列をも、それぞれセグメントとして自己の仮想
番地空間に割り付けておく必要がある。

（７）次にセグメントテーブル１１０とファンアウトメ
モリ２０のデーを作成する。（６）で述べた方法で物理
番地の割り付けをきめると、仮想番地空間の各セグメン
トの先頭番地にどの物理番地が対応するかが確定する。

この物理番地を、そのセグメントの物理番地と呼び、セ
グメンＩ−テーブルのフィールド１１０−３に格納して
おく。このとき、そのセグメントに対する無効ビットフ
ィールド１１０−２にはＯをセットしておく。

一方、先に間接指標でアドレスされる配列データについ
て説明したごとく、ある要素プロセッサにおいて、その
全要素が仮想番地空間に割り付けられているが、物理番
地がその一部の部分配列にしか割り付けられていないと
きには、物理番地が割り付けられている。一つの部分配
列が割り付けられたセグメントについては上に述べたの
と同じようにセグメントテーブルの一つのエントリを作
成しておくが、物理番地が割り付けられていない要素が
割り付けられたセグメントについては、対応する物理番
地がないことを示すため、そのセグメントに対する、セ
グメントテーブル１１０内の無効ビットフィールド１１
０−２に１をセットしておく。さらに、それにつづくフ
ィールド１１−４にはファンアウトメモリ２０の一つの
エントリの番地を格納しておく。このファンアウトメモ
リ２０のこのエントリにはその要素に対して物理番地が
割り付けられている要素プロセッサの番号ＰＥＮ０と、
その要素プロセッサにおけるその部分配列に対するセグ
メントの仮想番地Ｓ■を格納しておく。

さらに、ある要素プロセッサ（たとえばＡ）に割り付け
られたデータ（オリジナルデータ）のコピーデータが他
の要素プロセッサ（たとえばＢ）割り付けられている場
合、その他の要素プロセッサ（Ｂ）の番号ＰＥＮ○とそ
のコピーデータに割り付けられたセグメントの仮想番地
Ｓｖを、その要素プロセッサ（Ａ）のファンアウトメモ
リ２０の一つのエントリに格納しておき、そのエントリ
の番地ＦＯＭＡを、そのオリジナルデータが割り付けら
れたセグメントに対するセグメントテーブルエントリの
ファンアウトメモリ番地フィールド１１−４に格納して
おく。

もし、そのコピーデータが複数の要素プロセッサに割り
付けられているとき、ファンアウトメモリ２０の別のエ
ントリに残りの要素プロセッサについて同様の情報を保
持しておき、先のエントリのポインタフィールドに、こ
の後者のエントリの番地９を格納しておく。こうして、
同一データのコピー先情報がファンアウトメモリ２０内
にリスト形式で格納しておく。

第４図に仮想空間上に割り付けられたセグメントの物理
空間への写像例を示す。この例では、二つの配列Ａ　（
Ｉ、Ｊ）とＢ　（Ｉ、Ｊ、Ｋ）が、第一インデクス■に
関して部分配列に分割され、各要素プロセッサの仮想空
間上に割り付けられるものと仮定している。図では、２
００Ａと２００８は要素プロセッサ１と２仮想番地空間
を例示している。また３０ＯＡ、３００Ｂはそれぞれの
要素プロセッサの物理番地空間を示す。ここに、Ａ（１
，＊）（＊はＪ＝１〜Ｎを示す）は要素プロセッサ１で
定義され、要素プロセッサ２でも参照されるという共有
関係が存在しているものとして１両仮想空間上に重複し
て割り付けられている。

ここではＡ　（１，＊）は、要素プロセッサ１において
物理番地空間のａ番地から始まる領域に写像され、その
個々の要素データは第２インデクスＪから定まるオフセ
ットをａ番地に加算して得られる番地に格納される。一
方、要素プロセッサ１の仮想番地空間上の別のセグメン
トＢ　（１，＊、　＊）は、物理番地空間上のｂ番地か
ら始まる領域に写像されるが、ｂ番地はａ番地から始ま
るＡ（１゜＊）の格納領域に連続した領域の先頭番地で
ある。

このように、仮想番地空間上ではとびとびに存在するデ
ータ領域も、物理番地空間上では隙間なく連続して配置
される。

また、要素プロセッサ１の仮想番地空間２００Ａには配
列データＫ　（Ｉ、Ｊ）の全部分配列Ｋ　（１，＊）　
、　Ｋ　（２，＊）・・・・・・が割り付けられている
が、対応する物理散地空間３００Ａには、一つの部分配
列Ｋ　（１，＊）のみ割り付けられている。同様に、要
素プロセッサ２の物理空間３００Ｂには、部分配列Ｋ　
（２，＊）が割り付けられ、仮想番地空間には全ての部
分配列が割り付けられている。これは、間接指標で配列
データＫ　（Ｌ（Ｉ）Ｊ）をアクセスするタスクが各要
素プロセッサに割り付けられている場合である。

第１図において、セグメント物理番地メモリ１１は、局
所メモリ２中のセグメントテーブル１１０のエントリの
内、その要素プロセッサが常時参照するセグメントに関
するエントリを保持するためのものである。このメモリ
１１は、いわゆる連想メモリ　（Ｃｏｎｔｅｎｔ　Ａｄ
ｄｒｅｓｓａｂｌｅ　Ｍｅｍｏｒｙ）で構成する。この
メモリ１１はセグメントテーブル１１０と同じく４つの
フィールド１１−１゜１１−２．１１−３．１１−４か
ら構成される。

セグメントテーブル１１０を用いた番地変換は。

実際にはこのメモリ１１を用いることにより高速で実行
される。

次に、第１図の装置の動作の概略を示す。

（１）要素プロセッサの処理装置１と、そこに割り付け
られた部分配列、例えばＡ（Ｉ、＊）の−要素Ａ　（Ｉ
、Ｊ）をアクセスするとき、その物理装置１は配列記述
子１２０から、その部分配列データが凡するセグメント
の仮想番地を読出す命令を実行する。さらに、そのセグ
メントの仮想番地と読出すべき要素Ａ（Ｉ、Ｊ）の添字
Ｊから定まるオフセットを加算して、その要素の仮想ア
ドレスＶＡに求め、これでもってメモリアクセスすべき
ことを指示する命令を実行する。この仮想番地ＶＡの上
位ビット部分は、セグメント番号ＳＮとしてセグメント
物理番地メモリ１１に送られ、そこによりセグメント物
理番地ＳＰに変換される。

加算器１５によりこの物理番地ＳＰと、仮想番地ＶＡの
下位ビット部分（オフセットと呼ぶ）Ｗを加算して、物
理番地ＲＡを生成し、局所メモリ２をアクセスする６な
お、前述したように、各要素プロセッサの局所メモリ２
には、その要素プロセッサに割り付けられたタスクが定
義するデータのみではなく、他の要素プロセッサが定義
したデータのコピーデータが割り付けられていることが
ある。このデータについても全く同じようにアクセスで
きる。このようにして、各要素プロセッサに割り付けら
れたタスクが必要とする任意の配列要素をその要素プロ
セッサのメモリ２に書いたり、そこから読んだりするこ
とができる。ただし、間接指標で表現された配列のよう
に実行時にアクセスすべき要素番号が確定するデータを
アクセスする場合には、後述する方法により場合によっ
ては他の要素プロセッサに対してアクセスする。

（２）上記メモリアクセス命令が局所メモリ２へのデー
タ書込み命令のときは、セグメント物理番地メモリ１１
の対応するエントリをチエツクして、書込むべきデータ
を他の要素プロセッサへコピーすべきか否かを判別し、
コピーすべきときはメモリ１１中のそのエントリのファ
ンアウトメモリ番地ＦＯＭＡをもちいてファンアウトメ
モリ２０から、そこに書かれている要素プロセッサ番号
ＰＥＮ○とセグメント仮想番地を読み出し、このセグメ
ント仮想番地Ｓｖと、命令で指定された仮想番地ＶＡの
オフセット部分Ｗの和を加算器２１で求め、これを、コ
ピーデータに対する仮想番地として、上記要素プロセッ
サ番号ＰＥＮ○の要素プロセッサへ書込まれたデータと
ともに送る。コピー先の要素プロセッサ番号が複数個、
ファンアウトメモリ２０に格納されているときには、そ
れぞれの番号の要素プロセッサに対して同じコピー動作
をする。すなわち、本方式によりストアスルーでデータ
のコピーを持つ分散メモリを更新することができる。

（３）上記メモリアクセス命令がデータをフェッチ命令
の場合は、番地変換を行ない局所メモリ２をアクセスす
る点は同じであるが、上述のコピー動作はしない。

（４）上記メモリアクセス命令で指定された仮想番地に
対応する物理番地がその要素プロセッサに割り付けられ
ていないとき、すなわち間接指標でアドレスされる場合
、またはメモリ量を節約するために他要素プロセッサが
定義するデータをコピーしない場合のように、仮想空間
上には、そのデータが割り付けられていても自メモリに
そのデータが割り付けられていないにもかかわらず、そ
のデータをアクセスする命令が実行されたとき、そのデ
ータに対するセグメント実番地メモリ１１中のエントリ
の第２フィールド１１−２の無効ビットＩＮＶは１であ
り、そのデータが局所メモリ２に割り付けされていない
ことが分かる。このとき。

このフィールドにつづくフィールド１１−３内のファン
アウトメモリ番地を用いてこのメモリ２０をアクセスし
、そのデータが割り付けられている他の要素プロセッサ
のプロセッサ番号ＰＥＮ０とそのデータに対するセグメ
ントの仮想番地Ｓｖを読み出し、上記命令で指定された
仮想番地Ｓｖのオフセット部分Ｗと、このセグメント仮
想番地Ｓｖの和を加算器２１で求め、その加算結果を、
アクセスすべきデータの仮想番地ＶＡとして、上記番号
ＰＥＮ０の要素プロセッサへ送り、その要素プロセッサ
に対しデータ書込み、またはフェッチを要求する。

以上における仮想番地から物理番地への番地変換あるい
は他要素プロセッサ内仮想番地の生成処理は、第５図に
模式的に示されている。

次に第１図の装置の動作をより詳細に述べる。

（１）まず、処理装置ｉ！１がデータ書込み命令を実行
した場合について説明する。いま、第１図において、あ
る要素プロセッサのタスクが配列の１要素Ａ　（Ｌ　Ｊ
）の値を局所メモリ２へ書込む場合を考える。

■　処理装置は、データ書込み命令の実行の前に局所メ
モリ２中の記述子１００から、その要素を含む部分配列
データＡ　（Ｉ、　＊）　　（＊はＪ＝１〜Ｎ）に対す
るセグメン１〜の仮想番地を求め命令を実行する。さら
にデータ書込み命令を実行してこれにインデクスＪで示
されるオフセットを加えて、その要素仮想番地ＶＡを番
地バス９上に出力する。

また、書込むべきデータＡ　（Ｉ、Ｊ）をデータバス１
０に出力し、書込み指示信号を制御バス８に出力する。

■　仮想番地ＶＡの上位ビット部分は、その番地が属す
るセグメントの番号ＳＮを表し、下位ビット部分はその
セグメント内オフセットＷを表すと考えることができる
。番地バス９上に出力された仮想番地ＶＡのセグメント
番号ＳＮは、セグメント物理番地メモリ１１に、オフセ
ットＷは番地レジスタ１７と番地加算器１５に入力され
る。

■　入力されたセグメント番号ＳＮは、メモリ１１中で
、複数のセグメント番号と比較され、番号が一致し、か
つ対応する無効ビットＩＮＶがＯであるセグメント番号
を検出する。そのようなセグメント番号が検出されない
と、メモリ１１から不一致信号が制御バス８経由で処理
装置ｌに入力され、これが割込みとして受は付けられ、
割込み処理プログラムにより、局所メモリ２中のセグメ
ントテーブルｌｌＯ内の、入力されたセグメント番号Ｓ
Ｎに対する情報が読み出され、書き込み制御回路１４を
経由してセグメント物理番地メモリ１１の一つのエント
リに格納され、その後このメモリ１１で前述の比較処理
が再開される。前述の比較の結果、無効ビットが０でか
つ一致したセグメント番号が検出されたとき、その番号
に対するエントリの第３フイールド内のセグメント物理
番地ＳＰは番地加算器１５に入力され、第４フイールド
内の番地はファンアウトメモリ番地レジスタ１６、およ
び比較器２３に入力される。

また、第２フイールドの内容がエンコーダ２４に入力さ
れる。求められたセグメント物理番地ＳＰに１番地加算
器１５によりセグメント内オフセットＷを加えて書込む
べきデータの物理番地ＰＡを求める。この物理番地ＰＡ
により局所メモリ２に要素Ａ　（Ｉ、Ｊ）の値を格納す
る。

■　同時にセグメント物理番地メモリ１１から出力され
た第４フイールドの内容が０か否かを比較器２３により
チエツクする。０であればメモリ２０の番地がその第４
フイールドには書かれていないことを示すものとする。

番地が書かれている場合には、比較器２３は１を出力す
る。このときは、以下のようにしてコピー動作がなされ
る。

■　比較器２３からの出力と処理装置１が制御バス８に
出している制御信号およびセグメント物理番地メモリ１
１の第２フイールドの無効ビットＩＮＶが入力され、エ
ンコーダ２４は、比較器出力が１で、制御信号が書込み
指示信号であり、かつ無効ビットがＯであればファンア
ウト制御回路２５とＯＲ回路１３に信号Ｉｔ　Ｉ　１１
を与える。ファンアウト制御回路２５はビジー状態とな
り、エンコーダ２４からの信号を受付なくなるとともに
、ＯＲ回路１３に１′　を出力する。ＯＲ回路１３の出
力′１′　は処理装置ｔに制御バス８経由で動作停止用
信号として入力される。処理装置１の動作は実行中のデ
ータ書込み命令の実行が終了すると一時停止され、エン
コーダ２４の出力はＯ′となる。ファンアウトメモリ２
０の各エントリには、書き込まれたデータをコピーすべ
き他要素プロセッサの番号ＰＥＮ０を格納する領域２０
−１とその要素プロセッサの局所メモリ中の、コピーデ
ータに対して割り付けられたセグメントの仮想番地Ｓ■
を格納する領域２０−２、およびコピー先が複数ある場
合に次のコピー先を格納しであるファンアウトメモリ入
口番地を指すポインタＰを格納する領域２０−３とが用
意されている。ファンアウト制御回路２５は、ファンア
ウトメモリ番地レジスタ１６内の番地ＦＯＭＡにて指定
されるエントリ内の情報を読み出す。コピーデータが割
り付けられたセグメントの仮想番地Ｓｖは、番地レジス
タ１７中のセグメント内オフセットＷとともに番地加算
器２１に入力される。この加算器の出力は、コピーデー
タの仮想番地ＶＡを表し、これをレジスタ１８内の書込
みデータとファンアウトメモリ２０から読出されたコピ
ー先の要素プロセッサ番号ＰＥＮ０とともに出力ボート
レジスタ２６に送る。また、ファンアウト制御回路２５
は制御バス８上の書き込み指示信号に基づき書き込みコ
ード゛’ＷＲＩＴＥ”を生成して出力ボートレジスタ２
６に書き込む。こうして、第６Ａ図に示す書き込みパケ
ットを出力ボートレジスタ２６に形成する。制御回路２
５は、送信装置５を起動してパケットの送出を依頼する
。この書込みパケットは相互を結合ネットワークにより
、パケット中の要素プロセッサ番号ＰＥＮ０で指定され
る要素プロセッサに送出される。

■　一方、ファンアウト制御回路２５はファンアウトメ
モリ２０から読み出されたポインタＰがあらかじめ定め
た番地、例えば０００・・・０でなければ、再びそのポ
インタＰを番地とする、ファンアウトメモリ２０の別の
エントリの内容を読み出して、この内容に基づき、上述
の書込みパケットの送出と同じ動作を行なう。この動作
は、新たに読まれたエントリのポインタＰが００・・・
０になるまで繰り返す。この後、ファンアウト制御回路
２５は計算終了信号としてＯ′　をＯＲ回路１３に出力
する。この信号はエンコーダ２４からの出力、すなわち
Ｏ′　とＯＲを取られて処理装置１の動作停止用信号を
解除するので、処理装置１は再び動き出す。この間、処
理装置１は凍結状態にあり、ただ時間が伸びるだけで何
事も無かったように動作は続行される。ファンアウト制
御回路２５もビジー状態が解除される。

■　コピー先の要素プロセッサの受信装置６が相互結合
ネットワーク７からパケットを入力ボートレジスタ２８
上に受は取ると、受信パケット処理制御回路３０はパケ
ット中の処理コードの内容をデコードする。処理コード
がＷＲＩＴＥの場合、制御バス８上にバス要求信号を出
力し、処理装置１がバス認可信号を出力したらバス使用
中を示す信号を出力してから、パケット中の仮想番地Ｖ
Ａを番地バス９を経由してセグメント物理番地メモリ１
１に送り、また、データをデータバスＩＯ上に出力する
。セグメント物理番地メモリ１１は、処理装置１から送
られてきた仮想番地と全く同様にしてこの受信された仮
想番地を物理番地に変換し、この物理番地が指す局所メ
モリ２中の領域に受信したデータを格納する６その後、
バス使用中を示す信号の出力を停止し、処理袋Ｈｔにバ
ス使用権を渡す。こうしてデータコピーが終了する。

（２）次に、各要素プロセッサの処理装置がデータ読出
し命令を実行した場合について説明する。

Ｄ所メモリ２に割り付けられた、部分配列データの一要
素あるいはその他のデータを読出すときには、その命令
で指定された仮想番地ＶΔに対して、すでに説明したの
と同じ方法で仮想番地から物理番地への変換がなされる
。この場合、勿論、ｒ６７　述のコピー動作はしない。

次に、間接指標表現の配列データＡ　（Ｌ　（■）　、
　Ｊ）を読出す場合を考える。

■　要素プロセッサの処理装置１で実行されているイン
デクスＩ＝ｉを担当するタスクの実行の結果、間接指標
Ｌ　（ｉ）となった場合、この指標ｋを用いて引いた配
列記述子１２０の内容、すなわち部分配列Ａ（ｋ、＊）
（＊は全でのＪに渡ることを示す）に対応するセグメン
トの先頭番地Ｓｖを読出し、インデクスＪにより定まる
先頭番地からのオフセット番地を処理装置１内の汎用レ
ジスタの一つに入れて上記先頭番地Ｓｖとこのオフセッ
ト番地により該部分配列をフェッチしようとするデータ
の仮想番地ＶΔを出力する。ここまではデータを局所メ
モリ２に書込む命令の場合゛と同じである。

■　読出すべきデータＡ　（ｋ、Ｊ）が自要素プロセッ
サの局所メモリ２中にあれば、データを格納する場合と
同様、この仮想番地ＶＡを物理番地にし、この物理番地
で読み出された局所メモリ２の内容がデータバス１０上
に出力される。該データが自要素プロセッサ中にあるこ
とは、セグメント物理番地メモリ１１中の無効ビットＩ
ＮＶがＯであることにより知られる。このとき、制御バ
ス８上の読み出し信号とセグメント物理番地メモリ１１
から出力された無効ビットＩＮＶ（＝Ｏ，）とがエンコ
ーダ２４に入力され、この場合には、ファンアウト制御
回路２５にはコピーデータのアクセスを依頼する信号′
１′は出力されない。

■　Ａ　（ｋ、Ｊ）が自要素プロセッサの局所メモリ中
に無い場合はセグメント物理番地メモリ１１中の処理装
置１からの仮想アドレスＶＡが屈するセグメントに対す
るエントリに無効ビットＩＮＶが立っている（＝１）。

この無効ビットＩＮＶはセグメント物理番地メモリ１１
から制御バス８上に割込み信号として出力され、処理装
置１がフェッチ命令実行中であるならば割込みがかかり
、割込み処理プログラムが起動される。一方、このとき
はセグメント物理番地メモリ１１中の上記エントリの第
４フィールド１１−４の、ファンアウトメモリ番地で指
定されるファンアウトメモリ２０のエントリからＡ　（
ｋ、　＊）が割り付けられている要素プロセッサのプロ
セッサ番号と当該データが割り付けられているセグメン
トの仮想番地Ｓｖとが読み出される。エンコーダ２４は
制御バス８上の読み出し信号と、セグメント物理番地メ
モリ１１からの無効ビットＩＮＶ　（＝１）、およびメ
モリ１１の第４フィールド１１−４のファンアウトメモ
リ番地が０（空）でないことを示す比較器２３の出力′
１′　を入力した結果、　１′をファンアウト制御回路
２５とＯＲ回路１３に出力する。ＯＲ回路１３の出力　
１′はフェッチ割込を受けている処理装置１には影響を
与えない。

エンコーダ２４から起動信号″ｌ′　を入力したファン
アウト制御回路２５は、　Ａ　（ｋ、　＊）が割り付け
られている要素プロセッサに対し第６Ｂ図のようなＲＥ
ＡＤパケットを作成して送るよう送信装置５に依頼する
。すなわち、ファンアウト制御回路２５は、セグメント
物理番地メモリ１１からファンアウトメモリ番地レジス
タ１６に出力されたファンアウトメモリ番地を用いてフ
ァンアウトメモリ２０を読み、その内容のうち要素プロ
セッサ番号ＰＥＮ０を出力ポートレジスタ２６に、セグ
メント仮想番地Ｓｖを番地加算器２１に入力する。一方
、番地レジスタ１７中のセグメント内オフセットＷが番
地加算器２１に入力され、セグメント仮想番地と加算さ
れて結果が出力ポートレジスタ２６に出力される。ファ
ンアウト制御回路２５はまた。制御バス８上のフェッチ
俳号に基づき、処理コード”ＲＥＡＤ”と自身の要素プ
ロセッサ番号とを生成し、これも出力ポート２Ｇ上に出
力する。出力ポート２６上に編成されたＲＥＡＤパケッ
トは、送信装置５により相互結合ネットワーク７に送出
される。

ＲＥＡＤパケットを受信した要素プロセッサでは、受信
装置６がパケットを入力ポートレジスタ２８上に受は取
ると、直ちに受信パケット処理制御回路３０が処理コー
ドをデコードし、ＲＥＡＤコードの場合、処理装置１か
らバス使用権をもらってパケット中の（仮想）番地をセ
グメント物理番地メモリ１１に入力して局所メモリ２の
物理番地に変換し、これを用いて局所メモリ２の該当領
域の内容、すなわちΔ（ｋ、＊）を読み出し、その値を
返信パケット用出力ポートレジスタ３１に格納する。受
信パケット処理制御回路３０はまた、入力ボートレジタ
２８中の返信光要素プロセッサ番号を返信パケット用出
力ポートレジスタ３１に格納し、さらにコード”ＲＥＴ
ＵＲＮ”を生成してこれも返信パケット用出力ポートレ
ジスタ３１に格納する。こうして返信パケット用出力ボ
ートレジスタ３１上に第６Ｃ図に示すＲＥＴＵＲＮパケ
ットを形成する。このパケットは、受信装置６が送信装
置５に依頼して相互結合ネットワーク７に出力してもら
い、要求元に送り返される。要求元の要素プロセッサで
は、ＲＥＴＵＲＮパケットが届くと、受信パケット処理
制御回路３１によりＷＲＩＴＥパケットと同様の処理が
行われるが、受信パケット処理制御回路３０で処理コー
ドがデコードされた結果ＲＥ　Ｔ　Ｕ　ＲＮであること
が分かると、受信パケット処理制御回路３０は局所メモ
リ２内のあらかじめ定めた特定の固定番地（返信データ
用バッファ領域番地）を番地バス９上に出力してここに
受信したデータを格納し、また、制御バス８により処理
装置１にデータの到着を通知する動作が追加されている
点が異なる。この通知により、処理装置ｌのフェッチ割
込み処理プログラムは中断していたデータ読み出し命令
のオペランド番地を上記特定番地に変更してから、その
命令を再実行する。従って、この命令は必ず」二記の特
定番地を読む。このようにして各要素プロセッサは自メ
モリ中にない１間接指標で指定されるデータを参照する
ことが出来る。

（３）（１）において自局所メモリ中２に無いデータを
更新する場合には、セグメント物理番地メモリ１１中の
、そのデータの仮想番地ｖＡに対するエントリでは無効
ビットＩＮＶが１であり、かつファンアウトメモリ番地
ＦＯＭＡはＯ・・・・・０でない。このため比較器２３
の出力はｌである。

ＩＮＶビットは制御信号として局所メモリ２に与えら、
局所メモリ２でのデータ格納動作を禁止する。一方、書
込み命令を実行した要素プロセッサではＡＮＤ回路１２
にはこの無効ビットＩＮＶと比較器２３からの出力（＝
１）が入力され、その出力が１となり、他プロセツサへ
の書き込みが行なわれたことが処理袋［ｉ！１１に伝え
られる。

一方、エンコーダ２４は、この無効ビットと比較器２３
の出力と制御バス８上の書込み指示信号に応答してファ
ンアウト制御回路２５とＯＲ回路１３に′１′　　を与
え起動する。この制御回路２５は、制御バス８上の書込
み指示信号に応答して、コピー動作時と同様に書込みパ
ケットを生成して、書込み指示されたデータを他要素プ
ロセッサに送出して、書込みを指示する。

以下１本発明の第二実施例を図面により詳細に説明する
。

第７図において、１００は要素プロセッサ、７は複数の
要素プロセッサ１００を相互に接続してそれらの間の通
信を可能とする相互結合ネットワーク、１０はホスト計
算機である。要素プロセッサ１００はプログラム命令を
実行する処理装置１、プログラムおよびデータを保持す
る局所メモリ２、アドレス変換装置６０、およびこれら
を接続するバス７４、比較器７９．ファンアウトメモリ
２０゜パケット生成制御回路２５Ａ、出力ポートレジス
タ２６、およびこれを接続するバス７７、入力ボートレ
ジスタ２８．受信パケット処理制御回路３０Ａ、待合せ
情報記憶装置３２、減算器３３゜およびこれらの要素３
ＯＡ、３２．３３を接続するバス７１．およびバス７１
と７４を接続するバススイッチ８０Ｂ、バス７４とバス
７７を接続するバススイッチ８０Ｃ，バススイッチ８Ｃ
ＩＢと８０Ｇを制御するバスアービタ８０Ａ等からなる
。

処理装置１は第２図に示されたのと同じ構造を有し、フ
ァンアウトメモリ２０は、第１図のファンアウトメモリ
と同じく他要素プロセッサ内の番地を保持するためのも
ので、そのエントリの各々は第１図のと同じく、３つの
フィールドを有する。

但し、第１図のファンアウトメモリでは、他要素プロセ
ッサの仮想空間に割り付けられた、あるデータのセグメ
ント番地を保持していたが、本実施例では、他要素プロ
セッサの、局所メモリ２の番地と待合せ情報記憶装置の
番地を保持する点で第１図と異なる。前者は第１図と同
じくデータの転送に用いられ、後者は制御トークンの転
送に用いらる。アドレス変換装置６０は処理装置１から
出力さた物理番地を他要素プロセッサの局所メモリ２を
アクセスする物理番地に変換するもので第１図のセグメ
ント物理番地メモリ１１およびその関連回路と類似の機
能を果す。

アドレス変換装置６０は、第８図に示すように、制御判
定回路６２．ポインタメモリ６５、ポインタレジスタ６
３、データレジスタ６４とからなっている。

このポインタメモリ６５は、第１図のセグメント物理番
地メモリ１１と類似の機能を果すものであるが、後に述
べる理由により、その各エン１−りに変換結果として出
力すべき物理番地およびファンアウトメモリ２０の一つ
の番地ＦＯＭＡを対にして保持することはせず、第９Ａ
図に示すように。

ＦＯＭＡのみを保持する。

アドレス変換回路６０とファンアウトメモリ２０の作用
により、本実施例においても、第１図と同じく分散した
局所メモリ内のデータのコピー動作とその他の動作が可
能になる。待合せ情報記憶装置３２は各要素プロセッサ
ごとにタスクの起動制御を行うことを可能にするための
ものである。

すなわち、この記憶装置はその要素プロセッサに割り付
けられたタスクごとに、一つのエントリを有し、その内
容が第９Ｂ図に示す。

本実施例は第１の実施例に比較すると、第１の実施例で
採用さた分散した局所メモリとデータコピー技術は本実
施例でも採用されているが、本実施例で各要素プロセッ
サに割り付けられた仮想番地空間は、第１の実施例と異
なる。すなわち、本実施例では仮想番地空間の一部が物
理番地空間に一致する。したがって、その一部に属する
番地が処理装置から出力されたとき、第１の実施例で述
べたような番地変換は本実施例では不要である。

このため、ポインタメモリ６５にはＦＯＭＡのみが保持
されている。さらに本実施例では、タスク起動制御のた
めの回路が各要素プロセッサに設けられている。

まず、本実施例の概略説明をする。

ホスト計算ｆｉｌｏは以下のことを実行するようにプロ
グラムされている。まず、この並列討算機で実行すべき
ソースプログラムから生成された複数のタスクと呼ぶそ
の実行途中でお互いに交信する必要のないプログラムと
、各タスクを実行するために必要なデータ　（その詳細
は後に説明する）とがあらかじめこのホスト計算ｆｉｌ
ｏにロードされており、ホスト計算機１０は各要素プロ
セッサに、そこで実行すべき複数のタスクと１．それぞ
れのタスクの実行に必要なデータをロードする。その後
、全ての要素プロセッサ１００を起動し、全要素プロセ
ッサ１００の実行結果を外部の装置（図示せず）に出力
する。各要素プロセッサはそこに割当てられた複数のタ
スクを、他の要素プロセッサにおける他のタスクの実行
と並行して実行するように構成されている。

各要素プロセッサの動作の概略は以下の通りである。

各タスクの末尾（またはその途中）に、制御トークン送
信命令がホスト計算機によりあらかじめ組み込まれてい
て、各要素プロセッサ１００で実行中のタスクにあるそ
の命令に従い、制御トークンをそのタスクのその制御ト
ークン送信命令が発行されるまでの部分の実行終了を待
って実行が許される他のタスクに、パケット生成制御回
路２５Ａが送信する。そのような他のタスクは、各要素
プロセッサ１００で実行されるタスクごとにあらかじめ
定めらでいる。その決定結果をファンアウトメモリ２０
が保持する。各要素プロセッサ１００は、実行中のタス
クの実行終了後、その要素プロセッサに割当てらだタス
ク内のいずのタスクを実行するかを受信パケット処理制
御回路３０八が決定することができるようになっている
。各タスクが実行可能となるためには、そのタスクに先
行して実行されるべきタスクが全て実行終了し、その実
行終了を示す制御トークンがその要素プロセッサに通知
される必要がある。このため、各要素プロセッサでは、
各タスクごとに、その実行許可のために必要な制御トー
クン数を待合せ情報記憶装置３２に保持するようになっ
ている。各要素プロセッサでの一つのタスクの実行が終
了したとき、受（ｉパケット処理制御回路３０で実行可
能とすでに判断されたタスクの一つを処理装置１が実行
する。すなわち、プログラムの最終でタスク終了命令が
発行されると１次のタスクへは分岐命令により移行する
。分岐先番地は、バケツ１〜受信制御回路３０が作成し
た実行可能になったタスクを起動するための情報を命令
により取り出して求める。このように、本発明では、タ
スク切替にオペレーティングシステムを介在させないの
で極めて高速である。

各タスクは、その実行途中において、他のタスクと交信
する必要が無いように構成された＋１１４位処理プログ
ラムである。従って、各要素プロセッサ１００は、一つ
のタスクの実行開始後は、他の要素プロセッサにおける
他のタスクの実行と独立に、すなわち、並列にそのタス
クを実行することができる。ただし、そのタスクの実行
開始前には、先行するあらかじめ定めた一つまたは複数
のタスクの実行が終了している必要がある。たとえば第
１３図に示すソースプログラムを分割して得られた複数
のタスクの実行順序を示したのが、第１４図のタスクフ
ローグラフである。このため、本実施例では、それらの
タスクの実行終了を示す制御トークンがその要素プロセ
ッサ１００にて受信されたか否かを判別してから、その
タスクを起動するようになっている。こうして、各要素
プロセッサ１００ごとにタスクの実行可否を判断可能に
なっている。

さらに、本実施例では、データの送信、すなわち、要素
プロセッサ間の通信に関しては、データを局所メモリ２
に格納し、もしくはそこから読み出すという通常のメモ
リアクセス動作を処理装置Ｉが行ない、そのとき必要な
データ通信は番地変換装置６０を中心とする回路が自動
的に実行する。

本実施例では各要素プロセッサごとに固有の局所、番地
空間が定められており、各要素プロセッサ１００のタス
クはデータをアクセスする際、その空間に属する。その
データに対応する局所番地を指定するようになっている
。局所メモリ２の物理番地の空間はこの局所空間の一部
のみに対応し、局所空間の残りの番地に対する局所メモ
リ２内領域はない。したがって、この居所番地も第１の
実施例と同様仮想の番地と考えることができる。−方、
ポインタメモリ６５（第８回）の番地空間は局所メモリ
２の番地領域を含みそれより広い範囲とする。例えば、
ｒ：Ｊ所番地空間がＮビットの番地で番地付けられると
すると、局所メモリ２の物理番地空間はＮ−１ビツトで
番地付けできる範囲、すなわち局所番地空間の半分の範
囲とし、ポインタメモリ６５の物理番地空間Ｎビットで
番地付けできる範囲、すなわち局所番地空間全域とする
。

このような多重の番地空間を各要素プロセッサごとに設
定する。本実施例ではこの多重番地空間上にデータを分
散配置し、任意の要素プロセッサが必要とするデータを
確実にしかも高速にアクセスできるようにする。

以下、実施例についてさらに詳細に説明する。

まず、各要素プロセッサのデータとタスクの割り付けに
ついて説明する。

（ａ）データとそのデータを定義するタスクを同一要素
プロセッサ（例えば要素プロセッサＡ）に割り付ける。

データは各要素プロセッサの局所メモリ２の物理番地範
囲内に割り付ける。例えば、第１１図に例示するように
、局所メモリ２の物理番地がＯ−Ｍで局所番地空間がＯ
−Ｍ’のとき、タスクで定義されるデータをＭ番地より
小さいａ番地に割り付ける。

（ｂ）該データを参照することがプログラム実行前から
判明している他のタスクが他のプロセッサ（例えば要素
プロセッサＢ）に割り付けられる場合、該データのコピ
ーデータを要素プロセッサＢの５局所メモリ２の番地範
囲内の番地、例えばｂ番地を割り付ける。

（ｃ）要素プロセッサＡのポインタメモリ６５のａ番地
のエントリが指すファンアウトメモリ２０の一つのエン
トリにコピーデータが割り付けられた要素プロセッサの
と番地プロセッサＢ、番地ｂ）を格納する。もし、コピ
ーデータが複数の要素プロセッサに割り付ける場合は、
それらのコピーデータの番地を要素プロセッサＡのファ
ンアラ１−メモリ２０内でポインタＰで結んだリストの
形で記憶させる。これも第１図のファンアウトメモリ２
０と同じ（１１７成である。

（ｃｌ）プログラム実行ｉ１ｆには定造・参照関係が不
定なデータは、何らかの手段で（例えば順番）にプロセ
ッサに割り付け、自分に割り付けられていないが定義・
参照を行なう可能性のあるデータは、局所番地空間内の
自局所メモリ２の番地範囲外（たとえば第１１図のＭ＋
１〜Ｍ′番地範囲）の番地（例えばプロセッサＡのＣ番
地）に割り付ける。

（ｅ）上記（ｄ）でＭ番地以降に仮想的に割り付けらだ
データの真の所在番地（プロセッサＢ、（１番地）を、
プロセッサＡのポインタメモリ１５のＣ番地のエントリ
が指す、ファンアウトメモリ２０内のエントリに格納す
る。

上記（ｄ）、（ｅ）の例として、次のプログラムを考え
る。

Ｄｏ　　ｔｏ　　Ｉ＝１，３ Ｄｏ　　ｔｏ　　Ｊ＝１，３ Ａ（Ｉ、　Ｊ）＝Ａ（Ｉ−］、　Ｊ）＋Ｂ（Ｌ（Ｉ）、
　Ｊ）１０　　Ｃ０ＮＴＩＮＵＥ これを■について分割し、３台の要素プロセッサで並列
処理する場合として、各要素プロセッサで次のようなタ
スクを実行するものとする。

Ｋ＝Ｌ（Ｉ） （Ｂの変位番地＝Ｔ３Ｄ　（Ｋ）　） Ｄｏ　　１０　　Ｊ＝Ｌ３ Ａ（Ｉ、Ｊ）＝Ａ（Ｉ−１，Ｊ）＋Ｂ（Ｊ）１０　　　
Ｃ０ＮＴＩＮＵＥ ここに（）内の文は新たに生成された実行文であり、Ｂ
Ｄ（Ｋ）はＢの部分配列Ｂ　（ｋ、　＊）の先頭番地（
変位番地）を格納してへるテーブルである。このプログ
ラムはＡの定義参照関係は明確であるが、Ｂは不定であ
り、事前にコピ一番地を決めることが出来ない。このよ
うな場合は、第１２図に示すように、Ｂ　（ｋ、　＊）
を機械的に各要素プロセッサ１００に割り付け、割り付
けられなかったデータは局所メモリ２の範囲外（ポイン
タメモリ６５の範囲内）に割り付ける。実行時にＬ　（
Ｉ）＝　（３，２，１）と分かったとすると、点線で示
す関係をたどって任、σのプロセッサは必要とするデー
タをアクセスすることができる。例えば、プロセッサ３
は １＝Ｌ（３） （Ｂの基底番地＝ＢＤ　（１）） Ｄｏ　ｔｏ　　Ｊ＝１．３ Ａ（３，Ｊ）＝Ａ（２，Ｊ）＋Ｂ（Ｉ、Ｊ）１０　　Ｃ
０ＮＴＩＮＵＥ を処理するが、Ａ　（３，Ｊ）、Ａ　（２，Ｊ）は自局
所メモリ中に直接見出すことが出来、Ｂ　（Ｉ。

Ｊ）はポインタメモリ６５にのみ存在しているので、こ
れをたどってプロセッサ１の局所メモリ２をアクセスす
る。他のプロセッサ１００の局所メモリ２を読む場合、
アドレス変換装置６０の指示によりＲＥＡＤパケットが
発行され、これを受信したプロセッサは折り返しＲＥＴ
ＵＲＮパケッ１へを返信する。処理装置ｌはこの間、返
信待ち状態にあり、とくに通信命令を実行する必要はな
い。

以上のようなメモリシステムでは、物理的には異なる場
所に存在していても同一のデータはポインタで結合され
ているので、これをたどっていけばそれら全てにアクセ
スできる。また、自プロセッサの局所メモリ２に存在し
ないデータも、ポインタメモリ６５上に割り付けられて
いればアクセスすることができる。ただし、データを読
み出す場合は、どれかひとつをアクセスすればよいが、
データを更新する場合はポインタをたどってすべてのデ
ータを書き直さなければならない。

このようなメモリシステムを用いることにより、■任意
のプロセッサからアクセスできるようにデータを分散配
置出来るので、全プロセッサから直接アクセス可能な集
中型メモリ構成とした場合よりアクセスのぶつかりあい
が少なく、アクセス速度も速い。■アクセスするデータ
をそのタスクと同じプロセッサの局所メモリ２上に配置
することができる。（プログラム実行前にアクセスパタ
ンが分かっているかぎり）。■事前に分かる範囲で、デ
ータ格納領域をそのデータを必要とするプロセッサの局
所メモリ２に割り付け、データ作成時点でこれらの領域
に送っておけるので、起動されたタスクが命令を解読す
る時点で他のプロセッサの局所メモリを読む場合より、
命令実行時間を短縮できる。

という効果が得られる。

また、同一の論理的データが物理的に複数個存在する場
合、これらの定義が物理的に同時に行なわれないと、一
般にはそのアクセスの論理的正しさが保証されない。例
えば、書き直す前のデータを誤って読んでしまうｒｅａ
ｄ　ｂｅｆｏｒｅ　ｗｒｉｔｅの問題とか、その逆のｗ
ｒｉｔ、ｅ　ｂｅｆｏｒｅ　ｒｅａｄの問題がある。本
実施例ではデータをアクセスしたタスクが、次に同じデ
ータをアクセスするタスクを制御トークンにより起動す
るという機構を基本にしているため０、このような問題
は全て回避できる。

次にデータの局所メモリ２への書込みについて第１，８
図を用いて説明する。

ａ）自要素プロセッサの局所メモリ２へのデータの書込
みと他要素プロセッサの局所メモリ２へのデータコピー
。タスクを実行中の処理装置１がデータを局所メモリ２
に格納する命令を解読すると、■バス７４中のアドレス
バス７４−２、データバス７４−３にそれぞれ番地とデ
ータを乗せ、制御バス７４−１に書き込み指示信号を乗
せる。局所メモリ２は普通のメモリのようにこれらのバ
スに接続されるが、ポインタメモリ６５のＲＥＡＤ端子
Ｒには、制御バス７４−１の書き込み指示信号と読み出
し指示信号が共に入力され、データ端子りはポインタメ
モリ６５の内容が空か否かを判定する制御判定回路６２
を経由してポインタレジスタ６３に接続される。また、
データバス７４−３はデータレジスタ６４に接続され、
格納命令の実行の都度データがセットされる。■このと
き１局所メモリ２にはアドレスバス７４−２上に出力さ
ている番地が指す領域にこのデータが格納さるが。

■同時にこの番地を持つポインタメモリ６５の内容が請
み出されて制御判定回路６２に送られ、空でなければポ
インタレジスタ６３に格納される。

■制御判定回路６２は、このとき（空でないとき）処理
装置１に停止信号を送って動作を停止させ。

■パケット生成制御回路２５Ａに起動をかけるべくバス
アービタ８０Ａにバス７７の解放を要求する。■パケッ
ト生成制御回路２５Ａがビジーでなくなり、バス７７が
解放されたらこれを用いてまずポインタレジスタ６３の
内容をレジスタ４１に、続いてデータレジスタ６４の内
容をジスタ４２に書き込み、パケット生成制御回路２５
Ａに書き込みを通知する。その後、■処理装置！１の動
作を再開させるための信号を送る。

パケット生成制御回路２５Ａは■書き込み通知信号を受
けて、レジスタ４２の内容が制御１−一クンコードでな
いことを確認してから、■レジスタ４１の内容を番地と
してファンアウトメモリ２０をアクセスして送信先番地
をレジスタ４４Ａと出力ポートレジスタ２６に１次の送
信先番地が格納されている、ファンアウトメモリ２０の
エントリを示すポインタをレジスタ４４Ｂに格納する。

■パケット生成制御回路２５Ａはまた、レジスタ４２内
のデータをパケット生成制御回路２５Ａはまた、レジス
タ４２内のデータをパケット生成制御回路２５Ａが生成
した処理コード（ＷＲＩＴＥ）とともに出力ポートレジ
スタ２６に移し、第６Ａ図に示したのと同じ形式の書込
みパケット・を形成する。■相互結合ネットワーク７に
こうして編成したパケットを送出する。その後、■次の
送信先があればその処理を行う。すなわち、レジスタ４
４Ｂに置かれたポインタの内容が空（あらかじめ定めた
ビット列１例えばＯＯＯ・・・０）でなければ、その番
地のファンアウトメモリ２０のエントリをアクセスして
次の送信先を取り出し、再び、送信先以外は全て今のパ
ケットと同じパケットを編成する。

（ｂ）他要素プロセッサの局所メモリ２への−ｙ’　−
タの書込み。

データ格納命令で指定された番地が局所メモリ２の番地
範囲を超える場合は制御判定回路６２で判定され、局所
メモリ２への書き込みは実行されないが、他要素プロセ
ッサへ書込みパケットを送信する動作は上記コピー動作
と同様にして実行される。その書込み対象データを他要
素プロセッサに書込む。すなわち、まず、アドレス変換
装置６０が■処理装置１に停止信号を送り停止させた後
、■パケット生成制御回路２５Ａの空きをアービタ８０
Ａを通して確認し、■アービタ８０Ａが接続したバス７
７を用いてレジスタ４１に（コピーデータ領域の番地が
格納されている）ファンアウトメモリ２０の番地を送出
し、レジスタ４２にバス７４上の送信すべきデータを書
き込み、（■パケット生成制御回路２５Ａに書き込みを
通知した後、■処理装置ｌの停止を解除する。

パケット生成制御回路２５Ａは（ａ）で述べたのと同様
にしてＷＲＩＴＥパケットを生成し、送出する。

（ｃ）他要素プロセッサから送られたデータの書込み 書込みパケットを受信した要素プロセッサの受信パケッ
ト処理制御回路３ＯＡは■パケット中の居所メモリ番地
を番地レジスタ３４Ａにセットし、パケット中のデータ
をデータレジスタ３４Ｂに格納し、同時に■バスアービ
タ８０Ａは■バス７４が空くのを待って受信パケット処
理制御回路３０Ａをバスマスタにし、■バススイッチ８
０Ｂを接続してバス７４を受信パケット処理制御回路３
０Ａに放解する。受信パケット処理制御回路３ＯＡはこ
れを用いて■番地レジスタ３４Ａの内容が指す局所メモ
リ内の領域にデータレジスタ３４Ｂ（７）内容を格納し
、■バス使用権を処理装置ｌに返す６（ｄ）自要素プロ
セッサの局所メモリからのデータの読出し 処理装置ｌがデータを局所メモリ２から読み出す命令を
解読すると、■制御判定回路６２がその番地が自身の局
所メモリ２の番地範囲を超えていないかどうか検査し、
■超えていなければその番地で局所メモリ２をアクセス
する。

（ｅ）他要素プロセッサの局所メモリからのデータの読
出し ■処理装置１からデータを局所メモリから読出す命令を
解読し出力するアドレスバス７４−２上の番地が局所メ
モリ２の番地範囲を超える場合は。

■制御判定回路６２が制御バス７４−１を用いて処理装
置１に割込みをかけ、割込み処理プログラムを起動させ
る。このプログラムは、読み出し命令のオペランドアド
レスを特定の番地（受信バッファ番地）に変更して、返
信パケットの到着通知を待つ。■次に、制御判定回路６
２はバスアービタに依頼してバススイッチ８０Ｇを接続
し、ポインタレジスタ６３の内容をレジスタ４１に、ま
た、みだし指示信号に対応してＲＥＡＤコードを生成し
てレジスタ４２に書き込む。すでに述べたように、パケ
ット生成制御回路２５Ａはレジスタ４１の内容でファン
アウトメモリ２０を引いて、第６Ｂ図に示したのと同じ
フォーマットのＲＥＡＤパケットをそのデータの所在す
る要素プロセッサに送出する。

（２）他要素プロセッサから送られてきたデータ読出し
要求の処理 受信したパケットの処理コード２８ＡがＲＥＡＤのとき
受信したパケットはデータ読み出し要求パケット（ＲＥ
ＡＤパケット）である。受信パケット処理制御回路３Ｏ
Ａは■パケット中の局所メモリ番地を番地ジスタ３４Ａ
に格納し、同時に■バスアービタ８０Ａに対しバスリク
エストを送る。バスアービタ８０Ａは■バス７４が空く
のを待って受信パケット処理制御回路３ＯＡをバスマス
タにし、■バススイッチ８０Ｂを４’ｌ’ｌてバス７４
を制御回路３０に解放する。制御回路３０はこれを用い
て■番地レジスタ３４Ａの内容が指す局所メモリ領域を
読み出してこれをデータレジスタ３４Ｂに格納し、■バ
ス使用権を処理装置１に返す。制御回路３ＯＡは、さら
に、■パケット生成制御回路２５Ａに依頼して出力ポー
トレジスタ２６が空くのを待ち、■パケット処理制御回
路３０がＲＥＡＤパケット中の返信先番地とデータレジ
スタ３４Ｂの内容と、ＲＥＡＤパケット受信に対応して
生成したＲＥＴＵＲＮコードをバイパス２９を経由して
出力ポー１ヘレジスタ２６に格納し、送信する。

（３）ＲＥＴＵＲＮパケットの受信と処理処理コード３
１Ａ＝ＲＥＴＵＲＮのときは受信したパケットは返信デ
ータ格納要求パケット（ＲＥＴＵＲＮパケット）である
。ＷＲＩＴＥパケットと同様の処理であるが、あらかじ
め定めである局所メモリ２の特定の固定番地に格納し、
また、バス７４を用いて処理装置１にデータの到着を通
知する動作が追加されれる点が異なる。この通知により
、処理装置１では中断していたデータ読み出し命令を途
中から再実行するが、このときは割込み処理プログラム
がオペランド番地を変更しているので、必ず上記の特定
番地を読む。

以下、タスクの起動制御について説明する。

（ａ）処理装置１で実行中のタスクは、データの定義・
格納命令の実行が終了したならば、（一般にはタスクの
最後で）該データに関連する制御トークンを後読のタス
ク、又はタスク群に送る。このため制御トークン送信命
令を実行する。

制御トークン送信命令を解読した処理装置Ｉは、■バス
アービタ８０Ａに依頼してパケット生成制御回路２５Ａ
が指示受付可能状態にあることを確認した後、■アービ
タ８０Ａの指示でバススイッチ８０Ｃによりバス７４と
接続されたバス７７を用いて、命令が指示している局所
メモリ２の特定番地からファンアウトメモリ２ｏのエン
トリの番地を読み出し、レジスタ４１にセットし、制御
トークンであることを示すコードをレジスタ４２に書き
込む・ファンアウトメモリ２０のそのエントリには、実
行終了したタスクに続いて実行されるべき後続のタスク
が割りあてられている要素プロセッサの番号と、その中
の待合せ情報記憶装置３２中の、その後続のタスクに対
応するエントリの番地を保持するものである。また、上
記特定番地は、待合せ情報記憶装置ξ３２中の、実行終
了したタスクに対するエントリの第４フイールド４０に
保持されているので、処理装置１はこの第４フイールド
の内容を読むことにより、その特定番地を知ることがで
きる。■同時に、パケット生成制御回路２５Ａに書き込
みを通知する。■ファンアウトメモリ２０には、その要
素プロセッサに割り付けられたタスクに対応して少くと
も一つのエントリが設けられている。各エントリには対
応するタスクの実行終了後に実行すべきタスクが割り付
けられている要素プロセッサの番号と、その要素プロセ
ッサ内の待合せ情報記憶装置の、そのタスクに関する情
報を記憶したエントリの番地が格納されている。このよ
うな後続のタスクが複数ある場合、それぞれについての
上記情報を格納するエントリがファンアウトメモリ２ｏ
にあり、かつそれらのエントリには、他のエントリの番
地を示すポインタが格納されている。これらのポインタ
を利用して上記エントリを続けてアクセス可能にしてい
る。さて、パケット生成制御回路２５Ａは前述の書き込
み通知信号を受けて、レジスタ４１が指すファンアウト
メモリ２０のエントリをアクセスし、その制御トークン
の送信先番地（要素プロセッサ番号と待合せ情報記憶装
置の番地）を読み出してレジスタ４４Ａと出力ポートレ
ジスタ２６にセットし、そのエントリにある別のエント
リを示すポインタをレジスタ４４Ｂに格納する。また、
■書き込み通知信号に応答して、制御トークンであるこ
とを示す処理コード（ＣＴＬ）を送出し。

第１Ｏ図に示す制御トークンパケットを出力ボートレジ
スタ２６上に生成する。■パケット生成制御回路２５Ａ
はこの送信先番地の一部である要素プロセッサ番号を自
プロセッサ番号と比較器７９により比較して送信先が自
分がどうが判定し、■自分の場合は、入力ポー１−レジ
スタ２８が空き状態にあることを受信パケソ１へ処理制
御回路３ＯＡに問い合せて確認した後、出力ポー１〜レ
ジスタ２６内のパケットをバイパス２９を経由して自分
の入力ポートレジスタ２８に送る。■他プロセッサの場
合はパケット生成制御回路２５Δが相互結合ネットワー
ク７に出力ボートレジスタ２Ｇ中の制御トークンパケッ
トを送出する。この後、■レジスタ４４Ｂに置かれたポ
インタの内容が空（あらかじめ定めたビット列、例えば
０００・・・Ｏ）でなければ、そのポインタで示される
ファンアウトメモリ２０のエントリをアクセスして次の
送信先を取り出し、再び制御トークンパケットを送信す
る。

（ｂ）制御トークンパケットの受信と処理パケット処理
制御回路３０は■制御トークンパケットを受は取るとパ
ケット中の処理コード２８Ａをデコードし、■パケット
中の待合せ情報記憶装置３２の番地を用いて待合せ情報
記憶装置３２の一つのエントリをアクセスする。待合せ
情報記し・ス装置３２のエントリは第９Ｂ図に示すごと
く、５つのフィールドからなる。第１フイールド３７に
はそのエントリが示すタスクが起動されるのに必要な制
御トークンの総数が、第２フイールド３８には未到着の
制御トークン数が格納されている。制御トークンパケッ
トが到着するたびに、■受信パケット処理制御回路３０
は、該制御１−−クンパケツトで指定されたエントリ内
の第２フイールド３８の内容を減算器３３により１だけ
減する。

■その結果が０になったならばこのタスクは起動可能と
なる。テールポインタレジスタ３６の内容はこれまでに
起動可能となったタスクの最終のものに対する、待合せ
情報記憶装置３２のエン１−りの番地を示すようになっ
ている。

このエントリの第５フイールド４１にはＥＮＤと書かれ
ている。

上記エントリの第５フイールドの内容を今起動可能とな
ったタスクに対応する待合せ情報記憶装置３２中のエン
トリの番地に書き換える。ここに第５フイールド４１の
内容は起動可能タスクのエントリの行列を構成するポイ
ンタ・フィールドであり、これによりこの起動可能とな
ったタスクは待ち行列につながれたことになる。■また
。今起動可能となり新しく待ち行列につながれたタスク
に対応する待合せ情報記憶装置３２のエントリの番地を
テールポインタレジスタ３６に格納し、■該エントリの
第５フイールド４１の内容をＥＮＤにする。尚、第３フ
イールド３９はそのタスクの実行プログラムの番地を、
第４フイールド４０はそのタスクに引き渡す種々のパラ
メータ（基底番地、ファンアウトメモリ２０の一つのエ
ントリの番地等）が格納されている。局所メモリ２の領
域の番地である。なお、ヘッドポインタレジスタ３５は
起動可能タスクの待ち行列の先頭番地を格納している。

（ｃ）タスク切り替え処理 処理装置１は制御トークン送出命令の実行後にタスク切
り替え処理を実行する。

タスク切り替え処理は、タスクプログラムがバスアービ
タ８０Ａに依頼して、バス７１を解放させ、これを用い
てヘッドポインタレジスタ３５を読むことから始まる。

処理装置１はヘッドポインタレジスタ３５が指す待合せ
情報記憶装置３２のエントリ（起動可能タスク列の先頭
のタスクに対するもの）の第１フイールド４１にあう制
御トークン総数を第２フイールド３８に移す。

これにより、待合せ情報記憶装置３２中の、そのタスク
に対するエントリを初期状態にリセットしたことになる
。処理装置１は、さらに第３フイールド３９内のタスク
番地と第４フイールド４０内のパラメータ番地をレジス
タ群５４　（第２図）、内の通常な汎用レジスタに格納
し、第５フイールド４１内の待ち行列ポインタを１次に
起動可能なタスクに対応するエントリの番地としてヘッ
ドポインタレジスタ３５に格納し、その後、上記タスク
番地がセラ１〜された汎用レジスタを用いて、上記８動
可能なタスクの実行プログラムの番地に分岐し、分岐命
令を実行する。こうして、そのタスク内の命令の実行を
開始する。

次に第３の実施例について説明する。

本実施例では第１５図に示すアドレス変換装置６０Ａを
用いる。これは、第８図と比較してワード内番地レジス
タ６５が付は加わっている点が異なる。また、第１６図
に示すように、レジスタ４４Ａと出力ポートレジスタ２
６の間に番地加存器５４を設ける。この実施例ではポイ
ンタメモリ６５にはデータワードの群、たとえば２ｎ（
ｎ：整数）個のデータワード群対応に、ファンアウトメ
モリ２０のあるエン１〜りの番地が格納されている。そ
のエントリには、上記データワード群のコピーデータ群
を有する要素プロセッサ番地とそのコピーデータ群の先
頭のコピーデータに割り付けられた番地（先頭コピ一番
地）が格納されている。

すなわち、ワード（１１位に番地付けされ、２ｎのデー
タ群をひとかたまりのセグメントとしてコピーを持たせ
る。この場合、処理装置１で発生された番地の下ｎビッ
トを除いた残りのビット列をポインタメモリ６５を読む
ための番地として用いる点でのみポインタメモリ６５の
読み出し方法が第２実施例で異なる。本実施例は、その
他では第２の実施例と同じである。読み出されたポイン
タメモリ６５の内容は制御判定回路６２に送られ、空で
なければポインタレジスタ６３に送られる。また処理装
置で発生された番地の下ｎピッ１−（すなわちワード内
番地）はワード内番地レジスタ６５に。

データはデータレジスタ６４に格納される。パケット生
成制御回路２５Ａ（第７図）に起動ががけられる。その
後、アドレス変換装置１ｆｆ６０Ａは、まずポインタレ
ジスタ６３の内容をレジスタ４１（第７図）に続いてデ
ータレジスタ６４の内容をレジスタ４２（第７図）に書
き込み、さらにワード内番地レジスタ６５の内容をレジ
スタ４４Ａに書き込んだ後、パケット生成制御回路２５
Δ（第７図）に書き込みを通知する。すでに第２の実施
例で述べたようにして１回路２５Ａがファンアウトメモ
リ２０の一つのエントリからコピ一番地を読む。この番
地はコピーデータ群からなるセグメン１〜の先頭番地で
あるため、番地加算器５４によりレジスタ４４Ａの内容
と加算されて送信先番地に変換され、出力ポートレジス
タ２６に送られる点が異なる。ＲＥＡＤパケットについ
ても同様である。

このように、第２，３実施例においては、複数台の要素
プロセッサに割り付けられた多くのタスクプログラムが
、お互いの間で制御トークンを渡しあって起動をかける
ことによりプログラムが実行されていくので、完全な分
散処理が可能であり。

要素プロセッサ台数増に伴う負荷集中が原因で制御オー
バヘッドが増大することはない。また、第１から第３の
実施例ではメモリ既念を踏襲しているので、データフロ
ーマシンと異なりプログラムが配列のようなデータ構造
を自由に扱うことができる。さらに、データの格納命令
を実行するとき。

アドレス変換装置を中心とするメモリシステム側が他プ
ロセツサへの通信をタスクの処理と並行して裏側で行う
ので、通信処理のための命令実行は不要であり、送信装
置が頻繁にビジーとなる程短いピッチで続けて格納命令
を実行するような場合を除けば、通信に伴うオーバヘッ
ドは表面に現れない。このため従来のプログラムを修正
無しで走らせることが原理的には可能となる。また、第
２゜第３の実施例ではタスクの起動管理が制御Ｉ・−ク
ンの待合せにより行われるが、制御トークンをデータの
定義・参照関係に基づき流せば、データの揃ったタスク
から処理されるデータ駆動方式となる。起動されたタス
クは必要とするデータを全て待たずに、同じ要素プロセ
ッサ中の局所メモリ中に見出すことができるので、通信
処理のための命令実行が不要であることとあいまって極
限の性能を引き出すことができるという利点がある。

また、第３実施例ではセグメン１−単位にコピーの番地
を管理するので、第２実施例に比べてポインタメモリ６
５の容量はより少なくて済むという利点がある。

〔発明の効果〕

以上述べたように、本願発明によれば、要素プロセッサ
間のデータ転送に起因する不要な時間の削減を図ること
ができる。また、本願発明によればタスク起動制御の集
中を排除できる。

【図面の簡単な説明】

第１図は、本発明による並列計算機の第１の実施例を示
す図、 第２図は、第１図の装置の処理装置（１）の概略ブロッ
ク図を示す図、 第３図は、第１図の装置で用いるセグメントテーブル（
１１０）の構造を示す図、 第４図は、第１図の装置の２つの要素プロセッサにおけ
る仮想空間と物理空間へのデータの割り付は例を示す図
、 第５図は、第１図の装置における番地変換および他要素
プロセッサ内仮想番地の生成処理フローの模式図。 第６Ａ図は、第１図の′！Ａ置に用いらる占込みパケッ
トのフォーマツ１−を示す図、 第６Ｂ図は、第１図の装置に用いられる読出しパケット
のフォーマットを示す図、 第６Ｃ図は、ｉＩ図の装置に用いられる返送パケットの
フォーマットを示す図、 第７図は、本発明による並列計算機の第２の実施例を示
す図、 第８図は、第７図の装置におけるアドレス変換装置（５
）の概略ブロック図を示す図、第９Ａ図は、第７図の装
置におけるファンアウトメモリ（２０）の内容を示す図
、 第９Ｂ図は、第７図の装置に用いる待合せ情報記憶装置
（３２）の記憶内容を示す図。 第１０図は、第７図の装置に用いられる制御１・−クン
パケットのフォーマットを示す図。 第１１図は、第７図の装置における。異なる要素プロセ
ッサへのデータの割付けの例を示す図、第１２図は、装
置における、異なるプロセッサに対するデータの割り付
は例を示す図。 第１３図はＦｏｒｔ、ｒａｎプログラムの例を示す図、
第１４図は第１１図のプログラムに対するタスクフロー
グラフを示す図、 第１５図は、本発明による並列計算機の第３の実施例に
用いるアドレス変換装置（５）を示す図。 第１６図は、上記第３の実施例に用いるパケット生成に
関する回路を示す図である。 ナＺ図 升３目 才９Ａ口 千’ｌＢ図　　　　、３２ 寸ＩＯ図 ＋ｌ＋図 ゛・、−一一一一一・パ 才１３区 ＤＯ１０１コ１３ ＤＯ１０Ｊ　−１，３ Ａ（１，Ｊ）式Ｅ（１，Ｊ）ｔｃ（Ｊ）ＤＯ２０Ｊ冨１
．３ ノ＜（ＬＪ）−Ａ（１，Ｊ）す（ｌ） ２０　（：ＯＮＴｌｍＥ Ｄθ３θＩ＝１．３ ＤＯ３０Ｊ−１，３ ）〆（ＩＪ）−Ｙ（１−１，Ｊ）ｆＸ（１，Ｊ）ＪＯＣ
ＯＮＴ／ＮＬ／Ｉニ オｌｌｔ口 ｐ鉗　η 牙７６図

Claims (1)

1. 【特許請求の範囲】 １、相互に通信可能に接続された複数の要素プロセッサ
   からなる並列計算機において、各要素プロセッサは、 （ａ）データおよびその要素プロセッサに割付けられた
   タスクプログラムの命令列を保持するためのメモリと、 （ｂ）該メモリに保持された命令列を実行する命令実行
   手段であって、メモリ読出し命令又はメモリ書込み命令
   に応答して、該メモリの、該命令で指定される記憶位置
   をアクセスする手段を有するものと、 （ｃ）該命令実行手段によるメモリ書込み命令の実行に
   応答して、該命令が指定するメモリアドレスがあらかじ
   め定めたアドレスに一致するか否かを判定し、一致が検
   出されたときに、該命令により該メモリに書き込まれた
   データと同じデータと、そのデータを利用する命令を実
   行するようにあらかじめ定められている要素プロセッサ
   に送出する手段と、 を有することを特徴とする並列計算機。 ２、相互に通信可能に接続された複数の要素プロセッサ
   からなる並列計算機において、各要素プロセッサは、 （ａ）データおよびその要素プロセッサに割付けられた
   タスクプログラムの命令列を保持するための第１のメモ
   リと、 （ｂ）実行中のタスクプログラム内の命令列を順次実行
   するように、該第１のメモリに保持された命令列を実行
   する手段であって、実行中のタスクプログラムに含まれ
   る所定の命令に応答して、該タスクプログラムの実行後
   に実行が許される他のタスクプログラムが割付けられて
   いる要素プロセッサに向けて、制御トークン信号と該他
   のタスクプログラムを指定する信号を送出する手段を有
   するものと、 （ｃ）その要素プロセッサに割付けられたタスクプログ
   ラムの各々に対して、それぞれが実行される前に受信さ
   れるべき制御トークンの複数を保持する第２のメモリと
   、 （ｄ）他要素プロセッサから送出された制御トークン信
   号に応答して、その要素プロセッサに割付けられたタス
   クプログラムの内のいずれが実行可能かを、各タスクプ
   ログラムについて該第２のメモリに保持された制御トー
   クン総数と各タスクプログラムについてすでに受信され
   た制御トークンの総数から判断し、実行可能と判断され
   たタスクプログラムを該実行手段に通知する制御手段と
   、 を有することを特徴とする並列計算機。