JPH07500936A - 複数の書込キャッシュを含むメモリ装置 - Google Patents

Abstract

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Description

【発明の詳細な説明】 複数の書込キャッシュを含むメモリ装置発明の分野 この発明は一般に、デジタルデータプロセッサで用いるためのメモリ管理装置に 関し、特にキャッシュメモリ内のデータの検索および記憶を含むメモリシステム の効率を向上させるための技術に関する。

発明の背景 メモリ管理システムは、デジタルデータ処理システムにおける複数の要求者の、 メインメモリ内のデータおよびプログラムコードへのアクセスを制御する。多く のコンピュータシステムでは、データをフェッチするか記憶するかのいずれかで あるメモリアクセス要求はすべてキャッシュメモリを介して行なわれる。キャッ シュメモリとは、コンピュータシステム内で処理ユニットの一体的な構成要素と して実装されるメモリである。このキャッシュは、メインメモリよりもずっと小 さい。キャッシュの目的はメインメモリをエミュレートすることであるが、その アクセス時間はずっと速い。キャッシュはメインメモリよりも小さいので、いつ でもメインメモリの内容のサブセットしか含むことができない。メインメモリの どの部分がキャッシュに存在しているかを明らかにするために、キャッシュにお いてディレクトリが使用される。

先行技術は、キャッシュメモリシステムが中央処理二ニットにデータを与え、か つそこからデータを受取る能力を向上させる、多くの技術を含む。ポーター（Ｐ ｏ「ｔｅ「）ら−・の米国特許第４，２０８，７１６号は、複数のレベルに区分 されるキャッシュについて論じている。キャッシュの１つのレベルで書込要求が 行なわれている間に、他のキャッシュレベルからの１または２以上の読出動作が 行なわれてよいというものである。

ブレンザ（Ｂ＋ｅｎｚａ）　ヘの米国特許第４，９０５．１４１号は、区分に分 けられ、複数個のプロセッサが各々その区分のいずれにもアクセスしてよい、キ ャッシュの使用を論じている。各プロセッサはパーティションルックアサイドテ ーブル（ＰＬＡＴ）を有しており、これはアドレス変換を行なってそのプロセッ サによって最も最近に参照されたキャッシュエントリの区分および合同クラス識 別子を識別する。キャッシュはＰＬＡＴの中にあるデータに対し１クロックサイ クル当り１区分につき１つ、記憶またはフェッチの動作を行なうことができる。

ＰＬＡＴの中でリスト化されるのは、キャッシュ内のデータのサブセットのみで ある。ＰＬＡＴの中にないデータ値に対して参照が行なわれた場合、すべての区 分に対しグローバル要求が発せられる。

このグローバル要求は、１クロツクサイクルをすべてのキャッシュ区分に要求す るものである。

ジ−グラ−（ｚｉｅｇｌｅｔ　）らへの米国特許第４，７９４゜５２１号は、同 時に複数のキャッシュのアクセスを完了させるよう働きかけることができるキャ ッシュについて論じている。キャッシュは、セクションに分割される。各セクシ ョンは１クロック当り１つのアクセスを扱うことができる。アクセスがキャッシ ュミスをもたらした場合、そのキャッシュはメモリアクセスが起こっている間に 第１のアクセスをアクセス完了保留状態にし、別のキャッシュアクセスを受入れ ることができる。各セクションは、そのような保留されたアクセスを３つまで扱 うことができる。

発明の概要 以前は、キャッシュメモリシステムは１つのクロックサイクルでキャッシュへの 複数の書込およびキャッシュからの複数の読出の機能を備えてはいなかった。こ の発明は、複数のキャッシュ書込要求および少なくとも１つのキャッシュ続出を 含む複数のソースからの要求が、１つのクロックサイクルで成し遂げられるであ ろう、キャッシュメモリを備える改良されたコンピュータシステムで実施される ものである。これらの同時にサービスされ得る要求は、適切なキャッシュまたは メモリリソースに自動的に集められる。

この発明の１つの局面に従って、キャッシュは２つの論理的に区別されるページ のグループに分割される。各ページのグループは複数のキャッシュページを含む 。各ページのグループは一意的な書込アドレスおよび書込データ信号を与えられ る。各キャッシュ書込要求はデータならびにデータか記憶されるべきキャッシュ のアドレスおよびページ番号からなる。２つのキャッシュ要求がキャッシュに同 時に書込を行なおうとした場合、それらが異なったページのグループに対して行 なわれる限りは、書込動作は双方とも成功裡に行なわれる。

中央処理モジュール（ＣＰＭ）からキャッシュの続出および書込の要求を効率的 に与えるために、ＣＰＭの中にメモリユニット（Ｍ　Ｕ　）が設けられる。メモ リユニットにはデータキャッシュを管理する役割がある。

この発明の他の局面に従い、ＭＵは中央処理モジュール内の複数の要求者からの メモリアクセス要求を同時に受取る。ＭＵは２つのキャッシュメモリ書込経路と 少なくとも１つのキャッシュメモリ続出経路とを含むいくつかのリソースを割当 てる。効率のレベルを高くするために、ＭＵはその保留されている要求の各々に よってどのリソースが要求されているのかを判断し、複数の要求が同時に扱われ るようにこれらのリソースを割当てる。

図面の簡単な説明 図１は、同時に２つの書込動作を行なう機能を備えるキャッシュシステムのブロ ック図である。

図２は、図１に示されるキャッシュシステムを制御する中央処理モジュールのブ ロック図である。

図３は、図１に示されるキャッシュを制御するメモリユニットのブロック図であ る。

詳細な説明 この発明に従う例示的なメモリ管理システムをこれより説明する。

図］は、この発明に従うキャッシュメモリシステムを示す。キャッシュメモリ２ は４０９６個までのデータワードを３己憶することができるセットアソシアティ ブストアインキャッシュである。キャッシュメモリ２は４つのダイレクトマツピ ングされたキャッシュページ１．０．　１２．　１．、４゜および１６に区分さ れ、その各々は１０２４ワードの容量を有する。１０２４ワードの各キャッシュ ページ１０，１２．１４．　および１６に対して、対応するアドレスアレイ４が あり、このアドレスアレイ４はアドレス変換を行なって特定のデータ値がキャッ シュの中に局所的に記憶されているかどうかを判断する。

ダイレクトマツピングされたキャッシュとは、どの特定の絶対アドレスと関連の データもキャッシュ内の固定された場所にしか記憶され得ないというものである 。データ値の絶対アドレスにおける下位１０ビツトが、データ値が記憶されるキ ャッシュページ内の場所を決定するのに用いられる。絶対アドレスの３番目から １０番目までのビットがデータ値のための合同クラスを規定する。

合同クラスは、連続的なアドレス値を有する４つのワードをアドレス指定し、こ れらのワードは参照の空間的局所性を利用するためにメインメモリからキャッシ ュヘフエッチされる。参照の空間的局所性とは、プログラムにおいて見られる傾 向であって、互いに近いアドレス値を有するメモリからフェッチされるデータを 参照するというものである。１つのメモリワードの要求に応答するワードのグル ープは、しばしば１行のメモリワードと呼ばれる。ワード番号として規定される 、１０ビツトのアドレス値のうち下位２ピツトは、合同クラスアドレスによって 示されるワードの行内にある特定のデータワードの位置を規定する。

各アドレスアレイ４は２５６個のエントリを含み、その各々はキャッシュにおけ る別個の４ワードの行を指し、この４ワ一ド行は各合同クラスについて１行であ る。データ値かキャッシュ内で局所的に記憶されているかどうかを判断するため に、データ値の合同クラスに対応するアドレスアレイ４のエントリがアクセスさ れる。アドレスアレイエントリは、キャッシュのその部分に記憶されるデータ値 の絶対アドレスにおける上位１９ビツト（ページ選択フィールドまたはＰＳＦと 呼ばれる）を保持する。４つのアドレスアレイの１つからの選択されたエントリ におけるページ選択フィールドが、要求されるデータのアドレスにおける上位１ ９ビツトと一致するならば、要求されるデータ値はキャッシュメモリ２の中に存 在するだろう。アドレスアレイエントリはまた、フラグをも含み、これらのフラ グはデータキャッシュエントリが有効であるか、およびそれ力（メインメモリ　 （図示せず）からキヤ・ソシュ２に最初１こもたらされて以来変更されているか どうかを示す。所望の合同クラスおよびページ選択フィールドについて、有効な エントリがアドレスアレイ４の中に存在するならば、一致するＰＳＦエントリを 含むアドレスアレイ４に対応するキャッシュページ１０．　１．２．　１．４． または１６は所望のデータ値を含む。

データ値がキャッシュ２の中に記憶される場合、データ値の絶対アドレスにおけ る合同クラスおよびワード番号が、キャッシュページ１０，１２．１４．　およ び１６の１つの中にある、データ値が記憶されるべき場所を決定する。この記憶 動作は、典型的にはキャッシュ２のページの１つにおけるデータの置換えを必要 とする。４つのページ１０゜１２．１４．または１６のうちどれを用いるかを選 択するには、最も古く使用された（ＬＲＵ）アルゴリズムが使用される。ＬＲＵ アルゴリズムは参照の一時的局所性を利用する。これは認識されているプログラ ムの傾向であって、比較的短い時間の間隔ては同じデータ値を参照するというも のである。

ページ１０．　１２．　１４．　または１６の中の、最も古くアクセスされたデ ータ値の行は、要求されるデータ値を含む４ワードの行によって置換えられるべ く選択される。４つのページ１０．１２，１４．　および１６を設けることで、 キャッシュ２は、任意のデータワードを追出す必要が生じる前に、その絶対アド レスが同しキャッシュアドレスにマツピングされるデータを４つまで記憶するこ とができるようになる。これにより、データに対する満たされた要求と要求の総 数との比であるキャツシュヒツトのパーセンテージが高められる。

この発明では、キャッシュページ１０，１２，１４．１６は２つのグループ２０ および２２に分けられ、グループ２０が１０および１２、グループ２２が１４お よび１６の、２つのページからなる。２つの書込アドレスレジスタ２４および２ ６．２つの書込データレジスタ３０および３２、ならびに４つの書込イネーブル レジスタ４０．　４２．　４４および４６がある。書込イネーブルレジスタ４０ ，４２゜４４、または４６のそれぞれがセットされると、データ値がページ１０ ．　１２．　１４．　または１６に書込まれる。システムがページ１０またはペ ージ１２のいずれかに書込を行なう場合は、書込データレジスタ３０に与えられ たデータがキャッシュの書込アドレスレジスタ２４に与えられたアドレスに書込 まれる。同様に、システムがページ１４またはページ１６のいずれかに書込みを 行なう場合は、書込データレジスタ３２に与えられたデータがキャッシュの書込 アドレスレジスタ２６に与えられたアドレスに書込まれる。

キャッシュにデータを書込む要求が同時に２つ起こった場合、その２つの要求が 異なったページのグループ２０および２２に書込を行なうものである限りは、双 方の要求を１つのクロック周期でサービスすることによって性能は向上する。同 時に同じキャッシュページのグループに対する書込の要求が２つ起こった場合、 要求の一方が待合せされ、双方の要求をサービスするには２つのクロックサイク ルが必要となる。

当業者には、より多数の書込アドレスレジスタ２４および２６、ならびに書込デ ータレジスタ３０および３２を設けることができるということが理解されるであ ろう。特定的には、キャッシュメモリ内のページの数を増やすことができ、書込 アドレスレジスタと書込データレジスタとはそのキャッシュページの数に等しく なるように設定できる。

この代替的な実施例では、データ値がそれぞれ異なったページに書込まれるもの である限りは、キャッシュ書込動作を同時に行なうことが可能である。例示的実 施例では同じページのグループにあるであろうページへの同時の書込要求のため 、この変形は例示的システムよりもキャッシュの性能を向上させることができる 。しかしながら、同じページに対する同時の書込要求を検出しかつ解決するには 、例示的なページのグループが用いられる場合よりも複雑な論理が必要であるか もしれない。

本発明のこの実施例では、キャッシュメモリ２を含むメモリユニットの入力優先 論理から、キャッシュの区分のすべてに１つの続出アドレス値が与えられる。目 標データ値はその後様々な区分によって与えられる値の中から選択される。メモ リユニットと入力優先論理とを、図３を参照してこれより説明する。読出動作と ２つの書込動作とは双方とも、システムクロック信号の１つの周期において行な われてよい。この発明の例示的実施例では、読出動作はクロックサイクルにおい て、並行して行なわれる書込動作よりも後の時間に行なわれる。

例示的キャッシュメモリシステムは複数の読出動作を同時に行なうことができる ように拡張され得るということが意図されている。この拡張は、キャッシュメモ リを著しく変化させなくても行なうことができる。企図される１つの実現例では 、メモリユニットの入力優先論理が変形されて区分のグループの各々または個々 の区分の各々に別個の続出アドレス値が与えられるであろう。

キャッシュメモリシステム２は、命令実行ユニツトとメインメモリとを含むデー タ処理システムの一部である。このキャッシュメモリアーキテクチャによって得 られる利点を適切に説明するには、それを意図される環境の中に置くことが有効 である。

図２は、ユニンス（υｎ１Ｓｖ＋）　Ａ　１９処理システムなどのシステムにお いて用いられる中央処理モジュール（ＣＰ：Ｖ／Ｉ）５０のブロック図を示すっ ＣＰＭ５０は４つの主要なサブシステム、すなわちキャッシュメモリ２を含むメ モリユニット（ＭＵ）５２、実行ユニット（ＥＵ）５４、参照ユニツト（ＲＵ） ５６、およびニードユニット（ＣＵ）５８を含む。ＣＰＭ５０には、クロック信 号発生器５１も含まれており、これはユニット５２，５４．５６および５８の各 々に周期的クロック信号ＣＫを与える。

ＭＵ５２は、ＣＰＭ５０のサブシステムのすべてとメインメモリ６０との間の接 続である。ＭＵ５２には、すべてのメモリトラフィックを管理し、かつ参照ユニ ット５６によって要求されるすべてのデータのフェッチおよび記憶動作を行なう 役割がある。Ｍ　Ｕ　５２は、キャッシュメモリシステム２と、以下で説明する 他のリソースとを管理する。

これらは実効的なメモリアクセス時間を低減するために記憶されたデータ値にア クセスするのに利用可能である。

参照ユニット５６はＭＵ５２にジョブを与え、このジョブは、データをフェッチ せよというＭＵに対する要求である。加えて、ＥＵ５６は記憶要求のためのアド レス値を与え、この記憶要求は記憶されるべきデータ値がＥＵ５４によって与え られる際に処理される。キャッシュ２はストアインキャッシュメモリなので、Ｍ Ｕ５２はアドレス値がＥＵ５６によって与えられるとすぐに、重ね書きされるべ きデータ値をメインメモリからフェッチする。したがって、ＥＵ５４がデータ値 を与える場合、それはキャッシュメモリ２の中に局所的に記憶され、追出す必要 か生じた場合のみメインメモリ６０に戻される。

一般に、データ値は分散型データバッファ（ＤＤＢ）９２を介してＭＵ５２へ、 またはＭＵ５２から転送される。

データは、ＭＵ５２、ＥＵ５４およびＥＵ５６によってＤＤＢ９２へ書込まれ、 またはそこから読出されてよい。このバッファは汎用レジスタファイルであって 、ＥＵ５４、ＲＵ５２、およびＭＵ５２の中で複写される。例示的実施例では、 ＲＵ５２はＤＤＢを用いてデータ値をキャッシュメモリ２を介してメインメモリ ６０へ、またはメインメモリ６０から転送するよう、ＭＵ５２に命令する。

コードユニット５８はＭ　Ｕ　５２にジョブを与え、このジョブはメインメモリ ６０からコードをフェッチする要求である。以下に述べるように、これらの要求 はデータ要求よりも低い優先順位でＭＵ５２によって扱われる。

実行ユニット５４はＣＬ；５８によって与えられた命令を評価するが、これはＲ Ｕ５２によって与えられたフェッチ要求に応答し、ＭＵ５４によって与えられた データ値を用いて行なわれる。命令を評価することによって生成されるデータは 、ＤＤＢ９２を介してＭＵ５４に与えられ、キャッシュメモリ２の中に記憶され る。

図３は、メモリユニット５２のブロック図である。ＭＵ５２は、アドレスアレイ ４、ＤＤＢ９２、データキャッシュページ１．０．　１．２．　１４．および１ ６、ならびにメインメモリ６０の間てデータ転送を行なうのに用いられる、６個 のリソースを含む。これらのリソースは、アドレスアレイ経路（Ａ経路）８０、 ＤＤＢ経路（Ｂ経路）８２、キャッシュ続出経路（Ｃ経路）８４．２つのキャッ シュ書込経路８６および８８（ＷＯおよびＷｌ）、ならびにＭＡＵ要求経路（Ｍ 経路）９０である。入力優先論理（ＩＰＬ）７６かキャッシュおよびメインメモ リのアクセスを要求するいくつかの機能（または要求者）からの入力信号を受入 れる。これらの要求者の各々はＭＵ５２のリソースの異なった組合わせを用いる 。

ＩＰＬ７６はＭＵ５２のための制御要素を発行するメインジョブとして働く。Ｍ Ｕ５２のリソースのすべてを個々に要求する要求者はない。したがって、Ｉ　Ｐ Ｌ７６はリソースのうちできる限り多くを割当てて、システムクロック信号ＣＫ の１つの周期の間に複数の要求者をサービスする。

リソースの衝突のために、ＩＰＬ７６が１つのクロック周期の中ですへての要求 者をサービスすることができない場合には、未処理のジョブはそれらに付随する データとともにＩＰＬの中のキューに保持される。ｉ　ＰＬ７６はこれらのジョ ブが完了されるまで、後に続くクロックサイクルの間にこれらのジョブを再発行 しようとする。

Ｉ　ＰＬ７６は５つの異なった要求者からリソースを要求する入力信号を受取る 。ジョブとしても知られているこれらの要求は、Ｉ　Ｐ　Ｌによって優先順位を 付けられる。要求者は（優先順に）メモリアクセスユニット（ＭＡＵ）７０、記 憶アドレスリスト（ＳＡＬ）７２、復帰および置換えキュー（ＲＲＱ）／延期参 照キュー（ＤＲＱ）７４、および参照ユニット（ＲＵ）５６である。ＳＡＩ、７ ２およびＲＲＱ／ＤＲＱ７４は、ＭＵ５２内の機能である。残りの入力信号はＭ Ｕの外部の機能からＩ　ＰＬ７６によって受取られる。

優先順位は、キャッシュ２の動作における一貢性を確実にするよう設計される。

ストアインキャッシュが用いられているので、データをメインメモリ６０からキ ャッシュ２に移動させるＭＡＵ７０からのジョブは、データをキャッシュ２の中 に記憶する５ＡＬ７２のジョブより前に起こらなければならない。

たとえば、記憶動作は以下のように起こるだろう。ＣＵ３８は記憶命令を受ける とその命令をＲＵ５６に送り、このＲＵ５６は命令内のデータアドレスをメモリ アドレスに変換する。ＲＵ５６は次にＭＵ５２のメモリ読出動作を要求してデー タをキャッシュ２の中に局所化し、かつ同時に、記憶動作のためのエントリをＭ Ｕ５２の５ＡＬ７２に入れる。目標メモリアドレスかキャッシュメモリ内で局所 化され、そのアドレスに記憶されるべきデータ値かＤＤＢレンスタの中で有効な エントリとしてマークされると、５ＡＬ７２の中のエントリは指定されたＤＤＢ レジスタの中のデータ値をキャッシュメモリ２の中に記憶する要求として活性化 する。

上述のように、参照ユニットはコードユニットによって与えられた各命令を処理 して複数のメモリアクセス要求を発するかもしれない。いくつかの命令から発せ られたメモリアクセス要求は、任意のある時間においてＩＰＬ７６の中で保留さ れていてもよい。ＭＵ５２が同時に扱うことができるどの保留されているメモリ アクセス要求も、ＩＰＬ７６によって同時に発行される。

ＤＤＢレジスタの値が有効になったときに、間に入る追出し動作のせいて目標メ モリアドレスがキャッシュ内で局所化されていなければ、ＭＵはメインメモリ６ ０からデータを読出す要求を発行し、書込要求を不活性エントリとして５ＡＬ７ ２の中に保持する。ＩＰＬ７６は常に最も古い活性ＳＡＬエントリを処理する。

ＲＲＱ　７４　ａおよびＤＲＱ７４ｂは、１つの入力ポートを共有してＩＰＬ７ ６に信号を与える。ＲＲＱ／ＤＲＱ７４の中には、ＲＲＱのジョブが常にＤＲＱ のジョブより優先されるということを確実にするための論理が存在する。

ジョブは、データがキャッシュに記憶される前にそれをフェッチするという試み がなされた場合に、参照延期キュー７４ｂの中に置かれる。ジョブは、データが メインメモリ６０へ書込まれなければならない、またはそこからフェッチされな ければならないが、リソースが利用可能でないという場合に、復帰および置換キ ュー７４ａの中に置かれる。

ＲＲＱ７４ａのジョブとＤＲＱ７４ｂのジョブとによってメインメモリ６０内の 同しデータ値が要求されるということか起こった場合には、ＲＲＱ７４ａのジョ ブ（たとえばメインメモリ６０からキャッシュ２への転送）が満たされるまて、 ＤＲＱ７４ｂのジョブ（たとえばキャッシュ２からＤＤＢ９２への転送）を遅延 させ続けることが必要である。

ＲＲＱ／ＤＲＱ７４のジョブは、ＲＵ５６がらの現在のジョブより前に処理され る。これにより、ＲＲＱ／Ｄ　ＲＱのジョブはより以前に発行されており、その 後キュー・の中に置かれることによって遅延されているので、順序付けは確実に 正確になる。

各クロックサイクルについて、Ｉ　ＰＬ７６はまずＭＡＴＪ７０のジョブをサー ビスしようとする。残ったリソースを用いて、ＩＰＬ７６は次に５ＡＬＴ２のジ ョブをサービスしようとする。また割当てられていないリソースがあった場合、 ＩＰＬはＲＲＱ／ＤＲＱ７４をサービスしようとし、リソースがまた制用可能で あったならば、ＲＵ５６がらのジョブをサービスしようとする。ＩＰＬによって サービスされたジョブに加えて、コードユニット５８からの入力信号がＭＡＵ７ ０に与えられて、メインメモリ６ｏがらＭΔＵアクセス経路９０を介してコード がフェッチされる。ＣＵ３８からの要求は常に優先順位が最も低いので、Ｍ　Ａ 　Ｕアクセス経路９０を必要とする他の要求者（ＩＰＬ７６を介して制置される ）からのジョブがすべて完了してしまうまでサービスされない。ＣＵ３８からの 要求が最後に処理されるのは、それがＣＰｔＪにさらなる命令をもたらし、その ためさらに多くのメモリ要求か発せられる可能性が高いからである。

上述のように、ＭＵ５２はいくっがの保留されている要求にその利用可能なリソ ースを割当てることによって、それらの要求を同時に処理しようとする。表Ｊは 要求者の各々によって与えられるジョブを完了させるのに要求されるであろうリ ソースを示す。利用可能なリソースは、アドレスアレイ探索および更新経路（Ａ ）、分散型データバッファ（ＤＤＢ）書込経路（Ｂ）、データキャッシュ続出経 路（Ｃ）　、ＭＡＵ要求経路（Ｍ）、ならびにデータキャッシュ書込経路（Ｗ） を含む。表１では、ｒＵｎｄｅｆＪという語句は、クラス値が要求者に対して規 定されていないということを意味している。

表１ 要求者経路の要件 久之不　旦　上　ス　旦 ＭＡ［Ｉ　Ａ　Ｗ　Ｗ、８　Ａ、Ｂ ＳＡＬ　Ａ　Ｍ　Ｗ Ｕｎｄｅｌ。

ＲＲＱ／ＤＲＱ　Ａ、Ｂ、Ｃｔｆｄｅｌ、　Ｍ　Ｍ、ＣＲ［＾、Ｂ、ＣＢ　Ａ、 Ｂ　Ｕｎｄｅｉ注 ＣＵの要求はＩＰＬには与えられず、ＭＡＵに直接与えられる。ＣＵ要求は、メ インメモリにアクセスするためにＭ経路を使用しているＩＰＬ要求者が全くない 場合にのみ、サービスされる。

１つの要求は、要求有効ビット、２ビツト要求クラスコード、および要求される トランザクションを完了させるのに必要なすべてのデータからなる。ＩＰＬ７６ がある１つの要求者のジョブにリソースを割当てると、ＩＰＬは要求内の有効ビ ット、クラスコード、およびデータを割当てられたリソースへ与える。表に示さ れるように、１つの要求者は各々が異なったリソースの要求を伴う４つの異なっ たクラスの要求を発行してよい。１つのＣＰＵクロックサイクルで複数の要求者 によって提出される要求のクラスコードに対する制約条件は全くないが、保留さ れているジョブの間で１つでもリソース要求の衝突があれば、これらのジョブの うちの１または２以上のジョブにＩＰＬを介して遅延が生しる。

システムの動作の一例を以下に述べる。クロックサイクルの初めて、ＩＰＬ７６ はＭＡＵ７０からのクラス１ジヨブをサービスするが、このときには第１のデー タキャッシュ書込経路ＷＯ８６の使用のみが要求されている。ＩＰＬ７６はクラ ス２ＳＡＬＴ２ジヨブをサービスするのに利用可能なリソースを有しているが、 このジョブは第２のデータキャッシュ書込経路Ｗ］、８８のみを用いるものであ る。これらの２つのジョブかあってさえも、ＲＲＱ７４ａからのクラス２ジヨブ をサービスするのに利用可能なリソースかまた残っている。このジョブはＭＡＵ 要求経路９０のみを使用するものである。最後に、ＲＵからの次の保留されてい るジョブがＤＤＢ書込経路８２を要求するクラス１ジヨブである場合、４つの要 求はすべて単一のクロックサイクルの中でサービスすることができる。

上述の例はこの発明の２つの特徴を示す。第１に、開示される実施例ではそれぞ れ異なったページのグループに入っていることが要求されているとはいえ、この システムは２つの別個のキャッシュ書込ジョブ、すなわちＭＡＵ７０からのひと つと５ＡＬＴ２からのひとつとを、単一のクロックサイクルにおいてサービスす ることができる。ＩＰＵ７６は図１に示され前に論じられたように、図示されて いるデュアル書込キャッシュ機能を使用する。第２に、システムは１つのクロッ クサイクルで異なったジョブを４つまでサービスすることができる。表１に示さ れるように、ジョブのいくつかの組合わせの結果、１つのクロックサイクルにお いてジョブが４つ同時に実行され得る。これらの組合わせは２つの書込と２つの 続出を含んでいてもよいし、１つの書込と３つの続出（そのうち１つはキャッシ ュ２とは対照的にメインメモリ６０からの読出である）を含んでいてもよい。

この発明のさらなる特徴は、キャッシュ充填動作である。

この動作により、リソースの利用についてさらなる改善が可能となる。表１に示 されるように、ＲＵ５６は通常ＤＤＢ１１込経路８２を要求し、かつ加えてＡ経 路８０およびＣ経路８４が要求されてもよい。あるクロックサイクルの間に、よ り優先順位の高い要求者がＢ経路８２またはＣ経路８４を使用しているためにＲ Ｕ５６からの要求が処理できず、しかしＡ経路８０がまだ利用可能であった場合 には、キャッシュ充填ジョブが行なわれる。

このジョブのために、ＲＵ５６要求はアドレスアレイ探索を行なってその要求の ためのキャッシュの局所性を決定することができる。キャッシュ充填ジョブでキ ャツシュヒツトが起こったならば、処置は全くなされず、ＲＵ要求は後に続くク ロックサイクルの間にＩＰＬから再発行される。

しかしながら、キャッシュミスが起こった場合、メインメモリ６０からキャッシ ュ２へのデータの転送を要求する要求はＭＵ　ＭＡＵ要求キュー（ＭＵＱ）９６ に発行され、このキュー９６は、その要求をＭＵジョブとして記憶する。

キャッシュ充填ジョブにより、Ｂ経路８２および／またはＣ経路８４が利用可能 になるのをＲＵ５６ジヨブが待つ必要があるときに可能である場合よりも少なく とも１クロ・ツクサイクル分早く、メインメモリ６０からのデータに対する要求 を発行することができるようになる。

以下の擬似コードプログラムセグメントは、ＩＰＬ７６によって用いられるジョ ブ割当てアルゴリズムを示す。

ＭＡＵ要求が有効である場合 ＭＡＵ要求を発行 利用可能なリソースのリストからＭＡＵリソースを除く 新しいＭＡＵ要求を受入れる 上記以外の場合 新しいＭＡＵ要求を受入れる ＳＡＬ要求が有効である場合 ＳＡＬに要求されるリソースがすべて利用可能であれば ＳＡＬ要求を発行 利用可能なリソースリストからＳＡＬリソースを除く 新しいＳＡＬ要求を受入れる それ以外であれば ＳＡＬ要求を保持する 上記以外の場合 新しいＳＡＬ要求を受入れる ＲＲＱ／′ＤＲＱ要求が有効である場合ＲＲＱ／ＤＲＱに要求されるリソースが すべて利用可能であれば ＲＲＱ／Ｄ　ＲＱ要求を発行 利用可能リストからＲＲＱ／ＤＲＱリソースを除く新しいＲＲＱ／ＤＲＱ要求を 受入れる それ以外であれば ＲＲＱ／ＤＲＱ要求を保持する 上記以外の場合 新しいＲＲＱ／ＤＲＱ要求を受入れる ＲＵ要求が有効である場合 ＲＵが要求するリソースがすべて利用可能であればＲＵ要求を発行 利用可能なリソースリストからＲＵリソースを除く新しいＲＵ要求を受入れる それ以外であれば ＲＵ要求がＡ経路を必要とし、かつＡ経路が利用可能であれば キャッシュ充填動作を試みる それ以外であれば ＲＵ要求を保持する 上記以外の場合 新しいＲＵ要求を受入れる このプログラムセグメントは入力優先論理（ＩＰＬ）７６の動作を表わす。明確 にするために、プロセス（よプログラムの形式で提示されているが、この発明の 例示的実施例１ではしかしながら、アルゴリズムは論理回路を用０る有限状態マ シーンとして実現される。論理回路設計技術（こおける通常の手法により、プロ グラムセグメントおよび明細書中で提示されたＩＰＬ７６回路の説明から、ＩＰ Ｌ７６のための適切な回路を容易に実現すること力（できるだろう。

ＩＰＬ７６はシステムクロ・ツク信号における１サイクルの間に実行されるべき ジョブを受け入れ、次のクロ・ツクサイクルの間にそのジョブを選択かつ発行す る。上言己のプログラムセグメントからは、ＭＡＵ７０がらのジョブは常に実行 されるということがわかる。５ＡＬ７２、ＲＲＱ／ＤＲＱ７４、およびＲＵ５６ から生じるジョブは、定められた優先順位でのみ、かつより優先順位の高いジョ ブとの衝突がない場合のみ、実行される。必要なリソースが利用可能でないため に完了させることのできないジョブはＩＰＬ７６の中に保持され、このＩＰＬは 次に続くクロックサイクルの間にそれらを処理しようとする。

当業者には、ここで説明された実施例に対し多くの変形が企図されているという こさが理解されるであろう。これらの変形は、キャッシュのサイズが異なるもの 、キャッシュページの数が異なるもの、ページのグループのサイズが異なるもの 、ページのグループの数が異なるもの、ならびに要求者の数が異なるものや利用 可能なリソースの数が異なるものを含む。この発明は例示的実施例に関して説明 されてきたが、上で略述したように後に記載する請求の範囲およびその精神の中 で変形されて実施されてもよいということが企図されている。

ＦＩＧ　、　２ 国際調査報告 フロントページの続き （７２）発明者　ナデオ、スタンレー・ビイアメリカ合衆国、１９０８７　ペン シルバニア州、ウニ・ｒン、キャムストン・コート、（７２）発明者　スネル、 チャールズ・ケイアメリカ合衆国、２１７０１　メリーランド州、フレデリック 、ティール・ループ、６６０５

Claims (9)

【特許請求の範囲】
1. １．複数個の区分に分割されるキャッシュメモリ内のデータ値へのアクセスを管 理するための装置であって、データ値の各々はそれぞれアドレス値を存し、前記 装置は、各キャッシュメモリの区分に個別にアクセスしてキャッシュ書込動作を 行なうための手段と、 アクセスされるべき各データ値を、データ値のアドレス値に基づいて複数個のキ ャッシュメモリ区分のそれぞれにマッピングするための手段と、 前記アクセス手段に結合され、同時にａ）記憶されたデータ値が前記キャッシュ メモリにおいてそれぞれ異なった区分のマッピングを有するように、前記キャッ シュメモリ区分の選択されたものに前記データ値の値を記憶し、かつｂ）選択さ れたキャッシュメモリ区分の１つから前記データ値の少なくとも１つをフェッチ するための手段とを含む、装置。
2. ２．システムは、周期的なクロック信号を発生するための手段と、このクロック 信号の１周期の間に、各キャッシュメモリ区分にデータを書込み、かつ少なくと も１つのキャッシュメモリ区分からデータを読出すための手段とをさらに含む、 請求項１に記載の装置。
3. ３．複数個の区分に分割されるキャッシュメモリ内のデータ値へのアクセスを管 理するための装置であって、各データ値は対応するアドレス値を有し、前記装置 は前記複数個のキャッシュメモリ区分の区分を複数個のキャッシュメモリ区分の グループに対応付ける手段を含み、各区分のグループは少なくとも２つのキャッ シュメモリ区分を含み、さらに 前記データ値の第１および第２のもののそれぞれのアドレス値に応答して、第１ および第２のデータ値が記憶されるべき第１および第２のキャッシュメモリ区分 のグループのそれぞれを選択するための手段と、 第１および第２のデータ値のそれぞれにおける第１および第２のアドレス値を、 第１および第２の選択されたキャッシュメモリ区分のグループのそれぞれの第１ および第２のキャッシュメモリアドレス値に変換するステップと、前記第１およ び第２のキャッシュメモリアドレス値と前記第１および第２のデータ値とを第１ および第２のキャッシュメモリ区分のグループのそれぞれにおけるキャッシュメ モリ区分の各々に与えるための手段と、選択された第１および第２のキャッシュ メモリ区分における第１および第２のキャッシュメモリアドレス値のそれぞれを 用いて前記第１および第２のデータ値を記憶することを可能にするための手段と 、 第１および第２のデータ値を第１および第２の選択されたキャッシュメモリ区分 のそれぞれの中に同時に記憶するための手段とを含む、装置。
4. ４．周期的なクロック信号を与えるための手段と、クロック信号の１周期の間に データを各キャッシュメモリ区分のグループに書込みかつデータを各キャッシュ メモリ区分のグループから読出すための手段をさらに含む、請求項３に記載の装 置。
5. ５．命令処理ユニットと、複数個のレジスタと、複数個の区分に分割されるキャ ッシュメモリと、メインメモリとを含むコンピュータシステムにおいてデータヘ のアクセスを制御するメモリ管理システムであって、命令処理ユニット、メイン メモリ、およびメモリ管理システムによって与えられるメモリアクセス要求を記 憶するための複数個の待合せ手段と、 命令処理ユニット、複数個のレジスタ、キャッシュメモリ、およびメインメモリ の間でデータ値を転送するための複数個のメモリユニットリソース手段と、複数 個の待合せ手段に結合され、ａ）メモリアクセス要求を受取り、ｂ）複数個のメ モリユニットリソース手段のうちどれが要求の各々を満たすのに必要とされるか を判断し、ｃ）１または２以上のメモリユニットリソース手段を同時に処理され 得る要求の選択されたものに対して割当てるための論理手段と、 選択された要求を同時に処理するための手段とを含む、メモリ管理システム。
6. ６．キャッシュメモリは複数個の区分を含み、メモリ管理システムは前記キャッ シュメモリ区分の各々を個別のリソースとして割当てるための手段と、データ値 それぞれを前記キャッシュメモリ区分の各々に同時に記憶するための手段とをさ らに含む、請求項５に記載のメモリ管理システム。
7. ７．同時にａ）前記キャッシュメモリ区分の各々にデータを記憶し、ｂ）前記キ ャッシュメモリ区分の少なくとも１つからデータを読出すための手段をさらに含 む、請求項５に記載のメモリ管理システム。
8. ８．待合せ手段は、 保留されている、中央処理ユニットからのデータをキャッシュメモリ内に記憶す る要求のすべてについての順序付けられたリストを維持するための記憶アドレス リスト手段と、 保留されている、キャッシュメモリ内のデータを参照する要求のすべてについて の順序付けられたリストを維持するための参照延期キュー手段と、 メインメモリからキャッシュメモリヘ、キャッシュメモリからメインメモリヘと データを転送する要求についての順序付けられたリストを維持するための復帰お よび置換キュー手段とを含む、請求項５に記載のメモリ管理システム。
9. ９．命令処理ユニットは、処理された命令の各々から複数のメモリアクセス要求 を発するための手段を含み、論理手段は、それぞれ異なった命令から発せられる メモリアクセス要求を同時に処理するための手段を含む、請求項５に記載のメモ リ管理システム。