CN1185033A - 导电插塞的制造方法 - Google Patents
导电插塞的制造方法 Download PDFInfo
- Publication number
- CN1185033A CN1185033A CN96121898A CN96121898A CN1185033A CN 1185033 A CN1185033 A CN 1185033A CN 96121898 A CN96121898 A CN 96121898A CN 96121898 A CN96121898 A CN 96121898A CN 1185033 A CN1185033 A CN 1185033A
- Authority
- CN
- China
- Prior art keywords
- manufacture method
- conducting material
- electric conducting
- impervious layer
- diffusion impervious
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种导电插塞(plug)的制造方法,用以避免孔洞(voids)的产生,包括下列步骤:在一半导体基底上形成一具有导电区的器件;在该半导体基底上形成一绝缘层,蚀刻该绝缘层,用以形成一接触口,其露出该器件的导电区;在该接触窗口的侧表面形成一扩散阻挡层;在一反应室中,以氢气等离子处理该扩散阻挡层;以及在该接触口填入一导电材料,以形成一导电插塞。
Description
本发明涉及一种集成电路器件的制作工艺方法，特别是涉及一种集成电路导电插塞(plug)的制造方法，用以避免孔洞(voids)的产生。
当集成电路的集成度增加，使得晶片的表面无法提供足够的面积来制作所需的内连线(interconnects)时，为了配合MOS晶体管缩小后所增加的内连线需求，两层以上金属层设计，便逐渐成为许多集成电路所必需采用的方式。特别是一些功能较复杂的产品，如微处理器(Microprocessor)，甚至需要更多层的金属层，才能完成微处理器内各个元件间的连接，而不同金属层之间可以用导电插塞来连接。
通常，导电插塞的制作，是蚀刻一绝缘层以形成一接触口(contact hole)，将导电材料填入此接触口，而常用的导电材料例如是钨，由于导电材料与绝缘层的粘着能力(adhesion)不好，故必须在导电材料与绝缘层之间形成一层同时具有粘合(glue)与阻挡(barrier)作用的物质，常用的粘合/阻挡物质有以物理气相沉积法(PVD)或是化学气相沉积法(CVD)所形成的钛(Ti)/氮化钛(TiNx)或钨化钛(TiW)等。
为了更清楚了解集成电路导电插塞的制作工艺，下面列举一个例子，以说明现有技术的制造方容易产生孔洞的原因。
请参照图1，其示出一种现有技术的集成电路导电插塞的制造方法所形成的剖面构造图。其制造方法包括：利用传统的工艺在硅基底10上形成一包括栅极及源/漏极的晶体管等器件。接着，在硅基底上形成一绝缘层12，例如硼磷硅玻璃(BPSG)或氧化层(oxide)。然后，蚀刻去除一部分绝缘层12，用以形成一接触窗口13，其露出导电材料区10a，例如用各向异性蚀刻法来形成上述接触口13。其次，在接触口13的底部及侧壁上形成一扩散阻挡层14，其还延伸至绝缘层12上方，例如利用物理气相沉积法形成一层钛，再形成一层氮化钛所构成的复合层，其除了防止扩散外，还有增加粘着性的功用。接着，形成一导电材料16，其填入接触口13，例如利用物理气相沉积法或化学气相沉积法形成一钨、铜、或铝，由于阶梯覆盖能力(step coverage)不佳，而造成孔洞18的产生。
上述集成电路导电插塞的制作工艺，在绝缘层内的接触口填入导电材料之前，先沉积一扩散阻挡层，以作为阻挡/粘着层，此时接触口变窄，加上扩散阻挡层表面平坦、沉积位置(sites)较少，使得沉积导电材料时产生孔洞的问题，其不仅造成阻值提高，甚至当孔洞过大时发生断路的情况，严重影响器件的性能。
因此，本发明的主要目的，是提供一种集成电路导电插塞的制造方法，其在沉积导电层之前，先利用等离子(plasma)处理扩散阻挡层，以避免后续导电材料填入产生孔洞的问题。
为达到上述目的，本发明提供一种导电插塞的制造方法，包括下列步骤：在一半导体基底上形成一具有导电区的器件；在该半导体基底上形成一绝缘层，蚀刻该绝缘层，用以形成一接触口，其露出该器件的导电区；在该接触口的表面形成一扩散阻挡层；在一反应室之中，以氢气等离子处理该扩散阻挡层；以及在该接触口填入一导电材料，以形成一导电插塞。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一个优选实施例，并配合附图作详细说明。附图中：
图1示出现有技术的一种集成电路导电插塞的制造方法所形成的剖面构造图；以及
图2示出根据本发明的一个优选实施例的制造方法所形成的剖面构造图。
请参阅图2，其示出根据本发明的一个优选实施例的制造方法所形成的剖面图。
首先，利用传统的制作工艺在半导体基底20，例如是硅基底上形成一包括栅极及源/漏极的晶体管。接着，在半导体基底20上形成一绝缘层22，例如沉积一层硼磷硅玻璃。然后，蚀刻绝缘层22，以形成一接触口23，其露出一导电材料区20a，例如源/漏极区、栅极区、或金属材料区，而去除绝缘层22的方法，例如利用光刻工艺(photolithography)与各向异性蚀刻法形成。接着，在接触口23的底部及侧壁上形成一扩散阻挡层24，其延伸至绝缘层22之上。例如利用物理气相沉积法形成一层钛(Ti)，再形成氮化钛(TiNx)所构成的复合层。其次，在一反应室中，以一氢气等离子处理扩散阻挡层24，其操作条件如下：等离子体功率小于3000瓦；通入反应室的氢气流量小于3000sccm；反应温度小于1000℃；而反应时间则界于10秒与10分钟之间。接着，形成一导电材料26，以填入接触口23，例如利用物理气相沉积法或化学气相沉积法形成钨、铜、或铝金属，以形成一导电插塞，其产生的孔洞28非常小。
上述实施例中，其利用氢气等离子体法处理扩散阻挡层，其通过高能量粒子作用可增加扩散阻挡层的密度，可使接触口变大；并且在扩散阻挡层表面形成许多微细小孔(pores)，使表面粗糙，而增加后续导电材料沉积位置，使得导电材料的沉积更均匀，因此大幅改善了孔洞的问题。另外，另一优点为，经氢气等离子体法处理的扩散阻挡层(Ti/TiNx)，其中TiNx的x值会降低而使接触阻值下降。
虽然已公开了本发明的一个优选实施例，但是其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可以作出一些更动与改进，因此本发明的保护范围应当由后附的权利要求书及其等同物所限定。
Claims (8)
1、一种导电插塞的制造方法，包括下列步骤：
在一半导体基底上形成一具有导电区的器件；
在该半导体基底上形成一绝缘层；
蚀刻该绝缘层，用以形成一接触口，其露出该器件的导电区；
在该接触口的表面形成一扩散阻挡层；
在一反应室中，以氢气等离子体处理该扩散阻挡层；以及
在该接触窗口填入一导电材料，以形成一导电插塞。
2、如权利要求1所述的制造方法，其中，该扩散阻挡层是钛/氮化钛的复合层。
3、如权利要求1所述的制造方法，其中，该氢气等离子体处理的操作条件如下：
等离子体功率小于3000瓦；
通入反应室的氢气流量小于3000sccm；
反应温度小于1000℃；和
反应时间界于10秒与10分钟之间。
4、如权利要求1所述的制造方法，其中，该导电材料是钨。
5、如权利要求1所述的制造方法，其中，该导电材料是金。
6、如权利要求1所述的制造方法，其中，该导电材料是铝。
7、如权利要求1所述的制造方法，其中，该导电材料是利用化学气相沉积法形成的。
8、如权利要求1所述的制造方法，其中，该导电材料是利用物理气相沉积法形成的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN96121898A CN1185033A (zh) | 1996-12-10 | 1996-12-10 | 导电插塞的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN96121898A CN1185033A (zh) | 1996-12-10 | 1996-12-10 | 导电插塞的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1185033A true CN1185033A (zh) | 1998-06-17 |
Family
ID=5127020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN96121898A Pending CN1185033A (zh) | 1996-12-10 | 1996-12-10 | 导电插塞的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1185033A (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1300840C (zh) * | 2001-12-19 | 2007-02-14 | 国际商业机器公司 | 利用垂直连接的芯片和晶片集成工艺 |
| CN101330042B (zh) * | 2007-06-18 | 2010-11-10 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞及其制作方法 |
| US7919862B2 (en) | 2006-05-08 | 2011-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistivity in interconnect structures of integrated circuits |
| US7956465B2 (en) | 2006-05-08 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistivity in interconnect structures of integrated circuits |
| US8242016B2 (en) | 2007-05-14 | 2012-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach for reducing copper line resistivity |
| CN102881317A (zh) * | 2011-07-13 | 2013-01-16 | 华邦电子股份有限公司 | 三维存储器阵列 |
| CN105990227A (zh) * | 2015-02-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 金属连线的制作方法及半导体器件 |
-
1996
- 1996-12-10 CN CN96121898A patent/CN1185033A/zh active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1300840C (zh) * | 2001-12-19 | 2007-02-14 | 国际商业机器公司 | 利用垂直连接的芯片和晶片集成工艺 |
| US7919862B2 (en) | 2006-05-08 | 2011-04-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistivity in interconnect structures of integrated circuits |
| US7956465B2 (en) | 2006-05-08 | 2011-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistivity in interconnect structures of integrated circuits |
| US8426307B2 (en) | 2006-05-08 | 2013-04-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistivity in interconnect structures of integrated circuits |
| US8242016B2 (en) | 2007-05-14 | 2012-08-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach for reducing copper line resistivity |
| CN101308810B (zh) * | 2007-05-14 | 2012-08-29 | 台湾积体电路制造股份有限公司 | 集成电路结构及其制作方法 |
| US8759975B2 (en) | 2007-05-14 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Approach for reducing copper line resistivity |
| CN101330042B (zh) * | 2007-06-18 | 2010-11-10 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞及其制作方法 |
| CN102881317A (zh) * | 2011-07-13 | 2013-01-16 | 华邦电子股份有限公司 | 三维存储器阵列 |
| CN102881317B (zh) * | 2011-07-13 | 2015-08-12 | 华邦电子股份有限公司 | 三维存储器阵列 |
| CN105990227A (zh) * | 2015-02-27 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 金属连线的制作方法及半导体器件 |
| CN105990227B (zh) * | 2015-02-27 | 2019-11-08 | 中芯国际集成电路制造(上海)有限公司 | 金属连线的制作方法及半导体器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5670432A (en) | Thermal treatment to form a void free aluminum metal layer for a semiconductor device | |
| US6033584A (en) | Process for reducing copper oxide during integrated circuit fabrication | |
| US5760475A (en) | Refractory metal-titanium nitride conductive structures | |
| KR100509189B1 (ko) | 반도체 구조물과 컨택트 형성 방법 및 반도체 디바이스 | |
| US20060205209A1 (en) | Enhanced barrier liner formation for vias | |
| US5994778A (en) | Surface treatment of low-k SiOF to prevent metal interaction | |
| KR100421826B1 (ko) | 반도체 장치 및 그 제조방법 | |
| CN101419924A (zh) | 半导体器件的制造方法 | |
| US5950108A (en) | Method of fabricating a conductive plug | |
| US20010030344A1 (en) | Semiconductor device and method for manufacturing the same | |
| CN101271880B (zh) | 半导体器件及其制造方法 | |
| CN1185033A (zh) | 导电插塞的制造方法 | |
| US5625231A (en) | Low cost solution to high aspect ratio contact/via adhesion layer application for deep sub-half micrometer back-end-of line technology | |
| CN219832654U (zh) | 集成芯片 | |
| US5990541A (en) | Semiconductor device and method of fabricating the same | |
| US20010051422A1 (en) | Semiconductor devices and methods for manufacturing the same | |
| US8587128B2 (en) | Damascene structure | |
| US6281584B1 (en) | Integrated circuit with improved adhesion between interfaces of conductive and dielectric surfaces | |
| JPH03191518A (ja) | 半導体装置およびその製造方法 | |
| US20050101120A1 (en) | Method of forming local interconnect barrier layers | |
| JPH11340330A (ja) | 半導体装置の製造方法 | |
| KR100408182B1 (ko) | 구리 배선용 장벽층 형성 방법 | |
| US6440852B1 (en) | Integrated circuit including passivated copper interconnection lines and associated manufacturing methods | |
| US6197684B1 (en) | Method for forming metal/metal nitride layer | |
| KR100325597B1 (ko) | 반도체 소자의 콘택홀 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C01 | Deemed withdrawal of patent application (patent law 1993) | ||
| WD01 | Invention patent application deemed withdrawn after publication |