CN219832654U - 集成芯片 - Google Patents

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Abstract

本实用新型与集成芯片相关，集成芯片包括覆盖衬底的第一介电层和在第一介电层内的第一导电互连线。接合层在第一介电层上方。接合层包括接合介电层和在接合介电层中的接合互连线。第一带电介电层在沿第一介电层的底部。第二带电的介电层在沿第一介电层的顶部。第一带电介电层和第二带电介电层具有相同的极性。

Description

集成芯片
技术领域
本实用新型实施例涉及一种集成芯片。
背景技术
现代集成芯片包含数百万个半导体组件。半导体组件通过后端工艺(back-end-of-the-line，BEOL)金属互连层进行电气互连，该后端工艺金属互连层延伸到集成芯片上的装置上方的介电层。典型的集成芯片包括多个后端工艺金属互连层，其包括与金属接点(即通孔)垂直耦合在一起的不同尺寸的金属线。一些金属互连层通过介电层与其他金属互连层隔离。
实用新型内容
本实用新型实施例提供一种集成芯片，包括：第一介电层，覆盖于衬底；第一导电互连线，在第一介电层内；接合层，在第一介电层上方，接合层包括接合介电层及在接合介电层中的接合互连线；第一带电介电层，沿着第一介电层的底部；以及第二带电介电层，沿着第一介电层的顶部，其中第一带电介电层和第二带电介电层具有相同的极性。
本实用新型实施例提供另一种集成芯片，包括：第一半导体衬底；半导体组件，沿第一半导体衬底排列；第一刻蚀停止层(ESL)，覆盖于第一半导体衬底，第一ESL包括第一介电质；第一带电介电层，覆盖于第一ESL，第一带电介电层包括具有第一固定电荷密度的第二介电质，第二介电质不同于第一介电质；第一介电层，覆盖于第一带电介电层；第一导通孔，在第一介电层内；第二带电介电层，覆盖于第一介电层，第二带电介电层包括具有第二固定电荷密度的第三介电质，其中第一固定电荷密度具有第一符号，第二固定电荷密度具有第一符号；第一接合层，覆盖于第二带电介电层，第一接合层包括在第一接合介电层中的第一接合互连线；第二接合层，覆盖于第一接合层，第二接合层包括在第二接合介电层中的第二接合互连线，其中第二接合互连线接合至第一接合互连线；以及第二半导体衬底，在第二接合层上方。
附图说明
当结合随附图式阅读时，自以下详细描述最佳地理解本实用新型内容的态样。应注意，根据业界中的标准惯例，各种特征未按比例绘制。事实上，为了论述清楚起见，可任意增大或减小各种特征的尺寸。
图1示出了在覆盖于衬底的介电层的相对侧上的包括第一带电介电层和第二带电介电层的集成芯片的一些实施例的剖视图。
图2示出了图1的集成芯片的一些实施例的剖视图，其中第二晶片部分设置在第一晶片部分之上。
图3示出了图1的集成芯片的一些实施例的剖视图，其中第一刻蚀停止层(ESL)、第二ESL和第三ESL设置在衬底上方。
图4示出了图3的集成芯片的一些其他实施例的剖视图。
图5示出了图4的集成芯片的一些实施例的剖视图，其中第一带电介电层包括第一多层带电介电膜，且第二带电介电层包括第二多层带电介电膜。
图6-8示出了图3的集成芯片的一些其他实施例的剖视图。
图9示出了图4的集成芯片的一些实施例的剖视图，其中额外的带电介电层设置在衬底上方。
图10-25示出了在覆盖于衬底的介电层的相对侧上形成包括第一带电介电层和第二带电介电层的集成芯片的方法的一些实施例的剖视图。
图26-30示出了在覆盖于衬底的介电层的相对侧上形成包括第一带电介电层和第二带电介电层的集成芯片的方法的一些其他实施例的剖视图。
图31-38示出了在覆盖于衬底的介电层的相对侧上形成包括第一带电介电层和第二带电介电层的集成芯片的方法的一些其他实施例的剖视图。
图39示出了在覆盖于衬底的介电层的相对侧上形成包括第一带电介电层和第二带电介电层的集成芯片的方法的一些实施例的流程图。
具体实施方式
本实用新型提供用于实施本实用新型内容的不同特征的许多不同的实施例或实例。下文描述组件及配置的具体实例以简化本实用新型内容。当然，此等仅为实例，且不意欲为限制性的。举例而言，在以下描述中，第一特征在第二特征上方或在第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且亦可包含额外特征可在第一特征与第二特征之间形成使得第一特征与第二特征可不直接接触的实施例。另外，本实用新型内容可在各种实例中重复附图标号及/或字母。此重复是出于简单及清晰的目的，且本身并不指示所论述的各种实施例及/或组态之间的关系。
此外，为易于描述，本文中可使用诸如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」以及类似术语的空间相对术语来描述如诸图中所示出的一个组件或特征相对于另一组件或特征的关系。除了图中所描绘的定向之外，空间相对术语亦意欲涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
许多半导体晶片包括沿衬底排列的多个半导体组件、在衬底上方的多个介电层以及在多个介电层内的多个金属互连(例如，金属线、金属通孔、金属接点、接合焊盘或其类似物)并耦合到半导体组件。在许多芯片制造工艺中，第一半导体晶片和第二半导体晶片沿第一和第二半导体晶片的一些金属互连线接合。在一些方法中，第一半导体晶片和第二半导体晶片接合在一起之后，第二半导体晶片的衬底会被减薄。举例来说，可以对第二晶片的衬底进行研磨工艺(grinding process)以减小衬底的厚度。
一些集成芯片的挑战是，在一些情况下，透过研磨工艺施加到第一和第二晶片的向下力可能会损坏第一和第二晶片的一些介电层。举例来说，当向下力施加时，第一和第二晶片的一些介电层(例如，低介电常数(low-k)介电层、超低介电常数(extra low-k)介电层或其类似物)可能有增加破裂的易感性(susceptibility)。因此，在研磨过程中施加到第一和第二晶片的向下力可能会导致一些这样的介电层破裂。其中有裂纹的介电层可能具有减小的可靠度。举例来说，破裂的介电层可能具有降低的时间依赖介电崩溃(time dependentdielectric breakdown，TDDB)。此外，电迁移可能更可能沿破裂的介电层发生。因此，集成芯片整体的可靠度可能下降。
本实用新型的各种实施例与集成芯片相关，集成芯片包括设置在介电层的相对两侧的一对带电介电层，以用于改善介电层的可靠度。举例来说，半导体组件沿基板排列。第一介电层在半导体组件之上。第一导电互连线在第一介电层内。第二介电层在第一介电层之上。第二导电互连线在第二介电层内。第三介电层在第二介电层之上。第三导电互连线在第三介电层内。具有第一极性的第一带电介电层沿着第二介电层的底部设置在第一介电层和第二介电层之间。具有第一极性的第二带电介电层沿着第二介电层的顶部设置在第二介电层和第三介电层之间。
在一些情况下，当向下力(例如，来自在上覆衬底上执行的研磨工艺)施加在第二介电层上时，第二介电层可能有增加破裂的易感性。然而，通过在第二介电层的底部和第二介电层的顶部包括第一带电介电层和第二带电介电层，可以改善第二介电层的可靠度。举例来说，由于第一带电介电层和第二带电介电层具有相同的极性，第一带电介电层和第二带电介电层之间存在的静电力使第一带电介电层和第二带电介电层相互排斥。作用在第二带电介电层上的静电力可与施加到第二介电层的向下力大致相等且相反。因此，作用在第二带电介电层上的静电力可以抵消来自研磨的向下力。因此，可以降低第二介电层因向下力损坏的可能性。据此，可以改善第二介电层的可靠度，从而可以改善整体集成芯片的可靠度。
图1示出了在覆盖于衬底102的介电层114的相对侧上的包括第一带电介电层122和第二带电介电层124的集成芯片的一些实施例的剖视图100。
半导体组件104沿衬底102设置。接点隔离层106设置于半导体组件104之上。接点108设置在接点隔离层106中，并与半导体组件104耦合。第一介电层110设置在接点隔离层106之上。第一导电互连线112(例如，第一导电线)设置在第一介电层110内。在一些实施例中，接点108耦合第一导电互连线112和半导体组件104。第二介电层114设置在第一介电层110之上。第二导电互连线116(例如，第一导通孔)设置在第二介电层114内。在一些实施例中，第二导电互连线116耦合到第一导电互连线112。第三介电层118在第二介电层114之上。第三导电互连线120(例如，第二导电线)设置在第三介电层118内。在一些实施例中，第三导电互连线120耦合到第二导电互连线116。
第一带电介电层122介于第一介电层110和第二介电层114之间。在一些实施例中，第一带电介电层122在第二介电层114的底面上。第二带电介电层124介于第二介电层114和第三介电层118之间。在一些实施例中，第二带电介电层124在第二介电层114的顶面上。
第一带电介电层122具有第一固定电荷密度，且第二带电介电层124具有第二固定电荷密度。第一固定电荷密度具有第一符号(例如，正号或负号)并且第二固定电荷密度具有第一符号。举例来说，在一些实施例中，第一固定电荷密度和第二固定电荷密度都是负的。在一些其他实施例中，第一固定电荷密度和第二固定电荷密度都是正的。换句话说，第一带电介电层122和第二带电介电层124具有相同的极性。
在一些实施例(例如，如图2中所示)中，集成芯片包括第一晶片部分(例如，图2的101)和在第一晶片部分之上的第二晶片部分(例如，图2的201)。第二晶片部分包括衬底(例如，图2的202)。在一些实施例中，形成集成芯片包括将第二晶片部分接合在第一晶片部分之上以及从第二晶片部分衬底的背面(例如，图2的202b)将第二晶片部分衬底减薄(例如，执行研磨工艺或其类似工艺)。研磨工艺对第一晶片部分和第二晶片部分的层施加向下力Fd。
在一些实施例中，当研磨工艺向第二介电层114施加向下力Fd时，第二介电层114可能有增加破裂的易感性。举例来说，第二介电层可以包括结构脆弱的介电材料，例如低介电常数介电质、超低介电常数介电质或类似物。但是，通过在沿第二介电层114的底部包括第一带电介电层122和沿第二介电层114顶部包括第二带电介电层124，可以降低第二介电层114对破裂的易感性。举例来说，由于第一带电介电层122和第二带电介电层124的固定电荷密度符号相同(例如，因为第一带电介电层122和第二带电介电层124的极性相同)，所以第一带电介电层122与第二带电介电层124之间存在的静电力Fe会使第一带电介电层122和第二带电介电层124相互排斥。在一些实施例中，作用在第二带电介电层124上的静电力Fe可能与在研磨工艺期间施加在第二介电层114上的向下力Fd大致相等且相反。因此，第二带电介电层124上的静电力Fe可以抵消施加在第二介电层114上的向下力Fd。因此，可以降低第二介电层114因向下力Fd而损坏的可能性。因此，可以改善第二介电层114的可靠度。
静电力Fe与第一带电介电层122和第二带电介电层124的固定电荷密度成正比。第一带电介电层122和第二带电介电层124的固定电荷密度部分取决于第一带电介电层122和第二带电介电层124的材料。因此，通过控制第一带电介电层122和第二带电介电层124的材料，可以调节静电力Fe。在一些实施例中，第一带电介电层122和第二带电介电层124都包括第一介电质。在一些其他实施例中，第一带电介电层122包括第一介电质并且第二带电介电层124包括第二介电质，第二介电质不同于第一介电质。在一些实施例中，第一带电介电层122和/或第二带电介电层可以例如包括氧化铪(hafnium oxide)、氧化铝(aluminumoxide)、氧化钽(tantalum oxide)、氧化镓(gallium oxide)、氧化钛(titanium oxide)、氧化铌(niobium oxide)，或一些其他合适的材料。在一些实施例中，第一固定电荷密度和第二固定电荷密度的绝对值的范围在约1010cm-2至约1014cm-2、约1011cm-2至约1013cm-2或一些其他的合适范围。
此外，第一带电介电层122和第二带电介电层124的厚度122t、124t会影响第一带电介电层122和第二带电介电层124的固定电荷密度。因此，通过控制第一带电介电层122和第二带电介电层124的厚度122t、124t，可以进一步调整静电力Fe。在一些实施例中，第一带电介电层122的厚度122t和第二带电介电层124的厚度124t可以在大约40埃到大约400埃的范围内或一些其他合适的范围内。
尽管图1绘示了设置在第二介电层114的相对侧上的带电介电层122、124，但可以理解的是，在一些实施例中，带电介电层122、124可以替换地设置在一些其他介电层的相对侧上，以减少该介电层因研磨的向下力Fd而破裂的可能性。
在一些实施例中，衬底102可以例如包括硅(silicon)、锗(germanium)、砷化镓(gallium arsenide)或一些其他合适的材料。在一些实施例中，半导体组件104例如可以是或包括金属氧化物半导体场效晶体管(MOSFET)、双极接面晶体管(BJT)、接面场效晶体管(JFET)、鳍式场效晶体管(Fin FET)、环绕式栅极场效晶体管(GAA FET)或一些其他合适的器件。在一些实施例中，接点隔离层106可以例如包括二氧化硅、硅玻璃(silicon glass)或一些其他合适的材料。在一些实施例中，接点108、第一导电互连线112、第二导电互连线116和第三导电互连线120中的任何一个可以例如包括铜(copper)、钨(tungsten)、铝(aluminum)、钌(ruthenium)、钼(molybdenum)或一些其他合适的材料的任何。在一些实施例中，第二导电互连线116和第三导电互连线120可以包括相同或不同的导电材料。在一些实施例中，第一介电层110、第二介电层114和第三介电层118中的任何一个可以例如包括二氧化硅、硅碳氧化物(例如SiOC)、SiOCH或一些其他合适的材料的任何。
图2示出了图1的集成芯片的一些实施例的剖视图200，其中第二晶片部分201设置在第一晶片部分101之上。
第二晶片部分包括衬底202以及沿衬底202的正面202a设置的半导体组件204。接点208是设置在衬底202的正面202a上的接点隔离层206内。导电互连线212、216、220设置在衬底202的正面202a上的介电层210、214、218内。在一些实施例中，第二晶片部分201相对于第一晶片部分101倒置，使得衬底202的背面202b在衬底202的正面202a上方。
在一些实施例中，第一晶片部分101包括第一接合层126(例如，第一混合接合层)，而第二晶片部分201包括第二接合层226。在一些实施例中，第一接合层126包括第一接合介电层(例如第三介电层118)和一个或多个第一接合互连线(例如第三导电互连线120)。类似地，第二接合层226包括第二接合介电层(例如介电层218)和一个或多个第二接合互连线(例如导电互连线220)。第一晶片部分101和第二晶片部分201沿第一和第二接合层126、226接合(例如，通过熔合接合工艺、等离子接合工艺、混合接合工艺或类似工艺)。在一些实施例中，第二晶片部分201在衬底202上包括衬底贯通孔(through-substrate via，TSV)228，其通过衬底202并延伸到第二晶片部分201的导电互连线230。
在一些实施例中，第二晶片部分201包括在介电层214的相对两侧上的带电介电层222、224。在一些实施例中，当在衬底202上执行研磨工艺时，介电层214可能具有增加破裂的易感性，并且通过在介电层214的相对两侧上包括带电介电层222、224，可以降低由于研磨导致的介电层214破裂的可能性。
虽然第二晶片部分201的带电介电层222、224被示为与第一晶片部分101的带电介电层122、124处于相同的互连线层级，但应理解，在一些实施例中，第二晶片部分201的带电介电层222、224和第一晶片部分101的带电介电层122、124可以处于不同的互连线层级。
图3示出了图1的集成芯片的一些实施例的剖视图300，其中第一刻蚀停止层(ESL)302、第二ESL 304和第三ESL 306设置在衬底102上方。
第一ESL302介于接点隔离层106和第一介电层110之间。第一ESL302沿第一导电互连线112的底面，位于第一导电互连线112的相对侧壁上。第二ESL304介于第一介电层110和第二介电层114之间。在一些实施例中，第二ESL304在第一介电层110的顶面上，第一带电介电层122在第二ESL304的顶面上，第二介电层114在第一带电介电层122的顶面上。第三ESL306介于第二介电层114和第三介电层118之间。在一些实施例中，第二带电介电层124在第二介电层114的顶面上，第三ESL306在第二带电介电层124的顶面上，第三介电层118在第三ESL306的顶面上。
在一些实施例中，第三导电互连线120位于第三ESL306的顶面上。第二导电互连线116从第三导电互连线120到第一导电互连线112垂直延伸穿过第三ESL306、第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304。
第一带电介电层122和第二带电介电层124之间的静电力(例如图1和2的Fe)与第一带电介电层122和第二带电介电层124之间的距离308成反比。因此，通过在第二介电层114的底面和顶面上分别包含第一带电介电层122和第二带电介电层124，可以减小第一带电介电层122和第二带电介电层124之间的距离308，从而可以增加静电力。在一些实施例中，第一带电介电层122和第二带电介电层124之间的距离308在大约2000埃到4000埃、大约2500埃到3500埃或一些其他合适的范围内。
在一些实施例中，第二ESL304包括第一介电质，而第一带电介电层122包括第二介电质，第二介电质与第一介电质不同。在一些实施例中，第二带电介电层124包括第三介电质，第三ESL306包括第四介电质，第四介电质与第三介电质不同。在一些实施例中，第一ESL302、第二ESL304和第三ESL306中的任何一个可以例如包括氮化硅(silicon nitride)、碳化硅(silicon carbide)、硅的碳氮化物(silicon carbonitride)或一些其他合适的材料。
图4示出了图3的集成芯片的一些实施例的剖视图400，其中第三导电互连线120的底面在第二带电介电层124的顶面上。
第三ESL306沿着第三导电互连线120的底面，位于第三导电互连线120的相对侧壁上。第二导电互连线116从第三导电互连线120到第一导电互连线112垂直延伸通过第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304。
图5示出了图4的集成芯片的一些实施例的剖视图500，其中第一带电介电层122包括第一多层带电介电膜，且第二带电介电层124包括第二多层带电介电膜。
举例来说，在一些实施例中，第一带电介电层122包括第一带电介电膜502、在第一带电介电膜502上方的第二带电介电膜504以及在第二带电介电膜504上方的第三带电介电膜506。此外，第二带电介电层124包括第四带电介电膜508、在第四带电介电膜508上方的第五带电介电膜510以及在第五带电介电膜510上方的第六带电介电膜512。每个带电介电膜具有相同的极性。
在一些实施例中，第一带电介电膜502和第六带电介电膜512包括具有第一固定电荷密度的第一带电介电材料，第二带电介电膜504和第五带电介电膜510包括具有第二固定电荷密度的第二带电介电材料，第三带电介电膜506和第四带电介电膜508包括具有第三固定电荷密度的第三带电介电材料。在一些其他实施例中，第一带电介电膜502和第四带电介电膜508包括具有第一固定电荷密度的第一带电介电材料，第二带电介电膜504和第五带电介电膜510包括具有第二固定电荷密度的第二带电介电材料，第三带电介电膜506和第六带电介电膜512包括具有第三固定电荷密度的第三带电介电材料。在一些实施例中，带电介电膜中的任何一个可以例如包括氧化铪、氧化铝、氧化钽、氧化镓、氧化钛、氧化铌或一些其他合适的材料的任何。
在一些实施例中，通过具有包括不同介电材料的多个带电介电膜，可以进一步调整第一带电介电层122的净固定电荷密度和第二带电介电层124的净固定电荷密度。因此，可以进一步调整第一带电介电层122和第二带电介电层124之间的静电力。
在一些实施例中，可以控制带电介电膜502、504、506、508、510、512的厚度以进一步调整带电介电层122、124的净固定电荷密度。举例来说，在一些实施例中，第一带电介电膜502和第六带电介电膜512具有第一厚度，第二带电介电膜504和第五带电介电膜510具有第二厚度，第二厚度不同于第一厚度，第三带电介电膜506和第四带电介电膜508具有第三厚度，第三厚度不同于第一厚度和第二厚度。在一些其他实施例中，第一带电介电膜502和第四带电介电膜508具有第一厚度，第二带电介电膜504和第五带电介电膜510具有第二厚度，第二厚度不同于第一厚度，第三带电介电膜506和第六带电介电膜512有第三厚度，第三厚度不同于第一厚度和第二厚度。
图6示出了图3的集成芯片的一些实施例的剖视图600，其中第三导电互连线120的底面低于第二带电介电层124的顶面并且高于第二带电介电层124的底面。
第三ESL306和第二带电介电层124在第三导电互连线120的相对侧壁上。第三导电互连线120在第二带电介电层124的上表面上。第二导电互连线116从第三导电互连线120到第一导电互连线112垂直延伸通过第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304。
图7示出了图3的集成芯片的一些实施例的剖视图700，其中第三导电互连线120的底面在第二介电层114的顶面上。
第三ESL306和第二带电介电层124在第三导电互连线120的相对侧壁上。第二导电互连线116从第三导电互连线120到第一导电互连线112垂直延伸通过第二介电层114、第一带电介电层122和第二ESL304。
图8示出了图3的集成芯片的一些实施例的剖视图800，其中第二导电互连线116和第三导电互连线120都设置在第二介电层114内。
第二带电介电层124沿第三导电互连线120的顶面设置在第三导电互连线120的相对侧壁上。第三ESL306在第三导电互连线120的顶面上。在一些实施例中，第二导电互连线116和第三导电互连线120包括相同的连续导电层。
在一些实施例中，第四导电互连线802设置在第三介电层118之内，且在第三导电互连线120之上。此外，第五导电互连线804设置在第三介电层118之内，且在第四导电互连线802之上。第四导电互连线802从第五导电互连线804到第三导电互连线120垂直延伸通过第三介电层118和第三ESL306。在一些实施例中，第四导电互连线802和第五导电互连线804包括相同的连续导电层。
图9示出了图4的集成芯片的一些实施例的剖视图900，其中额外的带电介电层设置在衬底102的上方。
举例来说，在一些实施例中，第四ESL902在第三介电层118之上，第三带电介电层904在第四ESL902之上，第四介电层906在第三带电介电层904之上。第四带电介电层908在第四介电层906之上，第五ESL910在第四带电介电层908之上，第五介电层912在第五ESL910之上。第四导电互连线914在第三导电互连线120之上且在第四介电层906之内。第五导电互连线916在第四导电互连线914之上且在第五介电层912之内。在一些实施例中，第四导电互连线914延伸穿过第四带电介电层908、第四介电层906、第三带电介电层904和第四ESL902。进一步在一些实施例中，第四导电互连线914将第五导电互连线916和第三导电互连线120耦合。
此外，在一些实施例中，第六ESL918在第五介电层912之上，第五带电介电层920在第六ESL918之上，并且第六介电层922在第五带电介电层920之上。第六带电介电层924在第六介电层922之上，第七ESL926在第六带电介电层924之上，第七介电层928在第七ESL926之上。第六导电互连线930在第五导电互连线916之上且在第六介电层922之内。第七导电互连线932在第六导电互连线930之上且在第七介电层928之内。在一些实施例中，第六导电互连线930延伸穿过第六带电介电层924、第六介电层922、第五带电介电层920和第六ESL918。进一步在一些实施例中，第六导电互连线930将第七导电互连线932和第五导电互连线916耦合。
在一些实施例中，第一带电介电层122具有第一厚度122t，第二带电介电层124具有第二厚度124t，第二厚度124t与第一厚度122t大致相等(例如，在5％以内、在10％以内、或在一些其他合适的阈值以内)。此外，第三带电介电层904具有第三厚度904t，第四带电介电层908具有第四厚度908t，第四厚度908t与第三厚度904t大致相等。此外，第五带电介电层920具有第五厚度920t，第六带电介电层924具有第六厚度924t，第六厚度924t与第五厚度920t大致相等。
在一些实施例中，通过使成对的带电介电层的厚度大致相等，可以平衡每对带电介电层的固定电荷密度。举例来说，通过使第一带电介电层122和第二带电介电层124的厚度大致相等，可以平衡第一带电介电层122和第二带电介电层124的固定电荷密度。此外，通过使第三带电介电层904和第四带电介电层908中的厚度大致相等，可以平衡第三带电介电层904和第四带电介电层908的固定电荷密度。
在一些实施例中，第一厚度122t、第二厚度124t、第三厚度904t、第四厚度908t、第五厚度920t和第六厚度924t中的每一个都大致相等。在一些其他实施例中，第五厚度920t和第六厚度924t大于第三厚度904t和第四厚度908t，且第三厚度904t和第四厚度908t大于第一厚度122t和第二厚度124t。换言之，在一些实施例中，成对的带电介电层的厚度随着成对的带电介电层设置在衬底102之上的高度增加而增加。
在一些实施例中，第一带电介电层122和第二带电介电层包括第一介电质，第三带电介电层904和第四带电介电层908包括第二介电质，第五带电介电层920和第六带电介电层924包括第三介电质。在一些实施例中，第一介电质、第二介电质和第三介电质中的每一个都是相同的。在一些其他实施例中，第一介电质、第二介电质、第三介电质各不相同。
尽管图1-7和图9示出了单镶嵌互连线结构，其中导线(例如，120)和在下方的导通孔(例如，116)包括分开的导电层(例如，导电层经由晶界和/或包括不同导电材料分隔)，可以理解的是，在一些实施例中，可以替代地实施双道金属镶嵌互连线结构。举例来说，导线(例如，120)和在下方的导通孔(例如，116)可以替代地包括相同的连续导电层(如图29和30所示)。
图10-25示出了在覆盖于衬底102的介电层114的相对侧上形成包括第一带电介电层122和第二带电介电层124的集成芯片的方法的一些实施例的剖视图1000-2500。尽管图10-25描述了关于方法，但是应当理解，图10-25中公开的结构不限于这种方法，而是可以作为独立于方法的结构而独立存在。
如图10中的剖视图1000所示，沿衬底102形成半导体组件104。举例来说，在一些实施例中，沿衬底102形成半导体组件104，可通过在衬底102之上沉积栅极介电层(未标示)和栅极层(未标示)，图案化栅极层和栅极介电层以界定栅极(未标示)，及执行注入(implantation)工艺以在栅极相对两侧的衬底102中形成一对源极/漏极(未标示)。
如图11的剖视图1100所示，接点隔离层106沉积在衬底102上方，且接点108形成在接点隔离层106中。举例来说，在一些实施例中，接点隔离层106沉积在衬底102之上，接点隔离层106被图案化以形成接点隔离层106中的接点开口(未显示)，接点金属层(未标示)沉积在接点隔离层106之上及接点开口中以在接点开口中形成接点108。在一些实施例中，在将接点金属层沉积在接点隔离层106之上后，对接点金属层和接点隔离层106进行平坦化工艺。在一些实施例中，平坦化工艺包括化学机械平坦化(CMP)工艺或一些其他合适的平坦化工艺。
如图12的剖视图1200所示，第一刻蚀停止层(ESL)302沉积在接点隔离层106和接点108之上。此外，第一介电层110沉积在第一ESL302上。在一些实施例中，第一ESL302包括氮化硅、碳化硅、硅的碳氮化物或一些其他合适的材料，并通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或一些其他合适的工艺沉积。在一些实施例中，第一介电层110包括二氧化硅或一些其他合适的材料，并且通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。
如图13的剖视图1300所示，第一介电层110和第一ESL302被图案化以在第一介电层110和第一ESL302中形成第一互连线开口1302。第一互连线开口1302由第一介电层110的侧壁和第一ESL302的侧壁界定。在一些实施例中，图案化包括在第一介电层110上形成掩膜层1304，并根据掩膜层1304，刻蚀第一介电层110和第一ESL302。在一些实施例中，刻蚀包括干式刻蚀工艺(例如，等离子刻蚀工艺、反应离子刻蚀工艺、离子束刻蚀工艺或类似工艺)或一些其他合适的工艺。在一些实施例中，掩膜层1304在刻蚀期间和/或之后被移除。在一些实施例中，刻蚀包括延伸穿过第一介电层110的第一刻蚀和延伸穿过第一ESL302的第二刻蚀。
如图14的剖视图1400所示，第一导电层(未标示)沉积在第一介电层110上方和第一互连线开口1302中以在第一互连线开口1302中形成第一导电互连线112(例如，导线)。在一些实施例中，在第一导电层沉积在第一介电层110上之后，对第一导电层和第一介电层110执行平坦化工艺。在一些实施例中，平坦化工艺包括CMP工艺或一些其他合适的平坦化工艺。在一些实施例中，第一导电层包括铜、钨、铝、钌、钼或一些其他合适的材料，并通过溅镀(sputtering)工艺、电化学沉积(electrochemical deposition，ECD)工艺、化学式沉积(electroless deposition，ELD)工艺、CVD工艺、PVD工艺沉积、ALD工艺或一些其他合适的工艺沉积。
如图15的剖视图1500所示，第二ESL304沉积在第一介电层110和第一导电互连线112之上。第一带电介电层122沉积在第二ESL304之上。第二介电层114沉积在第一带电介电层122之上。第二带电介电层124沉积在第二介电层114上。
在一些实施例中，第一带电介电层122包括具有第一固定电荷密度的第一带电介电材料(例如，氧化铪、氧化铝、氧化钽、氧化镓、氧化钛、氧化铌或一些其他合适的材料)，并且通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。在一些实施例中，第二带电介电层124包括具有第二固定电荷密度的第二带电介电材料(例如，氧化铪、氧化铝、氧化钽、氧化镓、氧化钛、氧化铌或一些其他合适的材料)，并且通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。第一固定电荷密度和第二固定电荷密度具有相同的符号。换言之，第一带电介电层122和第二带电介电层124具有相同的极性。
在一些实施例中，控制沉积的带电介电层122、124的厚度以调整带电介电层122、124的固定电荷密度。此外，沉积带电介电层122、124的温度会影响带电介电层122、124的固定电荷密度。因此，在一些实施例中，控制带电介电层122、124沉积时的温度以调整带电介电层122、124的固定电荷密度。在一些实施例中，沉积带电介电层122、124的温度在从大约摄氏100度到大约摄氏350度、大约摄氏150度到大约摄氏300度的范围内，或一些其他合适的范围内。在一些实施例中，沉积带电介电层122、124包括沉积多个带电介电膜。
在一些实施例中，第二ESL304包括氮化硅、碳化硅、硅的碳氮化物或一些其他合适的材料，并且通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。在一些实施例中，第二介电层114包括低介电常数介电质、超低介电常数介电质等类似材料。举例来说，第二介电层114可以包括二氧化硅、硅的碳氧化物、SiOCH或一些其他合适的材料，并且可以通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺来沉积。
如图16的剖视图1600所示，第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304被图案化以在第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304中形成第二互连线开口1602。第二互连线开口1602由第二带电介电层124的侧壁、第二介电层114的侧壁、第一带电介电层122的侧壁和第二ESL304的侧壁界定。在一些实施例中，图案化包括在第二带电介电层124上形成掩膜层1604，并根据掩膜层1604，刻蚀第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304。在一些实施例中，刻蚀包括干式刻蚀工艺或一些其他合适的工艺。在一些实施例中，掩膜层1604在刻蚀期间和/或之后被移除。在一些实施例中，刻蚀包括延伸穿过第二带电介电层124、第二介电层114和第一带电介电层122的第一刻蚀，以及延伸穿过第二ESL304的第二刻蚀。
如图17的剖视图1700所示，第二导电层(未标示)沉积在第二带电介电层124上方及第二互连线开口1602中，以在第二互连线开口1602中形成第二导电互连线116(例如，导通孔)。在一些实施例中，在第二导电层沉积在第二带电介电层124上之后，对第二导电层和第二带电介电层124执行平坦化工艺。在一些实施例中，平坦化工艺包括CMP工艺或一些其他合适的平坦化工艺。在一些实施例中，第二导电层包括铜、钨、铝、钌、钼或一些其他合适的材料，并通过溅镀工艺、ECD工艺、ELD工艺、CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。
如图18的剖视图1800所示，第三ESL306沉积在第二带电介电层124和第二导电互连线116之上。此外，第三介电层118沉积在第三ESL306之上。在一些实施例中，第三ESL306包括氮化硅、碳化硅、硅的碳氮化物或一些其他合适的材料，并且通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。在一些实施例中，第三介电层118包括二氧化硅或一些其他合适的材料，并且通过CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。
如图19的剖视图1900所示，第三介电层118和第三ESL306被图案化以在第三介电层118和第三ESL306中形成第三互连线开口1902。第三互连线开口1902由第三介电层118的侧壁和第三ESL306的侧壁界定。在一些实施例中，图案化包括在第三介电层118之上形成掩膜层1904，并根据掩膜层1904，刻蚀第三介电层118和第三ESL306。在一些实施例中，刻蚀包括干式刻蚀工艺或一些其他合适的工艺。在一些实施例中，掩膜层1904在刻蚀期间和/或之后被移除。在一些实施例中，刻蚀包括延伸穿过第三介电层118的第一刻蚀和延伸穿过第三ESL306的第二刻蚀。在一些实施例中，刻蚀可以延伸至或穿过第二带电介电层124。
如图20的剖视图2000所示，第三导电层(未标示)沉积在第三介电层118上方和第三互连线开口1902中，以在第三互连线开口1902中形成第三导电互连线120(例如，导线)。在一些实施例中，在第三导电层沉积在第三介电层118上之后，对第三导电层和第三介电层118执行平坦化工艺。在一些实施例中，平坦化工艺包括CMP工艺或一些其他合适的平坦化工艺。在一些实施例中，第三导电层包括铜、钨、铝、钌、钼或一些以及其他合适的材料，并通过溅镀工艺、ECD工艺、ELD工艺、CVD工艺、PVD工艺、ALD工艺或一些其他合适的工艺沉积。
如图21的剖视图2100所示，第四ESL902沉积在第三介电层118上，第三带电介电层904沉积在第四ESL902上，第四介电层906沉积在第三带电介电层904上，第四带电介电层908沉积在第四介电层906上。第四导电互连线914使用类似于图16和17中所示的方法形成在第三导电互连线120上方及第四介电层906内。第五ESL910沉积在第四带电介电层908上，第五介电层912沉积在第五ESL910上。第五导电互连线916使用类似于图19和20中所示的方法形成在第四导电互连线914上方和第五介电层912内。
此外，第六ESL918沉积在第五介电层912上，第五带电介电层920沉积在第六ESL918上，第六介电层922沉积在第五带电介电层920上，第六带电介电层924沉积在第六介电层922上。第六导电互连线930使用类似于图16和17中所示的方法形成在第五导电互连线916上方和第六介电层922内。第七ESL926沉积在第六带电介电层924上，第七介电层928沉积在第七ESL926上。第七导电互连线932使用类似于图19和20中所示的方法形成在第六导电互连线930上方和第七介电层928内。在一些实施例中，衬底102到第七导电互连线932组成了集成芯片的第一晶片部分101。在一些实施例中，第七介电层928与第七导电互连线932形成第一接合层2102(例如，第一混合接合层)。
如图22的剖视图2200所示，第二晶片部分2201(例如，包括与第一晶片部分101的特征相似的特征)被接合在第一晶片部分101之上。举例来说，在一些实施例中，第二晶片部分2201的第二接合层2202接合至第一晶片部分101的第一接合层2102。在一些实施例中，接合包括融合接合工艺、等离子接合工艺、混合接合工艺或一些或其他合适的接合工艺。由于接合，第一晶片部分101的导电互连线与第二晶片部分2201的导电互连线耦合。
如图23的剖视图2300所示，第二晶片部分2201的衬底102被减薄。举例来说，对第二晶片部分2201的衬底102的背面执行研磨工艺(例如，如箭头2302所示)以减小衬底102的厚度。在一些实施例中，研磨工艺包括将旋转磨盘或类似物与第二晶片部分2201的衬底102接触，并通过旋转磨盘在衬底102上施加向下力以移除来自第二晶片部分2201的衬底102的材料。减薄工艺的执行以至于可在后续第二晶片部分2201的衬底102中形成TSV(例如，图25的2502)。
通过在介电层(例如，114)的相对侧上包括带电介电层(例如，122、124)，可以降低那些介电层(例如，114)在研磨期间破裂的可能性。举例来说，由于带电介电层(例如122、124)的固定电荷密度具有相同符号(例如相同极性)，带电介电层(例如122、124)之间的静电力使带电介电层(例如122、124))彼此排斥。作用在带电介电层(例如，122、124)上的静电力可以抵消在研磨期间施加在介电层(例如，114)上的向下力。因此，可以降低介电层(例如，114)由于向下力而损坏的可能性。因此，可以改善介电层的可靠度。
如图24的剖视图2400所示，第二晶片部分2201的衬底102被图案化以在衬底102中形成TSV开口2402。在一些实施例中，TSV开口2402延伸穿过第二晶片部分2201的衬底102并穿过第二晶片部分2201的介电层106到第二晶片部分2201的导电互连线2406。在一些实施例中，图案化包括在第二晶片部分2201的衬底102上形成掩膜层2404，并根据掩膜层2404，刻蚀衬底102。在一些实施例中，刻蚀可以包括干式刻蚀工艺等类似工艺。
如图25的剖视图2500所示，TSV2502形成在TSV开口2402中。在一些实施例中，TSV2502是通过在第二晶片部分2201的衬底102上和TSV开口2402中沉积导电层形成的。导电层可于随后被图案化，以从导电层形成TSV2502。
图26-30示出了在覆盖于衬底102的介电层114的相对侧上形成包括第一带电介电层122和第二带电介电层124的集成芯片的方法的一些其他实施例的剖视图2600-3000。尽管图26-30描述了关于方法，但是应当理解的是，在图26-30中公开的结构不限于这样的方法，而是可以作为独立于方法的结构而独立存在。
如图26的剖视图2600所示，使用类似于图10-14中所示的方法沿衬底102形成半导体组件104，在衬底102上方的接点隔离层106内形成接点108，并在第一介电层110内形成第一导电互连线112。此外，第二ESL304沉积在第一介电层110之上。第一带电介电层122沉积在第二ESL304上。第二介电层114沉积在第一带电介电层122上。第二带电介电层124沉积在第二介电层114上。第三ESL306沉积在第二带电介电层124上。第三介电层118沉积在第三ESL306上。
如图27的剖视图2700所示，第三介电层118和第三ESL306被图案化，以在第三介电层118和第三ESL306中形成上内连线开口2702。上内连线开口2702由第三介电层118的侧壁和第三ESL306的侧壁界定。在一些实施例中，图案化包括在第三介电层118上形成掩膜层2704，并根据掩膜层2704，刻蚀第三介电层118和第三ESL306。在一些实施例中，刻蚀可以延伸通过第三介电层118，但不能通过第三ESL306。在一些实施例中，刻蚀可以延伸穿过第三ESL306并进入或穿过第二带电介电层124。
如图28的剖视图2800所示，第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304被图案化，以在第二带电介电层124、第二介电层114、第一带电介电层122和第二ESL304中形成下内连线开口2802。下内连线开口2802由第二带电介电层124的侧壁、第二介电层114的侧壁、第一带电介电层122的侧壁和第二ESL304的侧壁界定。在一些实施例中，图案化包括在第三介电层118和第二带电介电层124之上形成掩膜层2804，并根据掩膜层2804，刻蚀第二带电介电层124、第二介电层114、第一带电介电层122和的第二ESL304。
尽管图27和28示出了在形成下内连线开口2802之前形成上内连线开口2702，但是应当理解，在一些实施例中，下内连线开口2802可以替代地在上内连线开口2702之前形成。
如图29中的剖视图2900所示，导电层(未标示)沉积在第三介电层118上方以及下内连线开口2802与上内连线开口2702中，以在下内连线开口2802中形成第二导电互连线116并在上内连线开口2702中形成第三导电互连线120。在一些实施例中，在将导电层沉积在第三介电层118之上后，对导电层和第三介电层118进行平坦化工艺。在一些实施例中，平坦化工艺包括CMP工艺或一些其他合适的平坦化工艺。
如图30的剖视图3000所示，第四ESL902沉积在第三介电层118上，第三带电介电层904沉积在第四ESL902上，第四介电层906沉积在第三带电介电层904上，第四带电介电层908沉积在第四介电层906上，第五ESL910沉积在第四带电介电层908上，第五介电层912沉积在第五ESL910上。第四导电互连线914和第五导电互连线916使用类似于图27-29中所示的方法，分别在第四介电层906和第五介电层912内形成。
此外，第六ESL918沉积在第五介电层912上，第五带电介电层920沉积在第六ESL918上，第六介电层922沉积在第五带电介电层920上，第六带电介电层924沉积在第六介电层922上，第七ESL926沉积在第六带电介电层924上，以及第七介电层928的沉积在第七ESL926上。第六导电互连线930和第七导电互连线932使用类似于图27-29中所示的方法分别在第六介电层922和第七介电层928内形成。
在一些实施例中，第二晶片部分(未示出)可以接合在第七导电互连线932之上(例如，如图22中所示)。第二晶片部分可以随后被减薄(例如，通过研磨工艺等类似工艺，如图23所示)及刻蚀(例如，如图24所示)，以在第二晶片部分(例如，如图25所示)中形成TSV。
图31-38示出了在覆盖于衬底102的介电层114的相对侧上形成包括第一带电介电层122和第二带电介电层124的集成芯片的方法的一些其他实施例的剖视图3100-3800。尽管图31-38描述了关于方法，但是应当理解的是，在图31-38中公开的结构不限于这样的方法，而是可以作为独立于方法的结构而独立存在。
如图31的剖视图3100所示，使用类似于图10-14中所示的方法，沿衬底102形成半导体组件104，在衬底102上方的接点隔离层106内形成接点108，并在第一介电层110内形成第一导电互连线112。此外，第二ESL304沉积在第一介电层110之上。第一带电介电层122沉积在第二ESL304上。第二介电层114沉积在第一带电介电层122上。第二带电介电层沉积在第二介电层114上。
如图32中的剖视图3200所示，第二带电介电层124和第二介电层114被图案化，以在第二带电介电层124和第二介电层114中形成第一上内连线开口3202。第一上内连线开口3202由第二带电介电层124的侧壁和第二介电层114的侧壁界定。在一些实施例中，图案化包括在第二带电介电层124上形成掩膜层3204，并根据掩膜层3204，刻蚀第二带电介电层124和第二介电层114。
如图33的剖视图3300所示，第二介电层114、第一带电介电层122和第二ESL304被图案化，以在第二介电层114、第一带电介电层122和第二ESL304中形成第一下内连线开口3302。第一下内连线开口3302由第二介电层114的侧壁、第一带电介电层122的侧壁和第二ESL304的侧壁界定。在一些实施例中，图案化包括在第二带电介电层124和第二介电层114之上形成掩膜层3304，并根据掩膜层3304，刻蚀的第二介电层114、第一带电介电层122和第二ESL304。
如图34的剖视图3400所示，第一导电层(未标示)沉积在第二带电介电层124上方以及第一下内连线开口3302和第一上内连线开口3202中，以在第一下内连线开口3302中形成第二导电互连线116并在第一上内连线开口3202中形成第三导电互连线120。在一些实施例中，在将第一导电层沉积在第二带电介电层124之上后，对第一导电层和第二带电介电层124进行平坦化工艺。在一些实施例中，平坦化工艺包括CMP工艺或一些其他合适的平坦化工艺。
如图35的剖视图3500所示，第三ESL306沉积在第二带电介电层124和第二导电互连线116上。第三介电层118沉积在第三ESL306上。
如图36中的剖视图3600所示，第三介电层118被图案化，以在第三介电层118中形成第二上内连线开口3602。第二上内连线开口3602由第三介电层118的侧壁界定。在一些实施例中，图案化包括在第三介电层118上形成掩膜层3604，并根据掩膜层3604，刻蚀第三介电层118。
如图37的剖视图3700所示，第三介电层118和第三ESL306被图案化，以在第三介电层118和第三ESL306中形成第二下内连线开口3702。第二下内连线开口3702由第三介电层118的侧壁和第三ESL306的侧壁界定。在一些实施例中，图案化包括在第三介电层118上形成掩膜层3704，并根据掩膜层3704，刻蚀第三介电层118和第三ESL306。
如图38中的剖视图3800所示，第二导电层(未标示)沉积在第三介电层118上方以及第二下内连线开口3702与第二上内连线开口3602中，以在第二下内连线开口3702中形成第四导电互连线802并在第二上内连线开口3602中形成第五导电互连线804。在一些实施例中，在第二导电层沉积在第三介电层118上之后，对第二导电层和第三介电层118执行平坦化工艺。在一些实施例中，平坦化工艺包括CMP工艺或一些其他合适的平坦化工艺。
在一些实施例中，第二晶片部分(未示出)可以接合在第五导电互连线804之上(例如，如图22中所示)。第二晶片部分可以随后被减薄(例如，通过研磨工艺等类似工艺，如图23所示)和刻蚀(例如，如图24所示)，以在第二晶片部分中形成TSV(例如，如图25所示)。
图39示出了在覆盖于衬底的介电层的相对侧上形成包括第一带电介电层和第二带电介电层的集成芯片的方法3900的一些实施例的流程图。尽管以下将方法3900图标和描述为一系列动作或事件，但应理解，这些动作或事件的图标顺序不应被解释为限制性的。举例来说，一些动作可以以不同的顺序发生和/或与除了本文所示和/或描述的那些之外的其他动作或事件同时发生。此外，并非所有图示的动作可能被需要以实施本文描述的一个或多个方面或实施例。此外，这里描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在方块3902处，在衬底上方沉积第一介电层。图12示出了对应于方块3902的一些实施例的剖视图1200。
在方块3904处，将第一介电层图案化以在第一介电层中形成第一开口。图13示出了对应于方块3904的一些实施例的剖视图1300。
在方块3906处，在第一开口中沉积第一导电层，以在第一开口中形成第一导电互连线。图14示出了对应于方块3906的一些实施例的剖视图1400。
在方块3908处，在第一介电层上方沉积第一刻蚀停止层(ESL)。图15示出了对应于方块3908的一些实施例的剖视图1500。图26示出了对应于方块3908的一些其他实施例的剖视图2600。图31示出了对应于方块3908的一些其他实施例的剖视图3100。
在方块3910处，在第一ESL上方沉积第一带电介电层。图15示出了对应于方块3910的一些实施例的剖视图1500。图26示出了对应于方块3910的一些其他实施例的剖视图2600。图31示出了对应于方块3910的一些其他实施例的剖视图3100。
在方块3912处，在第一带电介电层上方沉积第二介电层。图15示出了对应于方块3912的一些实施例的剖视图1500。图26示出了对应于方块3912的一些其他实施例的剖视图2600。图31示出了对应于方块3912的一些其他实施例的剖视图3100。
在方块3914处，在第二介电层上方沉积第二带电介电层。图15示出了对应于方块3914的一些实施例的剖视图1500。图26示出了对应于方块3914的一些其他实施例的剖视图2600。图31示出了对应于方块3914的一些其他实施例的剖视图3100。
在方块3916处，将第二带电介电层、第二介电层、第一带电介电层和第一ESL图案化，以在第二带电介电层、第二介电层、第一带电介电层和第一ESL中形成第二开口。图16示出了对应于方块3916的一些实施例的剖视图1600。图28示出了对应于方块3916的一些其他实施例的剖视图2800。图32和/或图33示出了对应于方块3916的一些其他实施例的剖视图3200、3300。
在方块3918处，在第二开口中沉积第二导电层，以在第二开口中形成第二导电互连线。图17示出了对应于方块3918的一些实施例的剖视图1700。图29示出了对应于方块3918的一些其他实施例的剖视图2900。图34示出了对应于方块3918的一些其他实施例的剖视图3400。
在方块3920处，在第二带电介电层上方沉积第二ESL。图18示出了对应于方块3920的一些实施例的剖视图1800。图26示出了对应于方块3920的一些其他实施例的剖视图2600。图35示出了对应于方块3920的一些其他实施例的剖视图3500。
在方块3922处，在第二ESL上方沉积第三介电层。图18示出了对应于方块3922的一些实施例的剖视图1800。图26示出了对应于方块3922的一些其他实施例的剖视图2600。图35示出了对应于方块3922的一些其他实施例的剖视图3500。
在方块3924处，将第三介电层图案化以在第三介电层中形成第三开口。图19示出了对应于方块3924的一些实施例的剖视图1900。图27示出了对应于方块3924的一些其他实施例的剖视图2700。图36和/或图37示出了对应于方块3924的一些其他实施例的剖视图3600、3700。
在方块3926处，在第三开口中沉积第三导电层，以在第三开口中形成第三导电互连线。图20示出了对应于方块3926的一些实施例的剖视图2000。图29示出了对应于方块3926的一些其他实施例的剖视图2900。图38示出了对应于方块3926的一些其他实施例的剖视图3800。
在一些实施例中，方法3900进一步包括接合第二衬底于衬底之上，研磨第二衬底以减薄第二衬底，并在第二衬底中形成TSV。
因此，本实用新型实施例涉及集成芯片和形成集成芯片的方法，集成芯片包括设置在覆盖于衬底的介电层的相对两侧上的一对带电介电层，以改善集成芯片的可靠度。
因此，在一些实施例中，本实用新型实施例涉及集成芯片，其包括第一介电层覆盖于衬底和位在第一介电层内的第一导电互连线。接合层在第一介电层之上。接合层包括接合介电层以及在接合介电层中的接合互连线。第一带电介电层沿着第一介电层的底部。第二带电介电层沿着第一介电层的顶部。第一带电介电层和第二带电介电层具有相同的极性。在一些实施例中，第一带电介电层包括第一介电质且第二带电介电层包括第一介电质。在一些实施例中，第一带电介电层包括第一介电质且第二带电介电层包括第二介电质，第二介电质不同于第一介电质。在一些实施例中，第一带电介电层包括第一带电介电膜和在第一带电介电膜上方的第二带电介电膜，并且其中第二带电介电层包括第三带电介电膜和在第三带电介电膜上方的第四带电介电膜。在一些实施例中，集成芯片还包括在第一介电层下方的第一刻蚀停止层(ESL)，其中第一带电介电层在第一ESL和第一介电层之间，以及在第一介电层上方的第二ESL，其中第二带电介电层在第一介电层和第二ESL之间。在一些实施例中，集成芯片还包括第二导电互连线，第二导电互连线在第一导电互连线上方，其中第二导电互连线直接位在第二带电介电层和第二ESL上，并且其中第一导电互连线延伸通过第二ESL、第二带电介电层、第一介电层、第一带电介电层和第一ESL。在一些实施例中，集成芯片还包括第二导电互连线，第二导电互连线在第一导电互连线上方，其中第二ESL在第二导电互连线的侧壁上，其中第二导电互连线的底面在第二带电介电层的顶面上，且其中第一导电互连线延伸通过第二带电介电层、第一介电层、第一带电介电层和第一ESL。在一些实施例中，集成芯片还包括第二导电互连线，第二导电互连线在第一导电互连线上方，其中第二ESL在第二导电互连线的侧壁上，其中第二带电介电层在第二导电互连线的侧壁上，其中第二导电互连线的底面在第二带电介电层的上表面上，其中第一导电互连线延伸通过第二带电介电层、第一介电层、第一带电介电层和第一ESL。在一些实施例中，集成芯片还包括第二导电互连线，第二导电互连线在第一导电互连线上方，其中第二ESL在第二导电互连线的侧壁上，其中第二带电介电层在第二导电互连线的侧壁上，其中第二导电互连线的底面在第一介电层的顶面上，其中第一导电互连线延伸通过第一介电层、第一带电介电层和第一ESL。在一些实施例中，集成芯片还包括第二导电互连线，第二导电互连线在第一介电层内且在第一导电互连线上方，其中第一导电互连线设置在第一介电层中并延伸通过第一带电介电层和第一ESL，其中第二带电介电层在第二导电互连线的侧壁上，并且其中第二ESL在第二导电互连线的顶面上。在一些实施例中，第一带电介电层的厚度大约等于第二带电介电层的厚度。
在其他实施例中，本实用新型实施例涉及集成芯片，其包括沿第一半导体衬底排列的第一半导体衬底和半导体组件。第一刻蚀停止层(ESL)覆盖于第一半导体衬底。第一ESL包括第一介电质。第一带电介电层覆盖于第一ESL。第一带电介电层包括第二介电质，第二介电质与第一介电质不同，且具有第一固定电荷密度。第一介电层覆盖于第一带电介电层。第一导通孔在第一介电层内。第二带电介电层覆盖于第一介电层。第二带电介电层包括具有第二固定电荷密度的第三介电质。第一固定电荷密度有第一符号，第二固定带电密度有第一符号。第一接合层覆盖于第二带电介电层。第一接合层包括在第一接合介电层中的第一接合互连线。第二接合层覆盖于第一接合层。第二接合层包括在第二接合介电层中的第二接合互连线。第二接合互连线与第一接合互连线接合。第二半导体衬底在第二接合层之上。在一些实施例中，集成芯片还包括第二ESL，在第二带电介电层上方，其中第二ESL包括第四介电质，第四介电质不同于第三介电质；第二介电层，在第二ESL上方；第三ESL层，覆盖于第二介电层，第三ESL包括第五介电质；第三带电介电层，覆盖于第三ESL，第三带电介电层包括具有第一符号的第三固定电荷密度的第六介电质，第六介电质与第五介电质不同；第三介电层，覆盖于第三带电介电层；第四带电介电层，覆盖于第三介电层，第四带电介电层包括具有第一符号的第四固定电荷密度的第七介电质；以及第二导通孔，延伸通过第四带电介电层、第三介电层、第三带电介电层和第三ESL。在一些实施例中，第一带电介电层具有第一厚度且第二带电介电层具有第二厚度，第二厚度大约等于第一厚度，其中第三带电介电层具有第三厚度且第四带电介电层具有第四厚度，第四厚度大约等于第三厚度。在一些实施例中，第一厚度和第二厚度小于第三厚度和第四厚度。在一些实施例中，第一厚度、第二厚度、第三厚度和第四厚度大致相等。
在又一个实施例中，本实用新型实施例涉及形成集成芯片的方法。方法包括在第一衬底上沉积第一刻蚀停止层(ESL)。第一带电介电层沉积在第一ESL上。第一带电介电层具有第一厚度和第一极性。第一介电层沉积在第一带电介电层上。第二带电介电层沉积在第一介电层上。第二带电介电层具有第二厚度和第一极性。第二带电介电层、第一介电层、第一带电介电层和第一ESL被图案化，以在第二带电介电层、第一介电层、第一带电介电层和第一ESL中形成第一开口。第一导电层沉积在第一开口中，以在第一开口中形成第一导电互连线。在一些实施例中，方法还包括在第二带电介电层上方沉积第二ESL，沿第一接合层和第二接合层接合第二衬底于第一衬底上方，以及在第二衬底上执行研磨工艺。在一些实施例中，在沉积第一带电介电层时，控制第一带电介电层的第一温度，以控制第一带电介电层的固定电荷密度，以及在沉积第二带电介电层时，控制第二带电介电层的第二温度，以控制第二带电介电层的固定电荷密度。在一些实施例中，沉积第一带电介电层包括沉积第一带电介电膜以及沉积第二带电介电膜于第一带电介电膜上方，并且其中沉积第二带电介电层包括沉积第三带电介电膜以及沉积第四带电介电膜于第三带电介电膜上方。
上述概述了几个实施例中的特征，以便本领域技术人员可以更好地理解本发明的态样。本领域技术人员应当理解，他们可以容易地使用本实用新型实施例作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该意识到，这样的等效结构不脱离本实用新型实施例的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以在本文中进行各种改变、替换和变更。

Claims (10)

1.一种集成芯片，其特征在于，包括：
第一介电层，覆盖于衬底；
第一导电互连线，在所述第一介电层内；
接合层，在所述第一介电层上方，所述接合层包括接合介电层及在所述接合介电层中的接合互连线；
第一带电介电层，沿着所述第一介电层的底部；以及
第二带电介电层，沿着所述第一介电层的顶部，其中所述第一带电介电层和所述第二带电介电层具有相同的极性。
2.根据权利要求1所述的集成芯片，其特征在于，所述第一带电介电层包括第一介电质且所述第二带电介电层包括所述第一介电质。
3.根据权利要求1所述的集成芯片，其特征在于，所述第一带电介电层包括第一介电质且所述第二带电介电层包括第二介电质，所述第二介电质不同于所述第一介电质。
4.根据权利要求1所述的集成芯片，其特征在于，所述第一带电介电层包括第一带电介电膜和在所述第一带电介电膜上方的第二带电介电膜，并且其中所述第二带电介电层包括第三带电介电膜和在所述第三带电介电膜上方的第四带电介电膜。
5.根据权利要求1所述的集成芯片，其特征在于，所述集成芯片还包括：
第一刻蚀停止层，在所述第一介电层下方，其中所述第一带电介电层在所述第一刻蚀停止层和所述第一介电层之间；以及
第二刻蚀停止层，在所述第一介电层上方，其中所述第二带电介电层在所述第一介电层和所述第二刻蚀停止层之间。
6.一种集成芯片，其特征在于，包括：
第一半导体衬底；
半导体组件，沿所述第一半导体衬底排列；
第一刻蚀停止层，覆盖于所述第一半导体衬底，所述第一刻蚀停止层包括第一介电质；
第一带电介电层，覆盖于所述第一刻蚀停止层，所述第一带电介电层包括具有第一固定电荷密度的第二介电质，所述第二介电质不同于所述第一介电质；
第一介电层，覆盖于所述第一带电介电层；
第一导通孔，在所述第一介电层内；
第二带电介电层，覆盖于所述第一介电层，所述第二带电介电层包括具有第二固定电荷密度的第三介电质，其中所述第一固定电荷密度具有第一符号，所述第二固定电荷密度具有所述第一符号；
第一接合层，覆盖于所述第二带电介电层，所述第一接合层包括在第一接合介电层中的第一接合互连线；
第二接合层，覆盖于所述第一接合层，所述第二接合层包括在第二接合介电层中的第二接合互连线，其中所述第二接合互连线接合至所述第一接合互连线；以及
第二半导体衬底，在所述第二接合层上方。
7.根据权利要求6所述的集成芯片，其特征在于，所述集成芯片还包括：
第二刻蚀停止层，在所述第二带电介电层上方，其中所述第二刻蚀停止层包括第四介电质，所述第四介电质不同于所述第三介电质；
第二介电层，在所述第二刻蚀停止层上方；
第三刻蚀停止层，覆盖于所述第二介电层，所述第三刻蚀停止层包括第五介电质；
第三带电介电层，覆盖于所述第三刻蚀停止层，所述第三带电介电层包括具有所述第一符号的第三固定电荷密度的第六介电质，所述第六介电质与所述第五介电质不同；
第三介电层，覆盖于所述第三带电介电层；
第四带电介电层，覆盖于所述第三介电层，所述第四带电介电层包括具有所述第一符号的第四固定电荷密度的第七介电质；以及
第二导通孔，延伸通过所述第四带电介电层、所述第三介电层、所述第三带电介电层和所述第三刻蚀停止层。
8.根据权利要求7所述的集成芯片，其特征在于，所述第一带电介电层具有第一厚度且所述第二带电介电层具有第二厚度，所述第二厚度等于所述第一厚度，其中所述第三带电介电层具有第三厚度且所述第四带电介电层具有第四厚度，所述第四厚度等于所述第三厚度。
9.根据权利要求8所述的集成芯片，其特征在于，所述第一厚度和所述第二厚度小于所述第三厚度和所述第四厚度。
10.根据权利要求8所述的集成芯片，其特征在于，所述第一厚度、所述第二厚度、所述第三厚度和所述第四厚度相等。
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