RU2015145348A - Запоминающее устройство на основе изменения сопротивления - Google Patents

Запоминающее устройство на основе изменения сопротивления Download PDF

Info

Publication number
RU2015145348A
RU2015145348A RU2015145348A RU2015145348A RU2015145348A RU 2015145348 A RU2015145348 A RU 2015145348A RU 2015145348 A RU2015145348 A RU 2015145348A RU 2015145348 A RU2015145348 A RU 2015145348A RU 2015145348 A RU2015145348 A RU 2015145348A
Authority
RU
Russia
Prior art keywords
storage device
mos transistor
bit line
signal
change
Prior art date
Application number
RU2015145348A
Other languages
English (en)
Other versions
RU2620502C2 (ru
Inventor
Масахиро ТАКАХАСИ
Акира КАТАЯМА
Донг Кеун КИМ
Биоунг Чан ОХ
Original Assignee
Кабусики Кайся Тосиба
Ск Хиникс Инк.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Кабусики Кайся Тосиба, Ск Хиникс Инк. filed Critical Кабусики Кайся Тосиба
Publication of RU2015145348A publication Critical patent/RU2015145348A/ru
Application granted granted Critical
Publication of RU2620502C2 publication Critical patent/RU2620502C2/ru

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0061—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Claims (64)

1. Запоминающее устройство на основе изменения сопротивления, содержащее:
первую ячейку запоминающего устройства, включающую в себя элемент с изменяемым сопротивлением;
линию слова, подключенную к первой ячейке запоминающего устройства, причем линия слова возбуждается на основе сигнала адреса;
первую битовую линию, подключенную к первой ячейке запоминающего устройства и пересекающую линию слова, причем первая битовая линия выбирается на основе сигнала адреса;
первый инвертор, включающий в себя первый входной контактный вывод, первый выходной контактный вывод и первый и второй контактные выводы напряжения;
второй инвертор, включающий в себя второй входной контактный вывод, второй выходной контактный вывод и третий и четвертый контактные выводы напряжения, причем второй входной контактный вывод подключается к первому выходному контактному выводу, второй выходной контактный вывод подключается к первому входному контактному выводу;
первый МОП-транзистор, подключенный к первому выходному контактному выводу;
второй МОП-транзистор, подключенный ко второму выходному контактному выводу;
третий МОП-транзистор, подключенный к первому контактному выводу напряжения;
четвертый МОП-транзистор, подключенный к третьему контактному выводу напряжения;
пятый МОП-транзистор, имеющий путь тока, один конец которого подключается к первому контактному выводу напряжения, причем пятый МОП-транзистор имеет затвор, на который подается первый сигнал;
вторую битовую линию, подключенную к другому концу упомянутого пути тока; и
шестой МОП-транзистор, подключенный между второй битовой линией и первой битовой линией, причем шестой МОП-транзистор
имеет затвор, на который подается второй сигнал,
при этом, до того, как шестой МОП-транзистор включается посредством второго сигнала, пятый МОП-транзистор включается посредством первого сигнала.
2. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором первый контактный вывод напряжения подает ток во вторую битовую линию, тем самым заряжая вторую битовую линию.
3. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором первый сигнал включает в себя сигнал разрешения считывания, который разрешает операцию считывания, и второй сигнал включает в себя сигнал выбора столбца, который выбирает первую битовую линию.
4. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором пятый МОП-транзистор включает в себя транзистор, который ограничивает ток считывания, протекающий через первую ячейку запоминающего устройства, и шестой МОП-транзистор включает в себя транзистор выбора столбца, который выбирает первую битовую линию.
5. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором пятый МОП-транзистор включается через формирование первого сигнала посредством использования одного из сигнала адреса и сигнала, сформированного из сигнала адреса.
6. Запоминающее устройство на основе изменения сопротивления по п. 1, дополнительно содержащее седьмой МОП-транзистор, подключенный между второй битовой линией и другим концом упомянутого пути тока пятого МОП-транзистора, причем к затвору седьмого МОП-транзистора прикладывается неизменяющееся постоянное напряжение.
7. Запоминающее устройство на основе изменения сопротивления по п. 1, дополнительно содержащее схему, которая подает опорный ток во второй выходной контактный вывод,
при этом данные, сохраненные в первой ячейке запоминающего устройства, сохраняются в первом и втором инверторах на основе разности между опорным током и током считывания, протекающим через первый выходной контактный вывод в ходе операции считывания.
8. Запоминающее устройство на основе изменения сопротивления по п. 1, дополнительно содержащее матрицу ячеек запоминающего устройства, которая включает в себя множество ячеек запоминающего устройства, размещаемых в матричной форме, причем каждая из ячеек запоминающего устройства имеет элемент с изменяемым сопротивлением, причем ячейки запоминающего устройства в матрице ячеек запоминающего устройства включают в себя первую ячейку запоминающего устройства.
9. Запоминающее устройство на основе изменения сопротивления по п. 1,
в котором элемент с изменяемым сопротивлением включает в себя элемент с магнитным туннельным переходом (MTJ), сопротивление которого изменяется посредством, по меньшей мере, одного из подачи тока в него и приложения напряжения к нему.
10. Запоминающее устройство на основе изменения сопротивления, содержащее:
первую ячейку запоминающего устройства, включающую в себя элемент с изменяемым сопротивлением;
линию слова, подключенную к первой ячейке запоминающего устройства, причем линия слова возбуждается на основе сигнала адреса;
первую битовую линию, подключенную к первой ячейке запоминающего устройства и пересекающую линию слова, причем первая битовая линия выбирается на основе сигнала адреса;
первый инвертор, имеющий первый входной контактный вывод, первый выходной контактный вывод и первый и второй контактные выводы напряжения;
второй инвертор, имеющий второй входной контактный вывод, второй выходной контактный вывод и третий и четвертый контактные выводы напряжения, причем второй входной контактный вывод подключается к первому выходному контактному выводу, второй выходной контактный вывод подключается к первому входному контактному выводу;
первый МОП-транзистор, подключенный к первому выходному контактному выводу;
второй МОП-транзистор, подключенный ко второму выходному контактному выводу;
третий МОП-транзистор, подключенный к первому контактному выводу напряжения;
четвертый МОП-транзистор, подключенный к третьему контактному выводу напряжения;
пятый МОП-транзистор, имеющий путь тока, один конец которого подключается к затвору третьего МОП-транзистора, причем пятый МОП-транзистор имеет затвор, на который подается первый сигнал;
вторую битовую линию, подключенную к другому концу упомянутого пути тока пятого МОП-транзистора; и
шестой МОП-транзистор, подключенный между второй битовой линией и первой битовой линией, причем шестой МОП-транзистор имеет затвор, на который подается второй сигнал,
при этом, до того, как шестой МОП-транзистор включается посредством второго сигнала, пятый МОП-транзистор включается посредством первого сигнала.
11. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором ток подается с упомянутого одного конца пути тока пятого МОП-транзистора во вторую битовую линию, тем самым заряжая вторую битовую линию.
12. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором первый сигнал включает в себя сигнал разрешения считывания, который разрешает операцию считывания, и второй сигнал включает в себя сигнал выбора столбца, который выбирает первую битовую линию.
13. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором пятый МОП-транзистор включает в себя транзистор, который ограничивает ток считывания, протекающий через первую ячейку запоминающего устройства, и шестой МОП-транзистор включает в себя транзистор выбора столбца, который выбирает первую битовую линию.
14. Запоминающее устройство на основе изменения сопротивления по п. 10,
в котором пятый МОП-транзистор включается через формирование первого сигнала посредством использования одного из сигнала адреса и сигнала, сформированного из сигнала адреса.
15. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее седьмой МОП-транзистор, подключенный к упомянутому одному концу пути тока пятого МОП-транзистора,
при этом, до того, как шестой МОП-транзистор включается, включается седьмой МОП-транзистор.
16. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее седьмой МОП-транзистор, подключенный между второй битовой линией и другим концом упомянутого пути тока пятого МОП-транзистора, причем к затвору седьмого МОП-транзистора прикладывается неизменяющееся постоянное напряжение.
17. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее схему, которая прикладывает опорное напряжение к затвору четвертого МОП-транзистора,
при этом данные, сохраненные в первой ячейке запоминающего устройства, сохраняются в первом и втором инверторах на основе разности между соответствующими токами, протекающими через первый выходной контактный вывод и второй выходной контактный вывод в ходе операции считывания.
18. Запоминающее устройство на основе изменения сопротивления по п. 10, дополнительно содержащее матрицу ячеек запоминающего устройства, которая включает в себя множество ячеек запоминающего устройства, размещаемых в матричной форме, причем каждая из ячеек запоминающего устройства имеет элемент с изменяемым сопротивлением, причем ячейки запоминающего устройства в матрице ячеек запоминающего устройства включают в себя первую ячейку запоминающего устройства.
19. Запоминающее устройство на основе изменения сопротивления, содержащее:
ячейку запоминающего устройства, расположенную в местоположении, в котором локальная битовая линия и линия слова пересекают друг друга, причем ячейка запоминающего устройства имеет элемент с изменяемым сопротивлением, при этом ячейка запоминающего устройства подключается как к локальной битовой линии, так и к линии слова;
считывающий усилитель, который считывает данные, сохраненные в ячейке запоминающего устройства, посредством подачи тока считывания в ячейку запоминающего устройства; и
глобальную битовую линию, подключенную между локальной битовой линией и считывающим усилителем, причем глобальная битовая линия подает ток считывания, подаваемый посредством считывающего усилителя, в локальную битовую линию,
при этом считывающий усилитель заряжает глобальную битовую линию до того, как локальная битовая линия и глобальная битовая линия подключаются между собой.
20. Запоминающее устройство на основе изменения сопротивления по п. 19,
в котором считывающий усилитель инициирует заряд глобальной битовой линии в ответ на одно из команды активации, сигнала адреса, который обозначает локальную битовую линию и линию слова либо область, содержащую локальную битовую линию и линию слова, и сигнала, сформированного из сигнала адреса.
RU2015145348A 2013-03-22 2014-03-11 Запоминающее устройство на основе изменения сопротивления RU2620502C2 (ru)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201361804557P 2013-03-22 2013-03-22
US61/804,557 2013-03-22
US14/018,242 US9001559B2 (en) 2013-03-22 2013-09-04 Resistance change memory
US14/018,242 2013-09-04
PCT/JP2014/057026 WO2014148405A1 (en) 2013-03-22 2014-03-11 Resistance change memory

Publications (2)

Publication Number Publication Date
RU2015145348A true RU2015145348A (ru) 2017-04-28
RU2620502C2 RU2620502C2 (ru) 2017-05-26

Family

ID=51569032

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2015145348A RU2620502C2 (ru) 2013-03-22 2014-03-11 Запоминающее устройство на основе изменения сопротивления

Country Status (6)

Country Link
US (2) US9001559B2 (ru)
JP (1) JP2016517127A (ru)
CN (1) CN105378845B (ru)
RU (1) RU2620502C2 (ru)
TW (1) TWI540577B (ru)
WO (1) WO2014148405A1 (ru)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019480A (ko) * 2013-08-14 2015-02-25 에스케이하이닉스 주식회사 전자 장치
US9330732B2 (en) * 2014-03-12 2016-05-03 Kabushiki Kaisha Toshiba Semiconductor memory device
US9679643B1 (en) 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置
KR20180044582A (ko) * 2016-10-24 2018-05-03 에스케이하이닉스 주식회사 전자 장치
JP2018160296A (ja) * 2017-03-22 2018-10-11 東芝メモリ株式会社 半導体記憶装置
RU175892U1 (ru) * 2017-07-25 2017-12-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ставропольский государственный аграрный университет" Аналоговое запоминающее устройство
JP2019160368A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2020009514A (ja) * 2018-07-11 2020-01-16 キオクシア株式会社 メモリデバイス
US10886333B2 (en) 2019-03-01 2021-01-05 International Business Machines Corporation Memory structure including gate controlled three-terminal metal oxide components
KR20200127743A (ko) * 2019-05-03 2020-11-11 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
JP2022049383A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 メモリデバイス
US11501815B2 (en) * 2021-02-09 2022-11-15 Micron Technology, Inc. Sensing scheme for a memory with shared sense components
CN116434795B (zh) * 2023-06-13 2023-08-25 上海海栎创科技股份有限公司 控制rom位线充电电压的电路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19545557A1 (de) * 1995-12-06 1997-06-12 Siemens Ag Festspeicher und Verfahren zur Ansteuerung desselben
JP3812805B2 (ja) * 2001-01-16 2006-08-23 日本電気株式会社 トンネル磁気抵抗素子を利用した半導体記憶装置
JP4737886B2 (ja) * 2001-08-09 2011-08-03 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6678189B2 (en) * 2002-02-25 2004-01-13 Hewlett-Packard Development Company, L.P. Method and system for performing equipotential sensing across a memory array to eliminate leakage currents
JP4071531B2 (ja) 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
KR100521363B1 (ko) * 2002-10-07 2005-10-13 삼성전자주식회사 마그네틱 랜덤 액세스 메모리의 데이터 센싱 회로 및 그방법
KR100541816B1 (ko) * 2003-09-19 2006-01-10 삼성전자주식회사 반도체 메모리에서의 데이터 리드 회로 및 데이터 리드 방법
JP4606869B2 (ja) 2004-12-24 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置
JP5031324B2 (ja) * 2005-11-07 2012-09-19 三星電子株式会社 相変化メモリ装置及びそれの読み出し方法
JP4969999B2 (ja) * 2006-11-09 2012-07-04 株式会社東芝 磁気記憶装置
KR100919565B1 (ko) * 2007-07-24 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
KR20090096294A (ko) * 2008-03-07 2009-09-10 삼성전자주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
JP5221222B2 (ja) * 2008-06-25 2013-06-26 株式会社東芝 半導体記憶装置
JP5060435B2 (ja) * 2008-09-04 2012-10-31 株式会社東芝 半導体記憶装置
JP2010182353A (ja) 2009-02-04 2010-08-19 Elpida Memory Inc 半導体記憶装置とその読み出し方法
KR101205100B1 (ko) * 2010-08-30 2012-11-26 에스케이하이닉스 주식회사 비휘발성 메모리 장치
KR20120069380A (ko) 2010-12-20 2012-06-28 에스케이하이닉스 주식회사 자기 메모리 장치 및 이를 위한 레퍼런스 셀의 프로그램 방법 및 검증 방법
KR20120126434A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 센싱 방법

Also Published As

Publication number Publication date
TWI540577B (zh) 2016-07-01
US9001559B2 (en) 2015-04-07
US20150179252A1 (en) 2015-06-25
US9484091B2 (en) 2016-11-01
TW201503130A (zh) 2015-01-16
JP2016517127A (ja) 2016-06-09
CN105378845B (zh) 2017-11-17
US20140286081A1 (en) 2014-09-25
RU2620502C2 (ru) 2017-05-26
CN105378845A (zh) 2016-03-02
WO2014148405A1 (en) 2014-09-25

Similar Documents

Publication Publication Date Title
RU2015145348A (ru) Запоминающее устройство на основе изменения сопротивления
US8395924B2 (en) Non-volatile memory device and method for programming the same
EP3304560B1 (en) Phase change memory current
US20140104933A1 (en) Semiconductor memory
JP2013251040A (ja) 抵抗式メモリのための感知増幅器回路
JP6315484B2 (ja) メモリセル及び記憶装置
US9472256B1 (en) Magnetic memory having two transistors and two magnetic tunnel junctions per memory cell
KR20120012709A (ko) 메모리 장치, 이의 프리차지 제어 방법, 및 이를 포함하는 장치들
US9589630B2 (en) Low voltage current reference generator for a sensing amplifier
US9336871B2 (en) Resistance change memory
US20170069380A1 (en) Memory device
US8908458B2 (en) Sense amplifier circuit for nonvolatile memory
CN107818806B (zh) 半导体存储装置
JP6039805B2 (ja) 半導体記憶装置および記憶データの読み出し方法
JP2008182217A5 (ru)
US9934834B2 (en) Magnetoresistive memory device
JP2009129471A (ja) 不揮発性半導体記憶装置及びその処理方法
KR101204923B1 (ko) 비휘발성 메모리 장치
JP2013140667A5 (ru)
KR20150126396A (ko) 메모리 디바이스 내의 감지 증폭기용 셀프 타이머
JP6163817B2 (ja) 不揮発性メモリセルおよび不揮発性メモリ
CN111986716A (zh) 用于读出放大器电路的输入电路器件
JP6288643B2 (ja) 不揮発性ラッチ回路
KR20150073487A (ko) 반도체 메모리 장치
KR20140080943A (ko) 비휘발성 메모리 장치

Legal Events

Date Code Title Description
PC41 Official registration of the transfer of exclusive right

Effective date: 20180208