JP3584900B2 - バンドギャップ基準電圧回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、バンドギャップセル回路と差動増幅回路とから構成されるバンドギャップ基準電圧回路に関する。
【０００２】
【発明が解決しようとする課題】
近年、車両（例えば自動車）の電子制御システムの高度化に伴って、車両に多くの電子制御ユニット（以下、ＥＣＵと称す）が搭載されるようになっている。ＥＣＵはマイクロコンピュータを主体として構成されており、動作用の主電源やＲＡＭをバックアップするためのバックアップ用の電源を備えている。そして、システムの規模が増大するにつれて、イグニッションスイッチがオンの場合におけるＥＣＵ全体の消費電流の増大に加え、イグニッションスイッチがオフの場合における上記バックアップ用の電源などの動作電流（スタンバイ電流）の増大が問題となっている。スタンバイ電流の増大は、バッテリ上がりの原因となるからである。
【０００３】
電源回路は、バンドギャップ基準電圧回路、出力電圧検出回路、誤差増幅回路、定電流回路などから構成されており、動作電流を低減するためにはバンドギャップ基準電圧回路をはじめとする各回路の動作電流を低減する必要がある。
【０００４】
図４は、モノリシックＩＣとしてバイポーラプロセスにより製造されるバンドギャップ基準電圧回路の電気的構成を示している。このバンドギャップ基準電圧回路１は、定電流回路２、定電圧回路３、バンドギャップセル回路４およびオペアンプ５から構成されており、ＩＣの端子６、７から電源電圧Ｖｃｃを入力し、ＩＣの端子８、７から温度変動の小さいバンドギャップ基準電圧ＶＢＧを出力するようになっている。
【０００５】
このうちバンドギャップセル回路４は、端子８と７との間に抵抗Ｒ１とダイオード接続されたトランジスタＱ１との直列回路および抵抗Ｒ２とトランジスタＱ２と抵抗Ｒ３との直列回路が接続された回路形態となっている。トランジスタＱ１とＱ２のベースは共通に接続されており、その共通ベース線およびトランジスタＱ２のコレクタは、それぞれオペアンプ５の入力トランジスタＱ３およびＱ４の各ベースに接続されている。
【０００６】
バンドギャップセル回路４の上記直列回路には常時バイアス電流が流れるので、バンドギャップ基準電圧回路１の動作電流（消費電流）を低減するためには、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を高めてそのバイアス電流を低減することが有効である。しかしながら、バイアス電流を低減すると、オペアンプ５の入力バイアス電流（入力トランジスタＱ３、Ｑ４のベース電流）のばらつきの影響を受け易くなり、基準電圧ＶＢＧの温度特性が悪化してしまう。
【０００７】
例えば、製造プロセスに起因してあるウェハロットにおけるトランジスタのｈＦＥが設計値よりも小さくなった場合、オペアンプ５の入力バイアス電流が増加し、その分だけバンドギャップセル回路４におけるトランジスタＱ１のベース電流が減少する。これに伴って、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥが低下するので、基準電圧ＶＢＧは設計値よりも低下してしまう。
【０００８】
そこで、例えば室温において抵抗Ｒ２の抵抗値をレーザトリミングによって調整することにより、基準電圧ＶＢＧを設計値に合わせ込むことが行われている（上述の場合には抵抗Ｒ２の抵抗値を高めに設定する）。その結果、室温での電圧精度は向上する。しかし、基準電圧ＶＢＧにおいてトランジスタＱ１のベース・エミッタ間電圧ＶＢＥとトランジスタＱ１、Ｑ２のベース・エミッタ間電圧差ΔＶＢＥとの加算割合が設計値からずれてしまうため、本来ほぼ０となるべき温度係数が正方向または負方向にずれてしまう（上述の場合には正方向にずれる）。こうしたことから、従来のバンドギャップ基準電圧回路１においては、温度係数の増大を防止するために、バンドギャップセル回路４に比較的大きいバイアス電流を流す必要があった。
【０００９】
本発明は上記事情に鑑みてなされたもので、その目的は、製造プロセスで生じる特性のばらつきによる温度特性の悪化を防止しつつ動作電流を低減することができるバンドギャップ基準電圧回路を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載した手段によれば、差動増幅回路の入力トランジスタがカスケード接続された第１および第２の入力トランジスタから構成されているので、バンドギャップセル回路の後段に位置する差動増幅回路の入力インピーダンスが高くなり、バンドギャップセル回路の第１ないし第３の抵抗の抵抗値を高く設定し第１および第２のトランジスタに流れる電流（バンドギャップセル回路のバイアス電流）を低減しても、差動増幅回路の入力バイアス電流が第１および第２のトランジスタのベース電流に対して十分に小さくなる。従って、製造プロセスで特性のばらつき（例えばトランジスタのｈFEのばらつき）が生じても、差動増幅回路の入力バイアス電流のばらつきがバンドギャップセル回路のバイアス状態に及ぼす影響が小さくなり、ほぼ設計値通りの基準電圧を得ることができる。
【００１１】
その結果、トリミングが不要あるいはトリミングによる抵抗値の調整量が減少し、第１のトランジスタのベース・エミッタ間電圧ＶＢＥと第１のトランジスタと第２のトランジスタとのベース・エミッタ間電圧差ΔＶＢＥとの加算割合がほぼ設計値通りとなるので、出力される基準電圧の温度特性の低下を防止することができる。そして、第１ないし第３の抵抗の抵抗値を高く設定できるので、バンドギャップセル回路のバイアス電流ひいてはバンドギャップ基準電圧回路の動作電流（消費電流）を低減することができる。
【００１４】
請求項２に記載した手段によれば、差動増幅回路は、その入力トランジスタにベース電流を供給するバイアス電流補償回路を備えて構成されているので、バンドギャップセル回路から差動増幅回路に流れ込む（あるいは流れ出す）電流がほぼ０となる。従って、バンドギャップセル回路のバイアス電流を一層小さく設定することができる。
【００１５】
【発明の実施の形態】
（第１の実施形態）
以下、入力インピーダンスを高める点において本発明に関連するバンドギャップ基準電圧回路を、第１の実施形態として図１を参照しながら説明する。
図１は、モノリシックＩＣとしてＢｉＣＭＯＳのプロセスにより製造されるバンドギャップ基準電圧回路の電気的構成を示している。このＩＣは、例えば自動車に搭載される電子制御ユニット（ＥＣＵ）に用いられるもので、図示しないＣＰＵやメモリなどのディジタル回路、種々のアナログ回路、電源回路などがワンチップ化された構成となっている。
【００１６】
バンドギャップ基準電圧回路１１は、定電流回路１２、定電圧回路１３、バンドギャップセル回路１４、オペアンプ１５および電流折返し回路１６から構成されており、ＩＣの端子１７、１８から電源電圧Ｖｃｃ（例えばバッテリ電圧ＶＢ）を入力し、ＩＣの端子１９、１８から例えば１．２２Ｖのバンドギャップ基準電圧ＶＢＧ（以下、単に基準電圧ＶＢＧと称す）を出力するようになっている。この基準電圧ＶＢＧは温度変動が極めて小さく、ＩＣ外部のみならずＩＣ内部の電源回路やアナログ回路にも供給されるようになっている。
【００１７】
定電流回路１２は、端子１７に接続されたＩＣ内部の電源線２０と端子１８に接続されたＩＣ内部の電源線２１との間に接続されており、トランジスタＱ１１〜Ｑ１６と抵抗Ｒ１１〜Ｒ１３とから構成される自己バイアス形式の定電流回路である。すなわち、トランジスタＱ１１のベース・エミッタ間に接続された抵抗Ｒ１２には、そのベース・エミッタ間電圧ＶＢＥと抵抗Ｒ１２の抵抗値とに基づいて決まる一定電流が流れ、この電流はマルチコレクタ構造のＰＮＰ形のトランジスタＱ１４のコレクタ電流となってトランジスタＱ１１に供給される。上記トランジスタＱ１４およびＰＮＰ形のトランジスタＱ１５、Ｑ１６は、その各エミッタが電源線２０に接続されるとともに各ベースが共通に接続されたカレントミラー回路を構成しており、トランジスタＱ１５、Ｑ１６には上記一定電流が流れるようになっている。
【００１８】
定電圧回路１３は、電源線２０と２１との間に上記トランジスタＱ１５のエミッタ・コレクタ間を介して７個のダイオードＤ１１〜Ｄ１７が直列に接続された回路構成となっている。ダイオードＤ１１のアノードには出力用のＮＰＮ形のトランジスタＱ１７のベースが接続されており、そのトランジスタＱ１７のコレクタとエミッタはそれぞれ電源線２０と定電圧線２２に接続されている。ここで、ダイオードＤ１１〜Ｄ１７の順方向電圧をＶＦ、トランジスタＱ１５の飽和電圧をＶＣＥ（ｓａｔ） とすれば、電源電圧Ｖｃｃが（７・ＶＦ＋ＶＣＥ（ｓａｔ） ）以上である場合に定電圧動作が開始され、定電圧線２２の電圧は６・ＶＦの一定電圧となる。オペアンプ１５は、この一定電圧を電源電圧として動作するので、電源電圧Ｖｃｃの変動による影響を受けにくくなり、安定した動作が可能となる。
【００１９】
バンドギャップセル回路１４は、抵抗Ｒ１４（第１の抵抗に相当）とダイオード接続されたＮＰＮ形のトランジスタＱ１８（第１のトランジスタに相当）のコレクタ・エミッタ間との直列回路（第１の直列回路に相当）、および抵抗Ｒ１５（第２の抵抗に相当）とＮＰＮ形のトランジスタＱ１９（第２のトランジスタに相当）のコレクタ・エミッタ間と抵抗Ｒ１６（第３の抵抗に相当）との直列回路（第２の直列回路に相当）が定電圧線２３と電源線２１との間に接続された回路構成となっている。トランジスタＱ１８とＱ１９とはベース同士が接続されており、このベース電位およびトランジスタＱ１９のコレクタ電位がそれぞれ本発明でいう第１の参照電圧および第２の参照電圧となる。定電圧線２３は抵抗Ｒ１７を介して上述の端子１９に接続されている。
【００２０】
オペアンプ１５は、入力段である差動増幅回路２４と出力段である出力回路２５とから構成されている。差動増幅回路２４の入力トランジスタは、Ｐチャネル型ＦＥＴであるＭＯＳトランジスタＱ２０、Ｑ２１から構成されており、上記トランジスタＱ１８、Ｑ１９のベースおよびトランジスタＱ１９のコレクタは、それぞれ抵抗Ｒ１８およびＲ１９を介して当該ＭＯＳトランジスタＱ２０およびＱ２１の各ゲートに接続されている。ＭＯＳトランジスタＱ２０、Ｑ２１の各ドレインは、それぞれトランジスタＱ２２と抵抗Ｒ２０、トランジスタＱ２３と抵抗Ｒ２１を介して電源線２１に接続され、各ソースは共通に接続された上で定電流駆動されるトランジスタＱ２４と抵抗Ｒ２２とを介して定電圧線２２に接続されている。
【００２１】
ＰＮＰ形のトランジスタＱ２５は、差動増幅回路２４の出力電圧をレベルシフトして出力回路２５に与えるためのもので、そのベースおよびコレクタはそれぞれトランジスタＱ２２のコレクタおよび電源線２１に接続され、そのエミッタは定電流駆動されるトランジスタＱ２７と抵抗Ｒ２３とを介して定電圧線２２に接続されている。これにより、トランジスタＱ２２のコレクタ電位はトランジスタＱ２３のコレクタ電位と同じＶＢＥに固定される。また、差動増幅回路２４を対象構造とするため、トランジスタＱ２１、Ｑ２３側にもトランジスタＱ２６、Ｑ２８と抵抗Ｒ２４とからなるベース電流補償回路が付加されている。
【００２２】
出力回路２５は、定電流駆動されるトランジスタＱ３１とダーリントン接続されたトランジスタＱ２９、Ｑ３０とが定電圧線２２と電源線２１との間に直列に接続された回路構成となっている。トランジスタＱ２９のベースは上記トランジスタＱ２５のエミッタに接続され、トランジスタＱ２９のエミッタは抵抗Ｒ２５を介して電源線２１に接続されている。また、定電圧線２２と２３との間にはＮＰＮ形の出力トランジスタＱ３２のコレクタ・エミッタ間が接続されている。このトランジスタＱ３２のベースは、トランジスタＱ２９（Ｑ３０、Ｑ３１）のコレクタに接続されている。なお、このコレクタと上記トランジスタＱ２２のコレクタとの間には、位相補償用のコンデンサＣ１１が接続されている。
【００２３】
電流折返し回路１６は、定電圧線２２に接続されたトランジスタＱ３３と、トランジスタＱ１６、Ｑ３３の各コレクタと電源線２１との間に接続されたＮＰＮ形トランジスタＱ３４、Ｑ３５からなるカレントミラー回路２６とにより構成されている。上述したトランジスタＱ２４、Ｑ２７、Ｑ２８、Ｑ３１およびＱ３３の各ベースは共通に接続されており、トランジスタＱ１６に流れる上記一定電流は、カレントミラー回路２６で折り返されてトランジスタＱ３３、Ｑ３１に流れる。また、上記一定電流に対し抵抗Ｒ２２、Ｒ２３、Ｒ２４の抵抗値に応じて減じられたほぼ一定の電流が、それぞれトランジスタＱ２４、Ｑ２７、Ｑ２８に流れる。
【００２４】
次に、バンドギャップ基準電圧回路１１の作用および効果について説明する。オペアンプ１５は、バンドギャップセル回路１４におけるトランジスタＱ１８、Ｑ１９のベース電位とトランジスタＱ１９のコレクタ電位とを入力し、両電位が一致するように定電圧線２３の電圧（基準電圧ＶＢＧ）を制御する。これにより、トランジスタＱ１８とＱ１９とが互いに異なる電流密度で駆動されるとともに、トランジスタＱ１８とＱ１９のベース・エミッタ間電圧の差電圧が抵抗Ｒ１６に印加される。
【００２５】
トランジスタＱ１８とＱ１９のエミッタ面積が等しい場合、抵抗Ｒ１４、Ｒ１５、Ｒ１６の各抵抗値をそれぞれ符号と同じＲ１４、Ｒ１５、Ｒ１６で表し、トランジスタＱ１８のベース・エミッタ間電圧をＶＢＥ（Ｑ１８） で表せば、定電圧線２３（端子１９）に生成される基準電圧ＶＢＧは次の（１）式のようになる。

ただし、ＶＴ ＝ｋＴ／ｑ
【００２６】
すなわち、基準電圧ＶＢＧは、負の温度係数を持つ第１項と正の温度係数を持つ第２項との重み付け加算となり、設計上その温度係数が０となるように抵抗値Ｒ１４、Ｒ１５、Ｒ１６が決められる。また、特性のばらつきによる基準電圧ＶＢＧのずれを補正して一層高精度の基準電圧ＶＢＧを得るために、ウェハ検査工程において例えばクロム・シリコンからなる抵抗Ｒ１５に対するレーザトリミングを実施し、基準電圧ＶＢＧを設計値（例えば１．２２Ｖ）に調整することが行われている。
【００２７】
本実施形態においては、差動増幅回路２４の入力トランジスタがＭＯＳトランジスタＱ２０、Ｑ２１から構成されているので、その入力インピーダンスが極めて高く、オペアンプ１５の入力バイアス電流は極めて小さくなる。従って、バンドギャップセル回路１４の抵抗Ｒ１４、Ｒ１５、Ｒ１６の抵抗値を高めてトランジスタＱ１８、Ｑ１９に流れる電流（つまりバンドギャップセル回路のバイアス電流）を低減した場合でも、差動増幅回路２４の入力バイアス電流はトランジスタＱ１８、Ｑ１９のベース電流よりも十分に小さくなる。
【００２８】
このことから、抵抗Ｒ１４、Ｒ１５、Ｒ１６の抵抗値を高めた場合において、製造プロセスに起因してウェハごとまたはチップごとに差動増幅回路２４の入力バイアス電流がばらつく場合であっても、そのばらつきがバンドギャップセル回路１４のバイアス状態に及ぼす影響が小さくなり、ほぼ設計値通りの基準電圧ＶＢＧを得ることが可能となる。
【００２９】
その結果、上記レーザトリミングによる抵抗値Ｒ１５の調整量が減少し、（１）式における重み付け加算の割合がほぼ設計値通りとなるので、生成される基準電圧ＶＢＧの温度係数を設計値通りにほぼ０にすることができる。そして、抵抗Ｒ１４、Ｒ１５、Ｒ１６の抵抗値を高く設定できるので、バンドギャップセル回路１４のバイアス電流ひいてはバンドギャップ基準電圧回路１１の動作電流（消費電流）を低減することができる。従って、このバンドギャップ基準電圧回路１１を例えばＲＡＭのバックアップ用電源回路に適用すれば、スタンバイ電流の小さい電源回路を構成できる。
【００３０】
なお、本実施形態においては、電源線２０と２１との間に電流折返し回路１６を設け、定電流回路１２で生成された定電流を折り返してオペアンプ１５に供給するようになっている。この構成によれば、例えば定電圧線２２と電源線２１との間に別に定電流回路を設けその定電流をオペアンプ１５に供給する構成とした場合よりも、基準電圧ＶＢＧの立ち上がりが速くなる。
【００３１】
（第２の実施形態）
次に、本発明の第２の実施形態について図２を参照しながら説明する。なお、図２において図１と同一部分には同一符号を付し、ここでは異なった部分について説明する。
この図２に示すバンドギャップ基準電圧回路２７は、バイポーラプロセスにより製造され、図１に示したバンドギャップ基準電圧回路１１に対しオペアンプの差動増幅回路の構成を一部異にしている。すなわち、オペアンプ２８において、差動増幅回路２９の入力トランジスタは、それぞれカスケード接続されたＰＮＰ形のトランジスタＱ３６、Ｑ３７およびＱ３８、Ｑ３９から構成されており、トランジスタＱ３７、Ｑ３９のエミッタは共通に接続され、各コレクタはそれぞれトランジスタＱ２２、Ｑ２３の各コレクタに接続されている。ここで、トランジスタＱ３６、Ｑ３８が第１の入力トランジスタに相当し、トランジスタＱ３７、Ｑ３９が第２の入力トランジスタに相当する。
【００３２】
トランジスタＱ３６のエミッタはトランジスタＱ３７のベースとトランジスタＱ２７のコレクタとに接続され、トランジスタＱ３６のコレクタは電源線２１に接続されている。トランジスタＱ３８についても同様の接続形態となっている。トランジスタＱ１８、Ｑ１９のベースおよびトランジスタＱ１９のコレクタは、それぞれ抵抗Ｒ１８およびＲ１９を介して当該トランジスタＱ３６およびＱ３８の各ベースに接続されている。
【００３３】
トランジスタＱ２２（Ｑ３７）のコレクタは、トランジスタＱ２９のベースに接続されており、その電位は２・ＶＢＥに固定されている。また、トランジスタＱ２３のコレクタ・ベース間にはトランジスタＱ４０のベース・エミッタ間が接続され、そのトランジスタＱ４０のコレクタは抵抗Ｒ２６を介して定電圧線２２に接続されている。これにより、トランジスタＱ２３のコレクタ電位も２・ＶＢＥに固定される。
【００３４】
本実施形態によれば、差動増幅回路２９の入力トランジスタがカスケード接続の回路形態となっているので、オペアンプ２８の入力インピーダンスが高くなり入力バイアス電流が小さくなる。従って、本実施形態によっても第１の実施形態と同様の効果を得られる。また、入力トランジスタをカスケード接続（２段構成）とすることにより、１段構成の場合と比較して差動対に流れるバイアス電流を安定化し易いという効果も得られる。
【００３５】
（第３の実施形態）
次に、本発明の第３の実施形態について図３を参照しながら説明する。なお、図３において図２と同一部分には同一符号を付し、ここでは異なった部分について説明する。
この図３に示すバンドギャップ基準電圧回路３０は、図２に示したバンドギャップ基準電圧回路２７に対し、オペアンプ３１内にバイアス電流キャンセル回路３２、３３（バイアス電流補償回路に相当）を設けた点が異なっている。これらバイアス電流キャンセル回路３２、３３は同一の構成を有しており、それぞれトランジスタＱ４１〜Ｑ４５および抵抗Ｒ２７〜Ｒ３０、トランジスタＱ４６〜Ｑ５０および抵抗Ｒ３１〜Ｒ３４から構成されている。
【００３６】
バイアス電流キャンセル回路３２を例に説明すれば、定電圧線２２と電源線２１との間には、抵抗Ｒ３０と定電流駆動されるトランジスタＱ４５とトランジスタＱ４４とからなる直列回路が接続されており、トランジスタＱ４４のベース電流はトランジスタＱ４１〜Ｑ４３から構成されるカレントミラー回路で折り返されてトランジスタＱ４１のコレクタ電流となる。上記直列回路は、差動増幅回路２９において抵抗Ｒ２３とトランジスタＱ２７とＱ３６とからなる直列回路と同一構成となっており、トランジスタＱ３６のベース電流とトランジスタＱ４１のコレクタ電流とは等しくなる。
【００３７】
本実施形態によれば、トランジスタＱ３６、Ｑ３８の各ベース電流は、それぞれバイアス電流キャンセル回路３２、３３のトランジスタＱ４１、Ｑ４６のコレクタに流れ込み、バンドギャップセル回路１４には流れ込まない。従って、オペアンプ３１の入力インピーダンスが等価的に高くなり、オペアンプ３１の入力バイアス電流が非常に小さくなる。従って、本実施形態によっても第１の実施形態と同様の効果を得られる。
【００３８】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
バンドギャップセル回路１４は、図１ないし図３に示したものに限られない。例えば、定電圧線２２と電源線２１との間に、第１の抵抗とダイオード接続された第１のトランジスタとからなる第１の直列回路と、第２および第３の抵抗とダイオード接続された第２のトランジスタとからなる第２の直列回路とを並設に接続し、第１のトランジスタのコレクタを抵抗Ｒ１８に接続し、第２の抵抗と第３の抵抗との共通接続点を抵抗Ｒ１９に接続した構成としても良い。
【図面の簡単な説明】
【図１】本発明に関連する第１の実施形態（参考例）を示すバンドギャップ基準電圧回路の電気的構成図
【図２】本発明の第２の実施形態を示す図１相当図
【図３】本発明の第３の実施形態を示す図１相当図
【図４】従来技術を示す図１相当図
【符号の説明】
１１、２７、３０はバンドギャップ基準電圧回路、１４はバンドギャップセル回路、２４、２９は差動増幅回路、３２、３３はバイアス電流キャンセル回路（バイアス電流補償回路）、Ｑ１８はトランジスタ（第１のトランジスタ）、Ｑ１９はトランジスタ（第２のトランジスタ）、Ｑ２０、Ｑ２１はＭＯＳトランジスタ（入力トランジスタ、ＦＥＴ）、Ｑ３６、Ｑ３８はトランジスタ（第１の入力トランジスタ）、Ｑ３７、Ｑ３９はトランジスタ（第２の入力トランジスタ）、Ｒ１４は抵抗（第１の抵抗）、Ｒ１５は抵抗（第２の抵抗）、Ｒ１６は抵抗（第３の抵抗）である。

Claims (2)

1. 基準電圧が生成される定電圧線とグランド線との間に第１の抵抗と第１のトランジスタとからなる第１の直列回路と第２および第３の抵抗と第２のトランジスタとからなる第２の直列回路とが並列接続され、前記第１の直列回路における第１の参照電圧と前記第２の直列回路における第２の参照電圧とが同電圧となるバイアス条件の下で、前記第１および第２のトランジスタが互いに異なる電流密度で駆動されるとともに前記第１および第２のトランジスタのベース・エミッタ間電圧の差電圧が前記第３の抵抗に印加されるように構成されたバンドギャップセル回路と、
   前記第１の参照電圧と前記第２の参照電圧とを入力して差動増幅する差動増幅回路および当該差動増幅回路の出力電圧を増幅して前記バンドギャップセル回路にフィードバックする出力回路を有するオペアンプとを備えたバンドギャップ基準電圧回路において、
   前記差動増幅回路の入力トランジスタは、カスケード接続されたＰＮＰ形の第１および第２の入力トランジスタから構成され、
   前記出力回路は、前記差動増幅回路の出力電圧を入力とするＮＰＮ形の第１の出力トランジスタと、前記定電圧線よりも高い電圧を持つ電源線と前記定電圧線との間に設けられ、前記第１の出力トランジスタの出力信号により制御されるＮＰＮ形の第２の出力トランジスタとから構成されていることを特徴とするバンドギャップ基準電圧回路。
2. 前記差動増幅回路は、その入力トランジスタにベース電流を供給するバイアス電流補償回路を備えて構成されていることを特徴とする請求項１記載のバンドギャップ基準電圧回路。

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