JP2003044151A - 電圧レギュレータ及び半導体集積回路 - Google Patents

電圧レギュレータ及び半導体集積回路

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Abstract

(57)【要約】 【課題】 消費電力の増加が少なく、かつ負荷回路の動
作解析が困難な電圧レギュレータを提供する。 【解決手段】 出力ノードＮＯに接続される負荷回路に
流れる負荷電流が、定電流回路４０の供給能力を越えた
ときには、この定電流回路４０に並列に接続されたＰＭ
ＯＳ３１から不足分の負荷電流が供給される。一方、負
荷回路に流れる負荷電流が、定電流回路４０の供給電流
以下のときには、余剰分の電流がＮＭＯＳ３２を介して
接地電位ＧＮＤに流される。定電流回路４０の供給能力
を、最大負荷電流以下の適切な値に設定することによ
り、消費電力の僅かな増加で、電源電圧ＶＤＤから供給
する電流の変動を抑えることが可能になる。これによ
り、電流信号波形のモニタによる負荷回路の動作解析を
困難にすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路
（以下、「ＩＣ」という）と、ＩＣカード等に用いられ
る電圧レギュレータに関するものである。
【０００２】
【従来の技術】図２は、ＩＣカードの一例を示すシステ
ム構成図である。このＩＣカードは、個人情報等のデー
タを記憶するためのＥＥＰＲＯＭ（電気的に消去可能な
不揮発性メモリ）１と、データ処理を行うためのＣＰＵ
（中央処理装置）やＲＡＭ，ＲＯＭ等のメモリを備えた
内部ロジック部２を有している。更に、このＩＣカード
は、外部から与えられる電源電圧ＶＤＤを調整して、内
部ロジック部２に一定の電圧ＶREG を供給するための電
圧レギュレータ３と、この電圧ＶREG の基準となる基準
電圧ＶＲや定電流制御信号ＣＳを生成するバンドギャッ
プ４を有している。
【０００３】図３（ａ），（ｂ）は、ＩＣカードに用い
られている従来の電圧レギュレータの構成図であり、そ
れぞれシリーズ型及びシャント型と呼ばれるものであ
る。
【０００４】図３（ａ）の電圧レギュレータは、−入力
端子に基準電圧ＶＲが与えられる差動型の増幅回路Ａを
有している。増幅回路Ａの出力側はＰ型ＭＯＳトランジ
スタＭ１のゲートに接続されている。トランジスタＭ１
のソースには電源電圧ＶＤＤが与えられ、ドレインは出
力ノードＮ１に接続されている。出力ノードＮ１と接地
電位ＧＮＤの間には、抵抗Ｒ１，Ｒ２による分圧回路が
接続され、この分圧回路で生成された比較電圧ＶＣが、
増幅回路Ａの＋入力端子に与えられるようになってい
る。
【０００５】また、増幅回路Ａには、内部で一定の電流
を発生するための定電流制御信号ＣＳが与えられると共
に、出力ノードＮ１の信号が位相補償用のコンデンサＣ
１を介して与えられるようになっている。更に、出力ノ
ードＮ１と接地電位ＧＮＤ間には、電圧平滑用のコンデ
ンサＣ２が接続されている。
【０００６】この電圧レギュレータでは、出力ノードＮ
１の電圧ＶREG が、抵抗Ｒ１，Ｒ２で分圧されて比較電
圧ＶＣ（＝ＶREG ×Ｒ２／（Ｒ１＋Ｒ２））として増幅
回路Ａの＋入力端子に与えられ、−入力端子に与えられ
る基準電圧ＶＲとの差の電圧が増幅されて出力される。
【０００７】従って、比較電圧ＶＣが基準電圧ＶＲより
も高ければ、増幅回路Ａの出力電圧ＶＯは高くなり、ト
ランジスタＭ１の内部抵抗（ソース・ドレイン間抵抗）
が増加し、出力ノードＮ１の電圧ＶREG が低下する。逆
に、比較電圧ＶＣが基準電圧ＶＲよりも低ければ、増幅
回路Ａの出力電圧ＶＯは低くなり、トランジスタＭ１の
内部抵抗が減少して、出力ノードＮ１の電圧ＶREG は上
昇する。
【０００８】このような、フィードバック動作により、
比較電圧ＶＣと基準電圧ＶＲが一致する状態で、出力ノ
ードＮ１の電圧ＶREG が安定する。従って、ＶREG ＝Ｖ
Ｒ×（１＋Ｒ１／Ｒ２）となる。なお、フィードバック
動作による出力ノードＮ１の電圧変動は、コンデンサＣ
１を介して増幅回路Ａに帰還され、発振状態となること
が防止される。また、出力ノードＮ１に接続される負荷
の微小な電流変動は、コンデンサＣ２によって吸収さ
れ、この出力ノードＮ１の電圧ＶREG はほぼ一定に保持
される。
【０００９】図３（ｂ）の電圧レギュレータは、図３
（ａ）中のトランジスタＭ１に代えて、電源電圧ＶＤＤ
から出力ノードＮ１に一定の電流を供給する定電流回路
Ｂを設けると共に、この出力ノードＮ１と接地電位ＧＮ
Ｄとの間に、増幅回路Ａの出力電圧ＶＯで制御されるＮ
型のＭＯＳトランジスタＭ２を設けたものである。
【００１０】この電圧レギュレータでは、定電流回路Ｂ
によって、電源電圧ＶＤＤから出力ノードＮ１に常に一
定の電流が供給される。ここで、出力ノードＮ１に接続
される負荷に流れる電流が減少すると、出力ノードＮ１
の電圧ＶREG は上昇する。これにより、増幅回路Ａの出
力電圧ＶＯが上昇してトランジスタＭ２の内部抵抗が減
少し、このトランジスタＭ２に流れる電流が増加する。
逆に、負荷に流れる電流が増加すると、出力ノードＮ１
の電圧ＶREG が低下する。これにより、増幅回路Ａの出
力電圧ＶＯが低下してトランジスタＭ２の内部抵抗が増
加し、このトランジスタＭ２に流れる電流が減少する。
このような、フィードバック動作により、出力ノードＮ
１に接続される負荷に流れる電流と、トランジスタＭ２
に流れる電流の和が常に一定となるように制御され、出
力ノードＮ１の電圧ＶREG が安定する。
【００１１】
【発明が解決しようとする課題】しかしながら、従来の
電圧レギュレータでは、次のような課題があった。例え
ば、入力側の電源電圧ＶＤＤが５Ｖ、出力ノードＮ１の
電圧ＶREG が３Ｖで、負荷電流が０〜１０ｍＡで変動す
る場合、図３（ａ）のシリーズ型の電圧レギュレータで
は、電源電圧ＶＤＤから負荷電流に対応して０〜１０ｍ
Ａの電流が供給される。従って、直列に挿入されるトラ
ンジスタＭ１での電圧降下（２Ｖ）と負荷電流の積が損
失となり、消費電力の観点からは問題は無い。
【００１２】しかし、電源電圧ＶＤＤから供給される電
流が、負荷電流に対応しているため、供給される電流の
変化を外部からモニタすることにより、ＩＣカードの内
部ロジック部の動作を解析することが可能になってしま
うという問題があった。
【００１３】特に、ＤＰＡ／ＳＰＡ（Differential Pow
er Analysis ／Simple Power Analysis)等の進んだ解析
技術を使用した場合、セキュリティ上守られるべき秘密
データが、電源電流波形から解読されてしまうという問
題が発生するおそれがある。
【００１４】一方、図３（ｂ）のシャント型の電圧レギ
ュレータでは、定電流回路Ｂによって、電源電圧ＶＤＤ
から常に一定の電流が流れるため、電源電流波形のモニ
タによって内部の状態が解読されるおそれはない。しか
し、このために実際の負荷電流に関係なく、常に１０ｍ
Ａを越える電流を供給する必要があり、消費電力の観点
で問題があった。
【００１５】本発明は、前記従来技術が持っていた課題
を解決し、消費電力の増加が少なく、かつ負荷回路の動
作解析が困難な電圧レギュレータ及びＩＣを提供するも
のである。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に、本発明の内の第１の発明は、電圧レギュレータにお
いて、電源電圧が与えられる入力ノードと負荷が接続さ
れる出力ノードの間に設けられ、該出力ノードに一定電
流を供給する定電流回路と、前記定電流回路に対して並
列に設けられ、前記負荷の電流が前記一定電流より多い
ときにその不足分の電流を供給する第１のトランジスタ
と、前記出力ノードと共通電位の間に設けられ、前記負
荷の電流が前記一定電流より少ないときにその余剰分の
電流を該共通電位に流す第２のトランジスタと、前記出
力ノードの出力電圧が一定の電圧となるように前記第１
及び第２のトランジスタの導通状態を制御する制御手段
とを備えている。
【００１７】第２の発明は、第１の発明における制御手
段を、出力電圧を分圧して第１の分圧電圧及び該第１の
分圧電圧より低い第２の分圧電圧を生成する分圧回路
と、第１の分圧電圧と基準電圧との差の電圧を増幅して
第１のトランジスタを制御する第１の増幅回路と、第２
の分圧電圧と基準電圧との差の電圧を増幅して第２のト
ランジスタを制御する第２の増幅回路とで構成してい
る。
【００１８】第１及び第２の発明によれば、以上のよう
に電圧レギュレータを構成したので、次のような作用が
行われる。
【００１９】負荷の電流が定電流回路から供給される一
定電流より多いときには、制御手段で制御される第１の
トランジスタから不足分の電流が供給され、出力ノード
の電圧は一定の電圧となるように制御される。一方、負
荷の電流が定電流回路から供給される一定電流より少な
いときには、制御手段で制御される第２のトランジスタ
によってから余剰分の電流が共通電位に流され、出力ノ
ードの電圧は一定の電圧となるように制御される。
【００２０】第３の発明は、第１または第２の発明の電
圧レギュレータにおいて、制御信号が与えられたときに
定電流回路と第２のトランジスタに流れる電流を停止さ
せるスイッチ手段を設けている。
【００２１】第３の発明によれば、次のような作用が行
われる。制御信号が与えられると、スイッチ手段によっ
て定電流回路と第２のトランジスタに流れる電流が停止
させられる。これにより、負荷の電流はすべて第１のト
ランジスタから供給され、出力ノードの電圧が一定の電
圧となるように制御される。
【００２２】第４の発明は、第２の発明の電圧レギュレ
ータにおいて、制御信号が与えられたときに定電流回路
と第２のトランジスタに流れる電流を停止させるスイッ
チ手段を設けている。更に、第２の増幅回路を、制御信
号が与えられたときに増幅動作を停止するように構成し
ている。
【００２３】第４の発明によれば、次のような作用が行
われる。制御信号が与えられると、スイッチ手段によっ
て定電流回路と第２のトランジスタに流れる電流が停止
させられ、第２の増幅回路の増幅動作は停止させられ
る。そして、負荷の電流はすべて第１のトランジスタか
ら供給され、出力ノードの電圧が一定の電圧となるよう
に制御される。
【００２４】第５の発明は、第２の発明の電圧レギュレ
ータにおいて、待機信号または制御信号が与えられたと
きに定電流回路と第２のトランジスタに流れる電流を停
止させるスイッチ手段を設けている。更に、第１の増幅
回路を、待機信号が与えられたときに低消費電流モード
となり、第２の増幅回路を、待機信号または制御信号が
与えられたときに増幅動作を停止するように構成してい
る。
【００２５】第５の発明によれば、次のような作用が行
われる。制御信号が与えられると、スイッチ手段によっ
て定電流回路と第２のトランジスタに流れる電流が停止
させられ、第２の増幅回路の増幅動作は停止させられ
る。そして、負荷の電流はすべて第１のトランジスタか
ら供給され、出力ノードの電圧が一定の電圧となるよう
に制御される。また、待機信号が与えられると、定電流
回路と第２のトランジスタに流れる電流が停止させら
れ、第２の増幅回路の増幅動作は停止させられる。そし
て、負荷の電流は低消費電流モードで制御される第１の
トランジスタから供給される。
【００２６】第６の発明は、ＩＣにおいて、第１の電圧
が供給される入力ノードと、第１のノードと接続される
出力ノードと、前記第１の電圧よりも低い第２の電圧が
供給される第２のノードと、前記入力ノードと前記第１
のノードと接続される定電流源と、第１の制御信号の電
圧レベルに応じて、前記入力ノードと前記第１のノード
との間に流れる電流量を制御する第１の調整手段と、第
２の制御信号の電圧レベルに応じて、前記第１のノード
と前記第２のノードとの間を流れる電流量を制御する第
２の調整手段とを有している。
【００２７】第７の発明は、第６の発明のＩＣにおい
て、基準電圧と第１の分圧電圧との電圧差を増幅し、前
記第１の制御信号を出力する第１の増幅手段と、前記基
準電圧と第２の分圧電圧との電圧差を増幅し、前記第２
の制御信号を出力する第２の増幅手段とを設けている。
【００２８】第８の発明は、第７の発明のＩＣにおい
て、第１の調整手段をＰＭＯＳトランジスタで構成し、
第２の調整手段をＮＭＯＳトランジスタで構成してい
る。
【００２９】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態を示す電圧レギュレータの構成図で
ある。この電圧レギュレータは、−入力端子に基準電圧
ＶＲが与えられ、＋入力端子に比較電圧ＶＣが与えられ
る差動型の増幅回路１０１，１０２を有している。増幅
回路１０１，１０２はいずれも同じ構成で、その出力側
は、それぞれＰチャネルＭＯＳトランジスタ（以下、
「ＰＭＯＳ」という）３１とＮチャネルＭＯＳトランジ
スタ（以下、「ＮＭＯＳ」という）３２のゲートに接続
されている。ＰＭＯＳ３１のソースには電源電圧ＶＤＤ
が与えられ、ドレインは出力ノードＮＯに接続されてい
る。ＮＭＯＳ３２のドレインは出力ノードＮＯに接続さ
れ、ソースが接地電位ＧＮＤに接続されている。
【００３０】また、増幅回路１０１，１０２には、内部
で一定の電流を発生するための定電流制御信号ＣＳが与
えられている。更に、増幅回路１０１，１０２には、発
振状態とならずに安定した動作が行われるように、出力
ノードＮＯからそれぞれ位相補償用のコンデンサ３３，
３４を介して、位相補償信号ＰＳが与えられるようにな
っている。
【００３１】電源電圧ＶＤＤと出力ノードＮＯの間に
は、例えば平均負荷電流の１／２程度の一定電流を流す
ように設定された定電流回路４０が接続されている。ま
た、出力ノードＮＯと接地電位ＧＮＤの間には、電圧平
滑用のコンデンサ３５が接続されている。
【００３２】更に、出力ノードＮＯと接地電位ＧＮＤの
間には、抵抗３６，３７による分圧回路が接続され、こ
の分圧回路で生成された比較電圧ＶＣが、増幅回路１０
１，１０２の＋入力端子に与えられるようになってい
る。そして、出力ノードＮＯから、図示しない負荷回路
に対して、所望の一定電圧に調整された電圧ＶREG が出
力されるようになっている。
【００３３】図４（ａ），（ｂ）は、図１中の増幅回路
と定電流回路の一例を示す回路図である。この増幅回路
は、図４（ａ）に示すように、差動入力部を構成するＰ
ＭＯＳ１１，１２を有しており、これらのＰＭＯＳ１
１，１２のゲートに、それぞれ基準電圧ＶＲと比較電圧
ＶＣが与えられるようになっている。ＰＭＯＳ１１，１
２のソースは、共通接続されてＰＭＯＳ１３を介して電
源電圧ＶＤＤに接続されている。ＰＭＯＳ１３のゲート
には定電流制御信号ＣＳが与えられ、このＰＭＯＳ１３
を介して一定の電流が、ＰＭＯＳ１１，１２に供給され
るようになっている。ＰＭＯＳ１１，１２のドレイン
は、それぞれ順方向にダイオード接続されたＮＭＯＳ１
４，１５を介して接地電位ＧＮＤに接続されている。
【００３４】更に、この増幅回路は、定電流制御信号Ｃ
Ｓに基づいて一定の電流を流すように構成されたＰＭＯ
Ｓ１６を有しており、このＰＭＯＳ１６のソースが電源
電圧ＶＤＤに、ドレインがノードＮ１１に接続されてい
る。ノードＮ１１には、ＮＭＯＳ１７のドレインとゲー
トが接続され、このＮＭＯＳ１７のソースがＮＭＯＳ１
８のドレインとゲートに接続されている。そして、ＮＭ
ＯＳ１８のソースは、接地電位ＧＮＤに接続されてい
る。
【００３５】ノードＮ１１には、ＮＭＯＳ１９のゲート
が接続され、このＮＭＯＳ１９のソースは、ＮＭＯＳ２
０を介して接地電位ＧＮＤに接続されている。また、Ｎ
ＭＯＳ２０のゲートは、ＮＭＯＳ１４のゲートと共にこ
のＮＭＯＳ１４のドレインに接続され、ここに位相補償
信号ＰＳが与えられるようになっている。ＮＭＯＳ１９
のドレインは、ＰＭＯＳ２１のドレインとゲートに接続
され、このＰＭＯＳ２１のソースが電源電圧ＶＤＤに接
続されている。
【００３６】更に、ノードＮ１１には、ＮＭＯＳ２２の
ゲートが接続され、このＮＭＯＳ２２のソースは、ＮＭ
ＯＳ２３を介して接地電位ＧＮＤに接続されている。ま
た、ＮＭＯＳ２３のゲートは、ＮＭＯＳ１５のゲートと
共にこのＮＭＯＳ１５のドレインに接続されている。Ｎ
ＭＯＳ２２のドレインは、ＰＭＯＳ２４のドレインに接
続され、このＰＭＯＳ２４のソースとゲートが、それぞ
れ電源電圧ＶＤＤとＰＭＯＳ２１のドレインに接続され
ている。
【００３７】このような増幅回路では、差動入力部のＰ
ＭＯＳ１１，１２に入力される基準電圧ＶＲと比較電圧
ＶＣの差の電圧が増幅され、ＮＭＯＳ２２とＰＭＯＳ２
４のドレインの接続点から出力電圧ＶＯが出力されるよ
うになっている。
【００３８】一方、定電流回路は、図３（ｂ）に示すよ
うに、定電流制御信号ＣＳに基づいて一定の電流を流す
ように構成されたＰＭＯＳ４１を有しており、このＰＭ
ＯＳ４１のソースが電源電圧ＶＤＤに、ドレインがＮＭ
ＯＳ４２のドレインとゲートに接続されている。ＮＭＯ
Ｓ４２のソースは接地電位ＧＮＤに接続されている。
【００３９】また、ＮＭＯＳ４２のドレインには、この
ＮＭＯＳ４２に対して電流ミラー回路を構成するＮＭＯ
Ｓ４３のゲートが接続されている。ＮＭＯＳ４３のソー
スは接地電位ＧＮＤに接続され、ドレインはＰＭＯＳ４
４のドレインとゲートに接続されている。ＰＭＯＳ４４
のソースは電源電圧ＶＤＤに接続されている。
【００４０】更に、ＰＭＯＳ４４のドレインには、この
ＰＭＯＳ４４に対して電流ミラー回路を構成するＰＭＯ
Ｓ４５のゲートが接続されている。ＰＭＯＳ４５のソー
スは電源電圧ＶＤＤに接続され、ドレインは電圧レギュ
レータの出力ノードＮＯに接続されるようになってい
る。
【００４１】このような定電流回路では、各トランジス
タのゲート幅とゲート長のディメンジョンを所定の比率
になるように構成することにより、所望の一定電流を出
力ノードＮＯに供給するようになっている。例えば、定
電流制御信号ＣＳに基づいてＰＭＯＳ４１及びＮＭＯＳ
４２に５０μＡの電流が流れると、このＮＭＯＳ４２に
流れる電流に比例してＮＭＯＳ４３には５００μＡの電
流が流れる。これにより、ＰＭＯＳ４４にも５００μＡ
の電流が流れ、このＰＭＯＳ４４に流れる電流に比例し
て、ＮＭＯＳ４５には５ｍＡの電流が流れる。そして、
出力ノードＮＯに５ｍＡの一定電流が供給される。
【００４２】次に、図１の動作を説明する。まず、出力
ノードＮＯに、例えば所要の電圧ＶREG が３Ｖで、負荷
電流が０〜１０ｍＡの範囲で変化する図示しない負荷回
路が接続される。
【００４３】そして、外部から、例えば５Ｖの電源電圧
ＶＤＤが供給され、安定した基準電圧ＶＲと定電流制御
信号ＣＳが与えられると、定電流回路４０を介して例え
ば５ｍＡの一定電流が出力ノードＮＯに供給される。
【００４４】これと同時に、増幅回路１０１の出力電圧
ＶＯ１によって、定電流回路４０に並列に接続された電
流源であるＰＭＯＳ３１のゲートが制御される。また、
増幅回路１０２の出力電圧ＶＯ２によって、負荷回路に
並列に接続されたＮＭＯＳ３２のゲートが制御される。
【００４５】増幅回路１０１，１０２の入力側には、出
力ノードＮＯの電圧が抵抗３６，３７で分圧され、比較
電圧ＶＣとして与えられると共に、この出力ノードＮＯ
が所要の電圧ＶREG となるように設定された基準電圧Ｖ
Ｒが与えられている。
【００４６】これにより、出力ノードＮＯが電圧ＶREG
となった状態で、増幅回路１０１の出力電圧ＶＯ１と、
増幅回路１０２の出力電圧ＶＯ２が安定し、安定した一
定の電圧ＶREG が出力される。
【００４７】例えば、負荷電流が１０ｍＡの場合、定電
流回路４０を介して５ｍＡが供給され、ＰＭＯＳ３１を
介して不足分の５ｍＡが供給される。そして、ＮＭＯＳ
３２はオフ状態となる。
【００４８】また、負荷電流が１ｍＡの場合、ＰＭＯＳ
３１はオフ状態となり、定電流回路４０から出力ノード
ＮＯに供給された５ｍＡの内、１ｍＡが負荷回路に供給
され、余剰分の４ｍＡはＮＭＯＳ３２を介して接地電位
ＧＮＤに流れる。
【００４９】以上のように、この第１の実施形態の電圧
レギュレータは、定電流回路４０に並列にＰＭＯＳ３１
を設けると共に、負荷回路に並列にＮＭＯＳ３２を設
け、出力ノードＮＯが電圧ＶREG となるように、これら
のＰＭＯＳ３１とＮＭＯＳ３２を制御するように構成し
ている。
【００５０】これにより、負荷回路に流れる負荷電流が
定電流回路４０の能力を越えない限り、電源電圧ＶＤＤ
から供給される電流が一定値となるので、電源電流波形
のモニタによる負荷回路の内部状態の解析が不可能にな
る。
【００５１】また、負荷電流が定電流回路４０の能力を
越えたときには、その不足分だけをＰＭＯＳ３１から供
給するので、電源電圧ＶＤＤから供給される電流の変動
は少なく、負荷回路の内部状態の解析は非常に困難であ
る。
【００５２】従って、定電流回路４０の電流を適切な値
に設定することにより、消費電力をほとんど増加させ
ず、かつ負荷回路の動作解析が困難な電圧レギュレータ
が得られる。
【００５３】（第２の実施形態）図５は、本発明の第２
の実施形態を示す電圧レギュレータの構成図であり、図
１中の要素と共通の要素には共通の符号が付されてい
る。
【００５４】この電圧レギュレータは、図１中の出力ノ
ードＮＯと接地電位ＧＮＤ間に直列接続された抵抗３
６，３７の間に、抵抗３８を挿入したものである。この
抵抗３６，３８の値の合計は、図１中の抵抗３６の値と
同じ値に設定されている。抵抗３６，３８の接続箇所の
比較電圧ＶＣ１を増幅回路１０１の＋入力端子に与え、
抵抗３８，３７の接続箇所の比較電圧ＶＣ２を増幅回路
１０２の＋入力端子に与えるように構成している。
【００５５】抵抗３８の値は、増幅回路１０１，１０２
のオフセットのばらつき電圧以上の電位差を、これらの
増幅回路１０１，１０２の＋入力端子に与えることがで
きるような値に設定されている。なお、抵抗３６，３
８，３７の抵抗比は、出力ノードＮＯの電圧ＶREG に対
し、比較電圧ＶＣ２が基準電圧ＶＲのレベルと等しくな
るような分圧比が設定される。即ち、抵抗３６，３８，
３７の値をそれぞれＲ36，Ｒ38，Ｒ37とすると、次式の
ようになる。 ＶＲ＝ＶREG ×Ｒ37／（（Ｒ36＋Ｒ38）＋Ｒ37）
【００５６】また、増幅回路１０２の駆動能力は、増幅
回路１０２よりも大きく設定されている。その他の構成
は、図１と同様である。
【００５７】次に動作を説明する。まず、電源電圧ＤＶ
Ｖが供給され、基準電圧ＶＲ、定電流制御信号ＣＳ、定
電流回路４０が安定すると、増幅回路１０１の出力電圧
ＶＯ１は、比較電圧ＶＣ１が基準電圧ＶＲと同レベルに
なるように、電流源であるＰＭＯＳ３１のゲートを制御
しようとする。また、増幅回路１０２の出力電圧ＶＯ２
は、比較電圧ＶＣ２が基準電圧ＶＲと同レベルになるよ
うに、ＮＭＯＳ３２のゲートを制御する。
【００５８】この時、増幅回路１０１は、増幅回路１０
２よりも駆動能力があるため、比較電圧ＶＣ２が基準電
圧ＶＲと同レベルになる。そして、抵抗３８を設けたこ
とにより、比較電圧ＶＣ１は基準電圧ＶＲに対して若干
高いレベルになる。従って、電圧ＶREG は、増幅回路１
０２及びＮＭＯＳ３２によって一定の電圧になり、内部
電圧として内部に供給されるようになる。
【００５９】比較電圧ＶＣ１は、基準電圧ＶＲよりも高
いため、増幅回路１０１の出力電圧ＶＯ１は“Ｈ”レベ
ルであり、電流源であるＰＭＯＳ３１は“ＯＦＦ”状態
である。即ち、通常では、内部への電流供給は定電流回
路４０のみから行われることになる。
【００６０】内部回路の電流消費が定電流回路４０の供
給能力を越えると、電圧ＶREG は徐々に下がり、そのう
ちに比較電圧ＶＣ１は基準電圧ＶＲに近付く。比較電圧
ＶＣ１が基準電圧ＶＲを下回ると、増幅回路１０１の出
力電圧ＶＯ１は低下し、電流源であるＰＭＯＳ３１を
“ＯＮ”にさせ、比較電圧ＶＣ１を上げようとする。即
ち、内部回路の電流消費が定電流回路４０の供給能力を
越えた場合は、２つの増幅回路１０１，１０２、ＰＭＯ
Ｓ３１及びＮＭＯＳ３２によって、出力ノードＮＯの電
圧ＶREG が制御される。
【００６１】以上のように、この第２の実施形態の電圧
レギュレータは、増幅回路１０１に与える比較電圧ＶＣ
１を、増幅回路１０２に与える比較電圧ＶＣ２よりも高
くなるように設定している。これにより、ＰＭＯＳ３１
よりもＮＭＯＳ３２の制御が優先され、内部回路への電
流供給は定電流回路４０から供給される。従って、定電
流回路４０の供給能力を越えた時にのみ、ＰＭＯＳ３１
から電流が供給されるので、内部電流消費のモニタが困
難になり、更にセキュリティ対策の効果が大きくなると
いう利点がある。
【００６２】（第３の実施形態）図６は、本発明の第３
の実施形態を示す電圧レギュレータの構成図であり、図
５中の要素と共通の要素には共通の符号が付されてい
る。
【００６３】この電圧レギュレータは、図５中の増幅回
路１０２に代えて、制御信号Ｓ１によって動作が制御さ
れる増幅回路１０Ａを設けている。また、定電流回路４
０に直列に、制御信号Ｓ１によってオン／オフ制御され
るスイッチ用のＰＭＯＳ５１を設けると共に、増幅回路
１０Ａの出力側と接地電位ＧＮＤの間に、この制御信号
Ｓ１によってオン／オフ制御されるスイッチ用のＮＭＯ
Ｓ５２を設けている。その他の構成は、図５と同様であ
る。
【００６４】図７は、図６中の増幅回路１０Ａの一例を
示す回路図であり、図４（ａ）中の要素と共通の要素に
は共通の符号が付されている。この増幅回路１０Ａは、
図４（ａ）の増幅回路に、ＮＭＯＳ２５、ＰＭＯＳ２
６，２７、及びインバータ２８を追加したものである。
【００６５】ＮＭＯＳ２５は、ノードＮ１１と接地電位
ＧＮＤの間に接続され、制御信号Ｓ１によってゲートが
制御されるようになっている。ＰＭＯＳ２６は、ＰＭＯ
Ｓ１１，１２のソースとＰＭＯＳ１３のドレインの間に
挿入され、制御信号Ｓ１によってゲートが制御されるよ
うになっている。また、ＰＭＯＳ２７は、ＰＭＯＳ２４
のゲートとソースの間に接続され、制御信号Ｓ１をイン
バータ２８で反転した信号によってゲートが制御される
ようになっている。
【００６６】次に動作を説明する。制御信号Ｓ１がレベ
ル“Ｌ”のとき、ＰＭＯＳ５１はオン、ＮＭＯＳ５２は
オフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ２５
とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２６はオンとな
る。従って、制御信号Ｓ１が“Ｌ”のときの図６の電圧
レギュレータの動作は、図５の電圧レギュレータと同じ
である。
【００６７】一方、制御信号Ｓ１がレベル“Ｈ”のと
き、ＰＭＯＳ５１はオフ、ＮＭＯＳ５２はオンとなる。
これにより、定電流回路４０が切り離されると共に、増
幅回路１０Ａの出力側が“Ｌ”に固定されてＮＭＯＳ３
２がオフとなる。また、増幅回路１０Ａでは、ＮＭＯＳ
２５とＰＭＯＳ２７がオンとなり、ＰＭＯＳ２６はオフ
となり、この増幅回路１０Ａ内のほとんどの電流経路が
カットオフされる。
【００６８】従って、制御信号Ｓ１が“Ｈ”のとき、こ
の電源レギュレータは、図３（ａ）の従来のシリーズ型
の電源レギュレータと同様の構成となる。
【００６９】以上のように、この第３の実施形態の電源
レギュレータは、制御信号Ｓ１に応じて、定電流回路４
０を切り離すためのＰＭＯＳ５１と、出力ノードＮＯに
並列に接続されたＮＭＯＳ３２をオフ状態にするための
ＮＭＯＳ５２を有すると共に、この制御信号Ｓ１によっ
てほとんどの動作が停止される増幅回路１０Ａを有して
いる。このため、第２の実施形態と同様の利点に加え
て、セキュリティ上問題とならない動作状態の場合に
は、制御信号Ｓ１を“Ｈ”に設定することにより、シリ
ーズ型の電源レギュレータを構成することが可能にな
り、更に消費電力を削減することができるという利点が
ある。
【００７０】（第４の実施形態）図８は、本発明の第４
の実施形態を示す電圧レギュレータの構成図であり、図
６中の要素と共通の要素には共通の符号が付されてい
る。
【００７１】この電圧レギュレータは、図６中の増幅回
路１０１に代えて、待機信号ＳＡによって動作が制御さ
れる増幅回路１０Ｂを設けている。また、待機信号ＳＡ
と制御信号ＳＢの論理和を取るための論理和ゲート（以
下、「ＯＲ」という）５３を設け、このＯＲ５３の出力
信号によって増幅回路１０Ａ、ＰＭＯＳ５１及びＮＭＯ
Ｓ５２を制御するようにしている。その他の構成は、図
６と同様である。
【００７２】図９は、図８中の増幅回路１０Ｂの一例を
示す回路図であり、図４（ａ）中の要素と共通の要素に
は共通の符号が付されている。
【００７３】この増幅回路１０Ｂは、図４（ａ）の増幅
回路に、直列接続されたＰＭＯＳ２９ａ，２９ｂを追加
すると共に、ＰＭＯＳ１３に代えて電流容量の少ないＰ
ＭＯＳ１３ａを設けたものである。ＰＭＯＳ１３ａのゲ
ート幅は、増幅回路１０ＢによってＰＭＯＳ３１を駆動
できる最小の寸法に設定され、このＰＭＯＳ１３ａとＰ
ＭＯＳ２９ａのゲート幅の合計が、ＭＯＳ１３のゲート
幅に等しくなるように構成されている。
【００７４】ＰＭＯＳ２９ａのソースは電源電圧ＶＤＤ
に接続され、ドレインはＰＭＯＳ２９ｂのソースに接続
されている。更に、ＰＭＯＳ２９ｂのドレインは、ＰＭ
ＯＳ１３ａのドレインに接続されている。そして、ＰＭ
ＯＳ２９ａ，２９ｂのゲートには、定電流制御信号ＣＳ
と制御信号ＳＡがそれぞれ与えられるようになってい
る。その他の構成は、図４（ａ）と同様である。
【００７５】次に動作を説明する。待機信号ＳＡと制御
信号ＳＢが共に“Ｌ”のとき、ＰＭＯＳ５１はオン、Ｎ
ＭＯＳ５２はオフとなる。また、増幅回路１０Ａでは、
ＮＭＯＳ２５とＰＭＯＳ２７がオフとなり、ＰＭＯＳ２
６はオンとなる。更に、増幅回路１０Ｂでは、ＰＭＯＳ
２９ｂがオンとなり、２つのＰＭＯＳ１３ａ，２９ａが
並列に接続される。従って、待機信号ＡＳと制御信号Ｓ
Ｂが“Ｌ”のときの図８の電圧レギュレータの動作は、
図５の電圧レギュレータと同じである。
【００７６】待機信号ＳＡが“Ｌ”で、制御信号ＳＢが
“Ｈ”のとき、ＰＭＯＳ５１はオフとなり、ＮＭＯＳ５
２はオンとなる。これにより、定電流回路４０が切り離
されると共に、増幅回路１０Ａの出力側が“Ｌ”に固定
されてＮＭＯＳ３２がオフとなる。また、増幅回路１０
Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとなり、Ｐ
ＭＯＳ２６はオフとなり、この増幅回路１０Ａ内のほと
んどの電流経路がカットオフされる。更に、増幅回路１
０Ｂでは、ＰＭＯＳ２９ｂがオンとなり、２つのＰＭＯ
Ｓ１３ａ，２９ａが並列に接続される。従って、待機信
号が“Ｌ”で制御信号ＳＢが“Ｈ”のとき、この電源レ
ギュレータは、図３（ａ）の従来のシリーズ型の電源レ
ギュレータと同様の構成となる。
【００７７】待機信号ＳＡが“Ｈ”のときは、制御信号
ＳＢのレベルに関係なく、ＰＭＯＳ５１はオフ、ＮＭＯ
Ｓ５２はオンとなる。これにより、定電流回路４０が切
り離されると共に、増幅回路１０Ａの出力側が“Ｌ”に
固定されてＮＭＯＳ３２がオフとなる。また、増幅回路
１０Ａでは、ＮＭＯＳ２５とＰＭＯＳ２７がオンとな
り、ＰＭＯＳ２６はオフとなり、この増幅回路１０Ａ内
のほとんどの電流経路がカットオフされる。一方、増幅
回路１０Ｂでは、ＰＭＯＳ２９ｂがオフとなり、ＰＭＯ
Ｓ１３ｂが切り離される、これにより、増幅回路１０Ｂ
のＰＭＯＳ３１に対する駆動能力が低下すると共に、こ
の増幅回路１０Ｂの消費電力が低減する。従って、制御
信号ＳＡが“Ｌ”のとき、この電源レギュレータは、低
消費電力モードのシリーズ型の構成となる。
【００７８】以上のように、この第４の実施形態の電源
レギュレータは、待機信号ＳＡに応じて、低消費電力モ
ードとなるように構成された増幅回路１０Ｂを有してい
る。これにより、待機信号ＳＡと制御信号ＳＢにより、
第３の実施形態と同様のセキュリティを必要とする動作
と、セキュリティを必要としない動作に加えて、例えば
待機時に低消費電力モードの動作を行うことができると
いう利点がある。
【００７９】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次のようなものがある。 （ａ） ＰＭＯＳ３１とＮＭＯＳ３２に代えて、バイポ
ーラトランジスタを使用しても良い。
【００８０】（ｂ） 増幅回路１０や定電流回路４０等
の構成は、図示したものに限定されず、同様の動作が可
能なものであれば、どのような回路構成のものでも適用
可能である。
【００８１】（ｃ） 位相補償用のコンデンサ３３，３
４の接続箇所は、図示した箇所に限定されず、位相補償
によって増幅回路が発振状態となることを防止すること
ができれば良い。
【００８２】（ｄ） 図６及び図８中のＮＭＯＳ５２に
代えて、出力ノードＮＯとＮＭＯＳ３２の間にＰＭＯＳ
を設け、このＰＭＯＳをＰＭＯＳ５１と同じように制御
信号Ｓ１でオン／オフ制御するようにしても良い。
【００８３】（ｅ） 図８中のＯＲ５３を省略し、待機
信号ＳＡで増幅回路１０Ａ，１０Ｂを制御するようにし
ても良い。その場合、待機信号ＳＡによって、セキュリ
ティを必要とする動作と、低消費電力動作の２つの動作
モードの切り替えができる。
【００８４】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、一定電流を供給する定電流回路と、これに並
列に設けられた第１のトランジスタと、出力ノードと共
通電位の間に設けられた第２のトランジスタを有してい
る。これにより、負荷の電流が一定電流を越えたときに
第１のトランジスタから不足分の電流が供給される。従
って、消費電力の増加を抑え、かつ負荷電流のモニタに
よる負荷回路の動作解析が困難となる。
【００８５】第２の発明によれば、第１の分圧電圧と基
準電圧を比較して第１のトランジスタを制御する第１の
増幅回路と、この第１の分圧電圧よりも低い第２の分圧
電圧と基準電圧を比較して第２のトランジスタを制御す
る第２の増幅回路を有している。これにより、第１のト
ランジスタが先に制御されるので、第１と第２のトラン
ジスタを通して電源電圧から共通電位に流れる貫通電流
を防止することができる。
【００８６】第３の発明によれば、制御信号に従って定
電流回路と第２のトランジスタに流れる電流を停止させ
るスイッチ手段を設けている。これにより、セキュリテ
ィを必要としない適用において、無駄な消費電流を無く
すことができる。
【００８７】第４の発明によれば、制御信号に従って定
電流回路と第２のトランジスタに流れる電流を停止させ
るスイッチ手段を設けると共に、この制御信号によって
第２の増幅回路の増幅動作を停止するようにしている。
これにより、セキュリティを必要としない適用におい
て、更に、消費電力を低減することができる。
【００８８】第５の発明によれば、待機信号または制御
信号に従って定電流回路と第２のトランジスタに流れる
電流を停止させるスイッチ手段を設けると共に、第２の
増幅回路の動作を停止するように構成している。また、
待機信号が与えられたときには、第１の増幅回路を低消
費電流モードとするように構成している。これにより、
セキュリティを必要としない適用において消費電力を低
減することができると共に、待機時には低消費電流モー
ドによって更に消費電力の削減が可能になる。
【００８９】第６〜第８の発明によれば、第１の分圧電
圧と基準電圧の電圧差に基づいて、入力ノードから第１
のノードに流れる電流を制御する第１の調整手段と、第
２の分圧電圧と基準電圧の電圧差に基づいて第１のノー
ドから第２のノードに流れる電流を制御する第２の調整
手段を有している。これにより、負荷の電流が低電流源
の供給能力を越えたときに第１の調整手段から不足分の
電流が供給される。従って、負荷電流のモニタによる負
荷回路の動作解析が困難となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す電圧レギュレー
タの構成図である。
【図２】ＩＣカードの一例を示すシステム構成図であ
る。
【図３】従来の電圧レギュレータの構成図である。
【図４】図１中の増幅回路と定電流回路の一例を示す回
路図である。
【図５】本発明の第２の実施形態を示す電圧レギュレー
タの構成図である。
【図６】本発明の第３の実施形態を示す電圧レギュレー
タの構成図である。
【図７】図６中の増幅回路１０Ａの一例を示す回路図で
ある。
【図８】本発明の第４の実施形態を示す電圧レギュレー
タの構成図である。
【図９】図８中の増幅回路１０Ｂの一例を示す回路図で
ある。
【符号の説明】
１０，１０Ａ，１０Ｂ 増幅回路 ３１，５１ ＰＭＯＳ ３２，５２ ＮＭＯＳ ３３〜３５ コンデンサ ３６〜３８ 抵抗 ４０ 定電流回路 ５３ ＯＲ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 電源電圧が与えられる入力ノードと負荷
    が接続される出力ノードの間に設けられ、該出力ノード
    に一定電流を供給する定電流回路と、 前記定電流回路に対して並列に設けられ、前記負荷の電
    流が前記一定電流より多いときにその不足分の電流を供
    給する第１のトランジスタと、 前記出力ノードと共通電位の間に設けられ、前記負荷の
    電流が前記一定電流より少ないときにその余剰分の電流
    を該共通電位に流す第２のトランジスタと、 前記出力ノードの出力電圧が一定の電圧となるように前
    記第１及び第２のトランジスタの導通状態を制御する制
    御手段とを、 備えたことを特徴とする電圧レギュレータ。
  2. 【請求項２】 前記制御手段は、 前記出力電圧を分圧して第１の分圧電圧及び該第１の分
    圧電圧より低い第２の分圧電圧を生成する分圧回路と、 前記第１の分圧電圧と基準電圧との差の電圧を増幅して
    前記第１のトランジスタを制御する第１の増幅回路と、 前記第２の分圧電圧と前記基準電圧との差の電圧を増幅
    して前記第２のトランジスタを制御する第２の増幅回路
    とを、 有することを特徴とする請求項１記載の電圧レギュレー
    タ。
  3. 【請求項３】 請求項１または２記載の電圧レギュレー
    タにおいて、制御信号が与えられたときに前記定電流回
    路と前記第２のトランジスタに流れる電流を停止させる
    スイッチ手段を設けたことを特徴とする電圧レギュレー
    タ。
  4. 【請求項４】 請求項２記載の電圧レギュレータにおい
    て、制御信号が与えられたときに前記定電流回路と前記
    第２のトランジスタに流れる電流を停止させるスイッチ
    手段を設け、前記第２の増幅回路は、該制御信号が与え
    られたときに増幅動作を停止するように構成したことを
    特徴とする電圧レギュレータ。
  5. 【請求項５】 請求項２記載の電圧レギュレータにおい
    て、待機信号または制御信号が与えられたときに前記定
    電流回路と前記第２のトランジスタに流れる電流を停止
    させるスイッチ手段を設け、前記第１の増幅回路は、該
    待機信号が与えられたときに低消費電流モードとなり、
    前記第２の増幅回路は、該待機信号または制御信号が与
    えられたときに増幅動作を停止するように構成したこと
    を特徴とする電圧レギュレータ。
  6. 【請求項６】 第１の電圧が供給される入力ノードと、 第１のノードと接続される出力ノードと、 前記第１の電圧よりも低い第２の電圧が供給される第２
    のノードと、 前記入力ノードと前記第１のノードと接続される定電流
    源と、 第１の制御信号の電圧レベルに応じて、前記入力ノード
    と前記第１のノードとの間に流れる電流量を制御する第
    １の調整手段と、 第２の制御信号の電圧レベルに応じて、前記第１のノー
    ドと前記第２のノードとの間を流れる電流量を制御する
    第２の調整手段とを有することを特徴とする半導体集積
    回路。
  7. 【請求項７】 基準電圧と第１の分圧電圧との電圧差を
    増幅し、前記第１の制御信号を出力する第１の増幅手段
    と、 前記基準電圧と第２の分圧電圧との電圧差を増幅し、前
    記第２の制御信号を出力する第２の増幅手段とを有する
    ことを特徴とする請求項６記載の半導体集積回路。
  8. 【請求項８】 前記第１の調整手段はＰＭＯＳトランジ
    スタにより構成され、前記第２の調整手段はＮＭＯＳト
    ランジスタにより構成されることを特徴とする請求項７
    記載の半導体集積回路。
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