JPS6096914A - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS6096914A JPS6096914A JP58204207A JP20420783A JPS6096914A JP S6096914 A JPS6096914 A JP S6096914A JP 58204207 A JP58204207 A JP 58204207A JP 20420783 A JP20420783 A JP 20420783A JP S6096914 A JPS6096914 A JP S6096914A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- reset
- turned
- circuit
- mos
- Prior art date
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- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野ｊ
本発明はセット、リセット機能を有するフリツノフロッ
プ回路に関する。
プ回路に関する。
第１図、第２図に示されるマスタースレーブ型フリップ
フロップ回路は、セット（ｆリセット）及びリセット（
クリア）信号’ｉ、０Ｒ−ＮＡＮＤ或いはＭリ−ＮＯＲ
ゲートを介してリセット優先で回路本体の出力レベルを
コントロールする回路である。また第３図、第４図に示
されるマスタースレーブ型フリツノフロッグ回路は、セ
ット及びリセット信号を１０ Ｒ−ＮＡＮＤ 或いはＡ
ＮＤ −ＮＯＲゲートを介してセット優先で回路本体の
出力レベルをコントロールする回路である。
フロップ回路は、セット（ｆリセット）及びリセット（
クリア）信号’ｉ、０Ｒ−ＮＡＮＤ或いはＭリ−ＮＯＲ
ゲートを介してリセット優先で回路本体の出力レベルを
コントロールする回路である。また第３図、第４図に示
されるマスタースレーブ型フリツノフロッグ回路は、セ
ット及びリセット信号を１０ Ｒ−ＮＡＮＤ 或いはＡ
ＮＤ −ＮＯＲゲートを介してセット優先で回路本体の
出力レベルをコントロールする回路である。
図中１．２はデータラインに設けられたクロ、ソクドイ
ンバータ、３，４はＮＡＮＤダート、５．６はＯＲダー
ト、７．８はＮＯＲ’ｒ”−ト、９ 、１ （ＮｄＡＮ
Ｄダート、１１．１２はスタティック動作（保持ループ
）用クロックドインバータ、１３゜１４はインバータで
ある。第５図はクロックドインバータの記号とその詳細
回路図、第６図はインバータの記号とその詳細回路図、
第７図はＯＲ−ＮＡＮＤダートの記号とその詳細回路図
、第８図はＡＮＤ −ＮＯＲゲートの記号とその詳細回
路図であるう下記の第１表はリセット優先（第１図、第
２図）の場合の真理値表、第２表はセット優先（第３図
、第４図）の場合の真理値表である。
ンバータ、３，４はＮＡＮＤダート、５．６はＯＲダー
ト、７．８はＮＯＲ’ｒ”−ト、９ 、１ （ＮｄＡＮ
Ｄダート、１１．１２はスタティック動作（保持ループ
）用クロックドインバータ、１３゜１４はインバータで
ある。第５図はクロックドインバータの記号とその詳細
回路図、第６図はインバータの記号とその詳細回路図、
第７図はＯＲ−ＮＡＮＤダートの記号とその詳細回路図
、第８図はＡＮＤ −ＮＯＲゲートの記号とその詳細回
路図であるう下記の第１表はリセット優先（第１図、第
２図）の場合の真理値表、第２表はセット優先（第３図
、第４図）の場合の真理値表である。
第 １ 表
第 ２ 表
但し第１表、第２表においてＨは高（１“）レベル、Ｌ
は低（“０″）レベル、※印はＨ″、゛Ｌ″に係わらな
いという意味でおる。
は低（“０″）レベル、※印はＨ″、゛Ｌ″に係わらな
いという意味でおる。
上記の如きセット或いはリセット機能を有するマスター
スレーブ型フリツノフロッグ回路において、高速化が要
求される場合、各ダートの遅延時間をそれぞれ短かくし
なければならない。
スレーブ型フリツノフロッグ回路において、高速化が要
求される場合、各ダートの遅延時間をそれぞれ短かくし
なければならない。
この時第１図、椰２図、第３図、第４図に示される回路
では、セット及びリセット信号を入力するＯ Ｒ−ＮＡ
ＮＤ或いはＡＮＤ −ＮＯＲゲートで出力レベルを制御
するように構成されている。従ってこれらは、第７図、
第８図に示すようにＰ及びＮチャネルＭＯ３）ランソス
タが、電源”ＤＤ或いはｖ８Ｂと出力端Ｏｕｔ間にそれ
ぞれ直並列に挿入されるため、第６図の如く電源、出力
端間にＰ及びＮチャネルｆｉＭＯ８）ランラスタ１個で
構成されるインバータと同一の遅延時間をもたせるには
、インバータに比べＭＯＳ ）ランジスタのチャネル幅
は大きくしなければならない。また仁（７） ＯＲ−Ｎ
ＡＮＤ或いはＡＮＤ −ＮＯＲｒ −） ノ前段のダー
トの出力点において、前記チャネル幅増大によるｆ−）
容量の増加がおこる。ゆえにその増加分による遅延をな
くすためには、再びこ１７） ＯＲ−ＮＡＮＤ或いはＡ
ＮＤ −ＮＯＲｆ−トの前段の？−）のチャネル幅を大
きくしなければならず、これはまたこのｆ−）の前段に
も次々と影響を及ぼす。
では、セット及びリセット信号を入力するＯ Ｒ−ＮＡ
ＮＤ或いはＡＮＤ −ＮＯＲゲートで出力レベルを制御
するように構成されている。従ってこれらは、第７図、
第８図に示すようにＰ及びＮチャネルＭＯ３）ランソス
タが、電源”ＤＤ或いはｖ８Ｂと出力端Ｏｕｔ間にそれ
ぞれ直並列に挿入されるため、第６図の如く電源、出力
端間にＰ及びＮチャネルｆｉＭＯ８）ランラスタ１個で
構成されるインバータと同一の遅延時間をもたせるには
、インバータに比べＭＯＳ ）ランジスタのチャネル幅
は大きくしなければならない。また仁（７） ＯＲ−Ｎ
ＡＮＤ或いはＡＮＤ −ＮＯＲｒ −） ノ前段のダー
トの出力点において、前記チャネル幅増大によるｆ−）
容量の増加がおこる。ゆえにその増加分による遅延をな
くすためには、再びこ１７） ＯＲ−ＮＡＮＤ或いはＡ
ＮＤ −ＮＯＲｆ−トの前段の？−）のチャネル幅を大
きくしなければならず、これはまたこのｆ−）の前段に
も次々と影響を及ぼす。
このように従来のセット及びリセット機能を有するフリ
ップフロップ回路は、高速化に対し、各ＭＯ８）ランジ
スタのチャネル幅が増大し、不都合が生じるものであっ
た。
ップフロップ回路は、高速化に対し、各ＭＯ８）ランジ
スタのチャネル幅が増大し、不都合が生じるものであっ
た。
本発明は上記実情に鑑みてなされたもので、高速化、集
積回路における・リーン占有面積縮少化が可能となるフ
リップフロップ回路を提供しようとするものである。
積回路における・リーン占有面積縮少化が可能となるフ
リップフロップ回路を提供しようとするものである。
本発明は、セット及びリセット信号を保持（Ｒ還）回路
のｒ−）にＷ抜入力することによシ、セット及びリセッ
ト機能が働いていない時の回路動作に対する影響をなく
シ（セット・リセット機能を有さない回路と同等の機能
）、セット及びリセット機能が働くときには従来に比し
、よシ小さい・ぐターン占有面積で、よシ速く動作する
ことを可能とするものである。
のｒ−）にＷ抜入力することによシ、セット及びリセッ
ト機能が働いていない時の回路動作に対する影響をなく
シ（セット・リセット機能を有さない回路と同等の機能
）、セット及びリセット機能が働くときには従来に比し
、よシ小さい・ぐターン占有面積で、よシ速く動作する
ことを可能とするものである。
以下図面を参照して本発明の詳細な説明する。第９図は
同実施例を示すが、これは前記従来例のものと対応させ
た場合の例であるから、対応個所には同一符号を付して
説明を省略し、特徴とする点の説明を行なう。図中２１
はクロックドインバータ１の出力データラインに介挿さ
れたインバータ、２２はクロックドインバータ２の出力
データラインに介挿されたインバータである。電源ＶＤ
Ｄと出力端Ｏｉ との間には、Ｐチャネル型のＭＯＳ
トランジスタ３１〜３３の値列回路を設け、電源ｖｌｌ
ｓと出力端Ｏ！との間にＮチャネル型のＭＯＳトランジ
スタ３４〜３６の直列回路を設け、トランジスタ３１の
ドレイン端と出力端０１との間にＰチャネル型のトラン
ジスタ３１を設け、電源ｖｓｓと出力端Ｏ１との間にＮ
チャネル型のトランジスタ３８を設け、トランジスタ３
１．３８のｒ−トにリセット信号を供給し、セット信号
をインバータ１４を介してトランジスタ３６．３７のｆ
−トに供給し、トランジスタ３２．３５のダートにはそ
れぞれクロック信号￥、φを供給し、トランジスタ３３
．３４のダートはインバータ２１の出力データラインに
接続し、出力端０１はクロックドインバータ１の出力デ
ータラインに接続する０電源ＶＤＤと出力端０２との間
には、Ｐチャネル型のトランジスタ４１〜４３の直列回
路を設け、電源ｖ８８と出力端０２との間にＮチャネル
型のトランジスタ４４〜４６の直列回路を設け、トラン
ジスタ４１のドレイン端と出力端０２との間にＰチャネ
ル型のトランジスタ４７を設け、接地と出力端０２との
間にＮチャネル型のトランジスタ４８を設け、トランジ
スタ４１．４８のｒ−トにリセット信号を供給し、セッ
ト信号をインバータ１４を介してトランジスタ４６゜４
２のｆ−）に供給し、トランジスタ４２゜４５０ダート
にはそれぞれクロック信号φ、φを供給し、トランジス
タ４３．４４のダートはインバータ２２の出力データラ
インに接続し、出力端Ｏ２はクロックドインバータ２の
出力データラインに接続する。
同実施例を示すが、これは前記従来例のものと対応させ
た場合の例であるから、対応個所には同一符号を付して
説明を省略し、特徴とする点の説明を行なう。図中２１
はクロックドインバータ１の出力データラインに介挿さ
れたインバータ、２２はクロックドインバータ２の出力
データラインに介挿されたインバータである。電源ＶＤ
Ｄと出力端Ｏｉ との間には、Ｐチャネル型のＭＯＳ
トランジスタ３１〜３３の値列回路を設け、電源ｖｌｌ
ｓと出力端Ｏ！との間にＮチャネル型のＭＯＳトランジ
スタ３４〜３６の直列回路を設け、トランジスタ３１の
ドレイン端と出力端０１との間にＰチャネル型のトラン
ジスタ３１を設け、電源ｖｓｓと出力端Ｏ１との間にＮ
チャネル型のトランジスタ３８を設け、トランジスタ３
１．３８のｒ−トにリセット信号を供給し、セット信号
をインバータ１４を介してトランジスタ３６．３７のｆ
−トに供給し、トランジスタ３２．３５のダートにはそ
れぞれクロック信号￥、φを供給し、トランジスタ３３
．３４のダートはインバータ２１の出力データラインに
接続し、出力端０１はクロックドインバータ１の出力デ
ータラインに接続する０電源ＶＤＤと出力端０２との間
には、Ｐチャネル型のトランジスタ４１〜４３の直列回
路を設け、電源ｖ８８と出力端０２との間にＮチャネル
型のトランジスタ４４〜４６の直列回路を設け、トラン
ジスタ４１のドレイン端と出力端０２との間にＰチャネ
ル型のトランジスタ４７を設け、接地と出力端０２との
間にＮチャネル型のトランジスタ４８を設け、トランジ
スタ４１．４８のｒ−トにリセット信号を供給し、セッ
ト信号をインバータ１４を介してトランジスタ４６゜４
２のｆ−）に供給し、トランジスタ４２゜４５０ダート
にはそれぞれクロック信号φ、φを供給し、トランジス
タ４３．４４のダートはインバータ２２の出力データラ
インに接続し、出力端Ｏ２はクロックドインバータ２の
出力データラインに接続する。
第９図の回路は、リセット端が“Ｈ″のときトランジス
タ４８がオンで、出力Ｑは強制的にＨ″になシ、出力す
も強制的にＨ″になシ、従って第１図、第２図と同じ動
作をする。−万、リセット端がＬ″でかつセット端も“
Ｌ″のとき、トランジスタ３１．４１がオンでかつトラ
ンジスタ３６．４６がオンであり、またトランジスタ３
１．４’！、３８．４８がオフだから、トランジスタ３
１〜３６及びトランジスタ４１〜４６でなる保持ループ
はクロックドインバータ１１．１２と等価となる。また
セット端が“１′。
タ４８がオンで、出力Ｑは強制的にＨ″になシ、出力す
も強制的にＨ″になシ、従って第１図、第２図と同じ動
作をする。−万、リセット端がＬ″でかつセット端も“
Ｌ″のとき、トランジスタ３１．４１がオンでかつトラ
ンジスタ３６．４６がオンであり、またトランジスタ３
１．４’！、３８．４８がオフだから、トランジスタ３
１〜３６及びトランジスタ４１〜４６でなる保持ループ
はクロックドインバータ１１．１２と等価となる。また
セット端が“１′。
リセット端がＬ”の場合、トランジスタ４１がオン、ト
ランジスタ４８がオフ、トランジスタ４７がオン、トラ
ンジスタ４６がオフであシ、従りて出力Ｑは′Ｈ″、互
は“Ｌ″となって第１図。
ランジスタ４８がオフ、トランジスタ４７がオン、トラ
ンジスタ４６がオフであシ、従りて出力Ｑは′Ｈ″、互
は“Ｌ″となって第１図。
第２図と同じ動作をするものである。
第９図の構成をもつフリップフロ、プ回路は次のような
利点が具備される。即ちイン／ぐ一タ２２のダート容量
は、第１図、第２図の０Ｒ−ＮＡＮＤ 、 ＡＮＤ −
ＮＯＲダートに比べたら、同一遅延時間をもたせようと
した場合、小さくできる。
利点が具備される。即ちイン／ぐ一タ２２のダート容量
は、第１図、第２図の０Ｒ−ＮＡＮＤ 、 ＡＮＤ −
ＮＯＲダートに比べたら、同一遅延時間をもたせようと
した場合、小さくできる。
このためクロックトイ／ノ々−夕２のスイッチングスピ
ードは、第１図、第２図の場合に比べたら早くできる。
ードは、第１図、第２図の場合に比べたら早くできる。
従ってクロックドイン・９−夕２を構成するトランジス
タのチャネル幅を従来＃１ど大きくしなくても、従来よ
シ早い遅延時間でフリッゾフロッゾ回路が構成できる。
タのチャネル幅を従来＃１ど大きくしなくても、従来よ
シ早い遅延時間でフリッゾフロッゾ回路が構成できる。
またトランジスタ４１〜４６で構成される保持ループ回
路はデータを保持するだけなので、トランジスタ素子を
小さく形成でき、トランジスタ４７゜４８のみチャネル
幅を大きくすれはよいから、全体的に見たら従来ＯＯＲ
−ＮＡＮＤ 、 ＡＮＤ−ＮＯＨに比べ、集積回路上の
パターン占有面積を小さくテキる。また上６己トランジ
スタ４１〜４６で構成される保持ループ回路の各トラン
ジスタのチャネル幅は小さくできるから、出力端ｏ２で
の接合容量が小さくできる。従ってクロックドインバー
タ２のトランジスタのチャネル１ｌｆｉ’に従来はど大
きくしなくても、従来より早い遅延時間で７リツプフロ
ツプが構成できるものでちる。
路はデータを保持するだけなので、トランジスタ素子を
小さく形成でき、トランジスタ４７゜４８のみチャネル
幅を大きくすれはよいから、全体的に見たら従来ＯＯＲ
−ＮＡＮＤ 、 ＡＮＤ−ＮＯＨに比べ、集積回路上の
パターン占有面積を小さくテキる。また上６己トランジ
スタ４１〜４６で構成される保持ループ回路の各トラン
ジスタのチャネル幅は小さくできるから、出力端ｏ２で
の接合容量が小さくできる。従ってクロックドインバー
タ２のトランジスタのチャネル１ｌｆｉ’に従来はど大
きくしなくても、従来より早い遅延時間で７リツプフロ
ツプが構成できるものでちる。
ブロック■もブロック■側と対応する効果が得られる。
第１０図はリセット優先方式のもう一つの例である。こ
のものは第９図と概略対応するので、対応する個所には
同一符号を用いかつそれにダッシュを付して説明を省略
する。
のものは第９図と概略対応するので、対応する個所には
同一符号を用いかつそれにダッシュを付して説明を省略
する。
上記第９図、第１０図はリセット優先方式であったが、
第１１図はセット優先方式の場合の実施例である。構成
は第９図のリセット優先方式の場合と概略対応するので
、対応個所には同一符号を付して説明を省略する。
第１１図はセット優先方式の場合の実施例である。構成
は第９図のリセット優先方式の場合と概略対応するので
、対応個所には同一符号を付して説明を省略する。
第１１図の回路は、セット端が”Ｈ”の時トランジスタ
４８がオンで、出力Ｑは強制的に′Ｈ″になり、出力可
は“Ｌ″になる。一方、セット端及びリセット端がＬ＃
のとき、トランジスタ３１．４１がオンでかつトランジ
スタ３６゜４６もオンとなり、またトランジスタ３７゜
４７がオフでかつトランジスタ３８．４１１もオフとな
るから、トランジスタ３１〜３６及びトランジスタ４１
〜４６でなる保持ルーｆｔミニクロックドインバータ１
１．１２と等価となる。
４８がオンで、出力Ｑは強制的に′Ｈ″になり、出力可
は“Ｌ″になる。一方、セット端及びリセット端がＬ＃
のとき、トランジスタ３１．４１がオンでかつトランジ
スタ３６゜４６もオンとなり、またトランジスタ３７゜
４７がオフでかつトランジスタ３８．４１１もオフとな
るから、トランジスタ３１〜３６及びトランジスタ４１
〜４６でなる保持ルーｆｔミニクロックドインバータ１
１．１２と等価となる。
またセット端がｎ Ｌ １１．リセット端がＨ＃のとき
、トランジスタ４ノがオン、トランジスタ４７もオン、
トランジスタ４６，４１１がオフだから、従って出力Ｑ
は″Ｌ２．出力すは“Ｈ″となって第３図、第４図と同
じ動作がり簡となるものである。
、トランジスタ４ノがオン、トランジスタ４７もオン、
トランジスタ４６，４１１がオフだから、従って出力Ｑ
は″Ｌ２．出力すは“Ｈ″となって第３図、第４図と同
じ動作がり簡となるものである。
第１２図はセット優先方式のもう一つの例である。この
ものは第１１図と概略対応するので対応個所には同一符
号を付して説明を省略する。
ものは第１１図と概略対応するので対応個所には同一符
号を付して説明を省略する。
第１３図に示す実施例はリセット優先方式で、ブロック
■のみ本発明を適用し、ブロックＩは第１図を採用して
いる。ブロックＩはデータ保持ループなので本発明を適
用してもしなくてもよい。このものはリセットラインに
インバータ６１を、セットラインにインバータ６２を介
挿している。またこのものは、０２点の信号レベルを、
インバータ６１ 、 ＮＡＮＤゲート３．クロックドイ
ンバータ２を介したルート、またはＯＲグー） ５ 、
ＮＡＮＤゲート３．クロックドインバータ２を介した
ルートよシも、トランジスタ４８またはトランジスタ４
１．４７のルートでいち早く制御できるものである。
■のみ本発明を適用し、ブロックＩは第１図を採用して
いる。ブロックＩはデータ保持ループなので本発明を適
用してもしなくてもよい。このものはリセットラインに
インバータ６１を、セットラインにインバータ６２を介
挿している。またこのものは、０２点の信号レベルを、
インバータ６１ 、 ＮＡＮＤゲート３．クロックドイ
ンバータ２を介したルート、またはＯＲグー） ５ 、
ＮＡＮＤゲート３．クロックドインバータ２を介した
ルートよシも、トランジスタ４８またはトランジスタ４
１．４７のルートでいち早く制御できるものである。
第１４図に示す実施例はリセット優先方式で、ブロック
■のみ本発明を適用し、ブロックＩは第２図を採用して
いる。このものはリセットラインにインバータ７１を介
挿している。
■のみ本発明を適用し、ブロックＩは第２図を採用して
いる。このものはリセットラインにインバータ７１を介
挿している。
第１５図に示す実施例はセット優先方式で、ブロック■
のみ本発明を適用し、ブロックＩは第３図のものを採用
している。
のみ本発明を適用し、ブロックＩは第３図のものを採用
している。
第１６図に示す実施例はセット優先方式で、ブロック■
のみ本発明を適用し、ブロックＩは第４図のものを採用
している。
のみ本発明を適用し、ブロックＩは第４図のものを採用
している。
以上説明した如く本発明によれば、セット及びリセット
信号を、スタティック動作させるための保持ループのダ
ートに入力することにより、従来のものより動作の高速
化、パターン占有面積の縮少化が０Ｊ′能となるフリツ
ノフロツノ回路が提供できるものである。
信号を、スタティック動作させるための保持ループのダ
ートに入力することにより、従来のものより動作の高速
化、パターン占有面積の縮少化が０Ｊ′能となるフリツ
ノフロツノ回路が提供できるものである。
第１図ないし第４図は従来のフリツノフロップ回路図、
第５図はクロックドインバータ回路図、第６図ないし第
８図はダート回路図、第９図ないし第１６図はそれぞれ
本発明の実施例の回路図である。 １．２・・・クロックドインバータ、２１．２２・・・
インバータ、３１〜Ｊ ８ 、３１’〜３Ｂ’、４１〜
４ Ｂ 、 ４１’〜４８′・・・ＭＯＳトランジスタ
。 出願人代理人 弁理士 鈴 江 武 彦第１図 ４３ 第２図 ＳＳ 第１３図 ｖｓｓ ｖｓｓ 第１４図 ＳＳ 第１５図 Ｖらｓ ｖｓｓ 第１６図 ＳＳ
第５図はクロックドインバータ回路図、第６図ないし第
８図はダート回路図、第９図ないし第１６図はそれぞれ
本発明の実施例の回路図である。 １．２・・・クロックドインバータ、２１．２２・・・
インバータ、３１〜Ｊ ８ 、３１’〜３Ｂ’、４１〜
４ Ｂ 、 ４１’〜４８′・・・ＭＯＳトランジスタ
。 出願人代理人 弁理士 鈴 江 武 彦第１図 ４３ 第２図 ＳＳ 第１３図 ｖｓｓ ｖｓｓ 第１４図 ＳＳ 第１５図 Ｖらｓ ｖｓｓ 第１６図 ＳＳ
Claims (1)
- クロックドインバータと反転ダートを交互に並べてカヌ
ケード接続した回路本体と、前記反転ダート’ｔスタテ
ィック動作させるための保持ループとを具備し、この保
持ループは、第１の電位供給端と出力端との間に第１チ
ヤネル型の第１ないし第３のＭＯＳ ）ランジスタの直
列回路を設け、第２の′電位供給端と前記出力端とのｍ
」に第２チヤネル型の第４ないし第６のＭＯＳ ）ラン
ジスタの直列回路を設け、前記第１のＭＯＳ）ランジス
タのドレイン端と前記出力端との間に第１チヤネル型の
第７のＭＯＳ トランジスタを設け、第２の電位供給端
と前記出力端との間に第２チヤイ・ル型の第８のＭＯＳ
トランジスタを設け、前記第１及び第８のＭＯＳ トラ
ンジスタのダートに、セット信号、リセット信号のうち
の一方の信号を供給し、他方の信号を前記第６及び第７
のＭｏＳトランジスタのダートに供給シ、前記第２、第
５のＭＯＳ ）ランジスタのダートには互に反転関係を
有するクロック信号を供給し、前記第３．第４のＭＯＳ
トランジスタのダートにはデータラインの信号を供給
するようにしたこと舎・特徴とするフリップフロッグ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204207A JPS6096914A (ja) | 1983-10-31 | 1983-10-31 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204207A JPS6096914A (ja) | 1983-10-31 | 1983-10-31 | フリツプフロツプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6096914A true JPS6096914A (ja) | 1985-05-30 |
Family
ID=16486602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204207A Pending JPS6096914A (ja) | 1983-10-31 | 1983-10-31 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096914A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4992682A (en) * | 1988-01-20 | 1991-02-12 | Hitachi, Ltd. | Clock drive circuit |
| EP1024594A1 (en) * | 1999-01-28 | 2000-08-02 | Lucent Technologies Inc. | Flip-flop having gated inverter feedback structure with embedded preset/clear logic |
-
1983
- 1983-10-31 JP JP58204207A patent/JPS6096914A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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