KR20000021370A - 플래쉬 메모리셀의 소오스 드라이버 회로 - Google Patents

플래쉬 메모리셀의 소오스 드라이버 회로 Download PDF

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Abstract

1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 플래쉬 메모리 셀의 소오스 드라이버 회로에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
크기가 서로 다른 다수 개의 섹턱로 구성된 플래쉬 메모리 셀의 소거 동작시 플로팅게이트와 소오스 사이의 게이트 옥사이드(gate oxide)의 스트레스(stress)를 줄이고자 함.
3.발명의 해결방법의 요지
크기가 서로 다른 다수 개의 섹턱로 구성된 플래쉬 메모리 셀에서 각각의 섹터 크기에 대응하는 다수의 소오스 전압 구동 회로를 병렬로 구성하여 섹터 어드레스의 디코딩 결과에 따라 선택적으로 구동시키도록 함.
4.발명의 중요한 용도
플래쉬 메모리 셀의 소오스 드라이버 회로.

Description

플래쉬 메모리 셀의 소오스 드라이버 회로
본 발명은 플래쉬 메모리 셀(flash memory cell)의 소오스 드라이버 회로(sector driver circuit)에 관한 것으로, 특히 크기(size)가 서로 다른 다수 개의 섹턱(64KB, 32KB, 16KB 및 8KB 등)로 구성된 플래쉬 메모리 셀에서 각각의 섹터 크기에 대응하는 다수의 소오스 전압 구동 회로를 병렬로 구성하여 섹터 어드레스의 디코딩(dcoding) 결과에 따라 선택적으로 구동시키도록 한 플래쉬 메모리 셀의 소오스 드라이버 회로에 관한 것이다.
일반적으로, 스택 게이트(stack gate) 플래쉬 메모리 셀의 소거(erase) 동작을 도 1을 참조하여 설명하면 다음과 같다.
콘트롤게이트(1)에는 -9V 정도의 네거티브 전압을 인가하고, 소오스(2)에는 5V, 드레인(3)은 플로팅(floating)상태, P형 기판(5)에는 0V전압을 인가하게 된다.
이때, F-N 터널링에 의해 플로팅게이트 전극(4)에 축적되어있던 전하(electron)가 소오스 전극(2)으로 빠져나기게 된다. 또한, F-N 터널링 또는 밴드 간 터널링(band to band tunneling)에 의해 소오스(2)에서 P형 기판(5)으로 전류가 흐르게 된다. 소거 동작 초기에 흐르는 F-N 터널링 전류와 밴드 간 터널링 전류의 합은 메모리 셀 당 약 10㎁ 정도이다.
한편, 메모리 셀이 프로그램 된 상태(즉, 플로팅게이트에 전하가 충분히 충전된 상태)에서 소거 동작을 수행하는 경우, 플로팅게이트(4)와 소오스(2) 사이의 전계(electric field)는 플로팅게이트(4)에 충전되어 있던 전하가 줄어들면서 약해지게 된다. 그러나, 초기의 강한 전계에 의해 플로팅게이트(4)와 소오스(2) 사이의 오버랩 게이트 옥사이드(overlap gate oxide)가 스트레스(stress)를 받아 메모리 셀의 품질이 저하(degradation)된다. 이러한 문제점을 개선하기 위해 밴드 간 터널링 전류가 플로팅게이트와 소오스 사이의 전계 강약에 비례한다는 점을 이용해 소오스 드라이버 회로의 출력 전압이 소오스로 흐르는 전류의 영향을 받도록 구성한 회로를 도 2에 도시하였다.
도 2는 종래의 플래쉬 메모리 셀의 소오스 드라이버 회로도로서, 인에이블신호(EN)가 하이(High) 상태일 때, 인에이블신호(EN) 및 지연 수단(6)을 경유한 상기 인에이블신호(EN)를 각각 입력으로 하는 노아게이트(8)의 출력은 로우(Low)상태로 된다. 상기 노아게이트(8)의 출력을 입력으로 하는 NMOS 트랜지스터(N1)는 턴오프(turn off) 된다. 또한, 인버터(7)를 통해 상기 인에이블신호(EN)를 입력으로 하는 PMOS 트랜지스터(P1)는 턴온(turn on) 된다. 그러므로, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 PMOS 트랜지스터(P1)와 저항(R)을 통해 소오스 전압이 공급되게 된다. 이때, 전원단자(Vcc)에서 메모리 셀의 소오스로 전류가 흐를 때, 저항(R)에 의해 전압강하가 일어나게 되므로, 소오스전압은 Vs=Vcc-IR 으로 된다.
반대로, 인에이블신호(EN)가 로우(Low) 상태일 때, 노아게이트(8)의 출력은 하이 상태로 된다. 상기 노아게이트(8)의 출력을 입력으로 하는 NMOS 트랜지스터(N1)는 턴온 된다. 또한, 인버터(7)를 통해 상기 인에이블신호(EN)를 입력으로 하는 PMOS 트랜지스터(P1)는 턴오프 된다. 그러므로, 접지단자(Vss)로부터 상기 NMOS 트랜지스터(N1)를 통해 출력단자(Vout)로 접지전압(0V)이 공급된다. 즉, 소거 동작 이외에는 메모리 셀의 소오스에 0V 전압을 공급하게 된다.
그러나, 이러한 종래 기술은 크기가 다른 다수 개의 섹터(64KB, 32KB, 16KB 및 8KB 등)로 구성된 플래쉬 메모리 셀에서 소오스 드라이버 회로를 각각의 섹터에 사용하고자 하는 경우, 다음과 같은 문제점이 발생하게 된다. 예를 들어, 상기 PMOS 트랜지스터(P1)와 저항(R)의 크기를 큰 섹터(64KB)에 맞게 설계한 후, 크기가 작은 섹터(32KB, 16KB 및 8KB 등)로 인가하게 되면, 상대적으로 소오스 전압이 상승하게 되어(섹터 크기가 작으므로) 소오스 및 플로팅게이트 사이의 옥사이드(Oxide)가 스트레스를 받아 플래쉬 메모리 셀의 품질이 저하되는 단점이 있다.
따라서, 본 발명은 섹터 크기가 다른 각각의 섹터에 대응하는 다수의 소오스 전압 구동 회로를 전원단자 및 출력단자간에 병렬로 접속하여 섹터 어드레스의 디코딩(dcoding) 결과에 따라 선택적으로 구동시킴으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 소오스 드라이버 회로를 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 인에이블신호에 따라 섹터 크기가 다른 각각의 섹터에 해당하는 섹터 어드레스를 디코딩하기 위한 섹터 어드레스 디코딩 회로와, 상기 각기 다른 섹터에 대응하는 다수의 소오스 전압 구동 회로가 전원단자 및 출력단자 간에 병렬로 접속되며, 상기 섹터 어드레스 디코딩 회로의 출력에 따라 구동되는 소오스 드라이버 수단과, 상기 인에이블신호를 입력으로 하는 지연 수단과, 상기 인에이블신호 및 지연 수단의 출력에 따라 제어신호를 출력하기 위한 제어 수단과, 상기 출력단자 및 접지단자 간에 접속되며 상기 제어 수단의 출력에 따라 구동되는 풀다운 트랜지스터를 포함하여 구성된 것을 특징으로 한다.
도 1은 스택 게이트 플래쉬 메모리 셀의 단면도.
도 2는 종래의 플래쉬 메모리 셀의 소오스 드라이버 회로도.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 소오스 드라이버 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1: 콘트롤게이트 2: 소오스
3: 드레인 4: 플로팅게이트
5: 기판 6, 12: 지연 수단
11: 어드레스 디코딩 회로 13: 소오스 드라이버 수단
14: 제어 수단 15, 16 및 17: 소오스 전압 구동 회로
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 소오스 드라이버 회로도이다.
인에이블신호(EN)에 따라 크기가 다른 섹터의 각 섹터 어드레스(A0 및 A1)를 디코딩하기 위한 섹터 어드레스 디코딩 회로(11)와, 상기 섹터 어드레스 디코딩 회로(11)의 출력에 따라 구동되며, 상기 각기 다른 섹터에 대응하는 다수의 소오스 전압 구동 회로(15 내지 17)로 구성된 소오스 드라이버 수단(13)과, 상기 인에이블신호(EN)를 입력으로 하는 지연 수단(12)과, 상기 인에이블신호(EN) 및 지연 수단(12)의 출력에 따라 제어신호를 출력하기 위한 제어 수단(14)과, 상기 제어 수단(14)의 출력에 따라 구동되는 풀다운 트랜지스터(N1)로 구성된다.
상술한 바와 같이 구성된 본 발명에 따른 플래쉬 메모리 셀의 소오스 드라이버 회로의 동작을 상세히 설명하면 다음과 같다.
예를 들어, 인에이블신호(EN)는 하이 상태, 제 1 및 제 2 섹터 어드레스(A0 및 A1)가 모두 로우 상태일 경우, 인에이블신호(EN) 및 상기 인에이블신호(EN)를 입력으로 하는 지연회로(12)의 출력을 각각 입력으로 하는 제어 수단(14)의 출력은 로우 상태로 된다. 그러므로 상기 제어 수단(14)의 출력을 입력으로 하는 풀다운 트랜지스터(N1)는 턴오프 된다.
또한, 섹터 어드레스 디코딩 회로(11)의 제 1 및 제 2 출력(S1 및 S2)은 하이 상태로 되며, 제 3 출력(S3)은 로우 상태로 된다. 이때, 상기 섹터 어드레스 디코딩 회로(11)의 각 출력은 소오스 드라이버 수단(13)으로 공급된다. 그러므로, 제 1 소오스 전압 구동 회로(15)의 풀업 트랜지스터 인 PMOS 트랜지스터(P1)는 턴온 되는 반면에, 제 2 및 제 3 소오스 전압 구동 회로(16 및 17)의 풀업 트랜지스터 인 PMOS 트랜지스터(P2 및 P3)는 턴오프 된다. 따라서, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 제 1 소오스 전압 구동 회로(15)의 PMOS 트랜지스터(P1) 및 저항(R1)을 통해 소오스 전압이 공급된다.
또한, 인에이블신호(EN)는 하이 상태, 제 1 및 제 2 섹터 어드레스(A0 및 A1)가 로우 및 하이 상태이거나 반대로 하이 및 로우 상태일 경우, 섹터 어드레스 디코딩 회로(11)의 제 1 및 제 3 출력(S1 및 S3)은 하이 상태로 되며, 제 2 출력(S2)은 로우 상태로 된다. 이때, 상기 섹터 어드레스 디코딩 회로(11)의 각 출력은 소오스 드라이버 수단(13)으로 공급된다. 그러므로, 제 2 소오스 전압 구동 회로(16)의 PMOS 트랜지스터(P2)는 턴온 되는 반면에, 제 1 및 제 3 소오스 전압 구동 회로(15 및 17)의 PMOS 트랜지스터(P1 및 P3)는 턴오프 된다. 따라서, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 제 2 소오스 전압 구동 회로(15)의 PMOS 트랜지스터(P2)와 저항(R2)을 통해 소오스 전압이 공급되게 된다.
또한, 인에이블신호(EN)는 하이 상태, 제 1 및 제 2 섹터 어드레스(A0 및 A1)가 모두 하이 상태일 경우, 섹터 어드레스 디코딩 회로(11)의 제 2 및 제 3 출력(S2 및 S3)은 하이 상태로 되며, 제 1 출력(S1)은 로우 상태로 된다. 상기 섹터 어드레스 디코딩 회로(11)의 각 출력은 소오스 드라이버 수단(13)으로 공급된다. 그러므로, 제 3 소오스 전압 구동 회로(17)의 PMOS 트랜지스터(P3)는 턴온 되는 반면에, 제 1 및 제 2 소오스 전압 구동 회로(15 및 16)의 PMOS 트랜지스터(P1 및 P2)는 턴오프 된다. 따라서, 전원단자(Vcc)로부터 출력단자(Vout)로 상기 제 3 소오스 전압 구동 회로(17)의 PMOS 트랜지스터(P3) 및 저항(R3)을 통해 소오스 전압이 공급되게 된다.
상술한 바와 같이 본 발명은 섹터 크기에 따라 크기가 다른 다수의 소오스 전압 구동 회로를 병렬로 구성하고, 이를 섹터 어드레스의 디코딩 결과에 따라 선택적으로 구동시킴으로써, 섹터 크기에 관계없이 일정한 셀 특성을 확보할 수 있게 된다.
상술한 바와 같이 본 발명에 의하면 섹터 크기에 따라 크기가 다른 다수의 소오스 전압 구동 회로를 병렬로 구성하고, 이를 섹터 어드레스의 디코딩 결과에 따라 선택적으로 구동시킴으로써, 섹터 크기에 관계없이 일정한 셀 특성을 확보할 수 있어 플래쉬 메모리 셀의 품질을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (5)

  1. 인에이블신호에 따라 섹터 크기가 다른 각각의 섹터에 해당하는 섹터 어드레스를 디코딩하기 위한 섹터 어드레스 디코딩 회로와,
    상기 섹터 어드레스 디코딩 회로의 출력에 따라 상기 각기 다른 섹터에 대응하는 각각의 소오스 전압을 출력단자로 출력하기 위한 소오스 드라이버 수단과,
    상기 인에이블신호를 입력으로 하는 지연 수단과,
    상기 인에이블신호 및 지연 수단의 출력에 따라 제어신호를 출력하기 위한 제어 수단과,
    상기 제어 수단의 출력에 따라 상기 출력단자로 접지전압을 출력하기 위한 풀다운 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 소오스 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 소오스 드라이버 수단은 전원단자 및 출력단자 간에 병렬로 접속되는 상기 각기 다른 섹터에 대응하는 다수의 소오스 전압 구동 회로를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 소오스 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 다수의 소오스 전압 구동 회로 각각은 전원단자 및 출력단자간에 직렬로 접속되는 풀업 트랜지스터 및 저항을 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 소오스 드라이버 회로.
  4. 제 1 항에 있어서,
    상기 어드레스 디코딩 회로는 각각의 섹터 어드레스를 반전시키기 위한 각각의 인버터와,
    상기 각각의 인버터를 통해 반전된 어드레스 및 상기 섹터 어드레스를 각각 입력으로하여 디코딩 된 데이터를 출력하기 위한 다수의 낸드게이트를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 소오스 드라이버 회로.
  5. 제 1 항에 있어서,
    상기 제어 수단은 상기 인에이블신호 및 지연 수단의 출력을 각각 입력으로 하는 노아게이트로 구성된 것을 특징으로 하는 플래쉬 메모리 셀의 소오스 드라이버 회로.
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* Cited by examiner, † Cited by third party
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KR20030030824A (ko) * 2001-10-12 2003-04-18 후지쯔 가부시끼가이샤 소스 전위를 제어하여 프로그램 동작을 최적화한 불휘발성메모리
KR100714485B1 (ko) * 2005-08-23 2007-05-07 삼성전자주식회사 비휘발성 반도체 메모리 장치
KR100745053B1 (ko) * 2001-04-10 2007-08-01 주식회사 하이닉스반도체 출력 구동 회로

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