JPS60242581A - 半導体記憶装置のセンス増幅器 - Google Patents
半導体記憶装置のセンス増幅器Info
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- JPS60242581A JPS60242581A JP59097834A JP9783484A JPS60242581A JP S60242581 A JPS60242581 A JP S60242581A JP 59097834 A JP59097834 A JP 59097834A JP 9783484 A JP9783484 A JP 9783484A JP S60242581 A JPS60242581 A JP S60242581A
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- JP
- Japan
- Prior art keywords
- sense
- sense amplifier
- bit lines
- switching element
- memory cell
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体記憶装置における情報読み出し用のセ
ンス増幅器に係シ、特にメモリセルアレイの各列の１本
のビット線を通じて情報を読み出すセンス増幅器に関す
る。
ンス増幅器に係シ、特にメモリセルアレイの各列の１本
のビット線を通じて情報を読み出すセンス増幅器に関す
る。
第１図は、０Ｍ０８（相補性絶縁ダート型トランジスタ
）を用いた従来のスタティック型メモリの一部を示して
おｊ５、ＢＬおよびＢＬはメモリセルアレイにおける一
列分の相補的なビット紘１０はプリチャージ用のＭ０８
トランジスタ、１１は上記ビット線ＢＬ、ＢＬ対との間
でデータの授受を行なうスタティック型のメモリセル、
１２は上記メモリセル１ノの選択を行なうための行選択
線（ワード線）、１３は上記ビット線ＢＬ、ＢＬ対に接
続されてデータの読み出しを行なう゛ためのセンス増幅
器である。
）を用いた従来のスタティック型メモリの一部を示して
おｊ５、ＢＬおよびＢＬはメモリセルアレイにおける一
列分の相補的なビット紘１０はプリチャージ用のＭ０８
トランジスタ、１１は上記ビット線ＢＬ、ＢＬ対との間
でデータの授受を行なうスタティック型のメモリセル、
１２は上記メモリセル１ノの選択を行なうための行選択
線（ワード線）、１３は上記ビット線ＢＬ、ＢＬ対に接
続されてデータの読み出しを行なう゛ためのセンス増幅
器である。
上記メモリの読み出し動作における各部信号のタイミン
グは第２図に示すようなものである。
グは第２図に示すようなものである。
即ち、時刻ｔ１で、プリチャージ信号φ、を”Ｌ’（ロ
ウ）レベルにしてプリチャージ用トランジスタ１０をオ
ンにし、ビット線ＢＬ、ＢＬをプリチャージする。この
プリチャージの終了後、時刻ｔ２でワード線選択信号Ｗ
ＬをＩ（“（ハイ）レベルにしてメモリセル１ノの選択
を行なう。これに伴って、選択されたメモリセル１１内
の記憶データが１″（Ｈ）レベルまたは“０”（Ｌ）レ
ベルに応じてビット線ＢＬ。
ウ）レベルにしてプリチャージ用トランジスタ１０をオ
ンにし、ビット線ＢＬ、ＢＬをプリチャージする。この
プリチャージの終了後、時刻ｔ２でワード線選択信号Ｗ
ＬをＩ（“（ハイ）レベルにしてメモリセル１ノの選択
を行なう。これに伴って、選択されたメモリセル１１内
の記憶データが１″（Ｈ）レベルまたは“０”（Ｌ）レ
ベルに応じてビット線ＢＬ。
ｉのいずれか一方の電圧がプリチャージ電圧より低下し
始める。そして、ピット線ＢＬ、ＢＬ間に所定の電位差
が生じた時刻１でセンス増幅ａ１３Ｋ”Ｈ”レベルのセ
ンスラッチ信号ＳＬを印加する。これにより、センス増
幅器１３は上記ビット線ＢＬ１ ＢＬ間の電位差を増幅
し、ビット線ＢＬＸＢＬの電圧を一方は接地電位ｖ８８
（″Ｌ＃レベル）、他方は電源電位ＶＤＤ（“Ｈ＃レベ
ル）にラッチする。
始める。そして、ピット線ＢＬ、ＢＬ間に所定の電位差
が生じた時刻１でセンス増幅ａ１３Ｋ”Ｈ”レベルのセ
ンスラッチ信号ＳＬを印加する。これにより、センス増
幅器１３は上記ビット線ＢＬ１ ＢＬ間の電位差を増幅
し、ビット線ＢＬＸＢＬの電圧を一方は接地電位ｖ８８
（″Ｌ＃レベル）、他方は電源電位ＶＤＤ（“Ｈ＃レベ
ル）にラッチする。
上記メモリは、メモリセル１１およびセンス増幅器１３
がそれぞれ２本のビット線ＢＬ、 ＢＬに接続されてい
るので、高集積化が困難である。
がそれぞれ２本のビット線ＢＬ、 ＢＬに接続されてい
るので、高集積化が困難である。
そこで、本願出願人は、特願昭５８−２４２６２２号に
よって、メモリセル、センス増幅器ともそれぞれ１本の
ビット線に接続するだけでよく、大幅な高集積化を可能
としたメモリを既に提案している。第３図は、上記メモ
リの一部を示しており、ＢＬはメモリセルアレイにおけ
る１列分のビット線、２０は上記ビット線ＢＬに接続さ
れたプリチャージ用トランジスタ、２ノは上記ビット線
ＢＬに接続されたメモリセル、２２は上記メモリセル２
ノに接続されたワード線、２３は上記ピッ）ＩＢＬに接
続されたセンス増幅器である。上記メモリセル２ノは、
一端がビット線ＢＬに接続されると共にケ゛−トがワー
ド線２２に接続されたトランスファゲート２４とこのト
ランスファゲート２４の他端に入力端が接続されたイン
バータ２５と、このインバータ２５に対して互いの入力
端と出力端とが相互に接続されたインバータ２６とから
なシ、上記インバーｐ２５．２．６はフリッゾフロッゾ
回路を形成している。また、前記センス増幅器２３は、
ＰチャネルトランジスタＰ□およびＮチャネルトランジ
スタＮ１からなる第１のＣＭＯＳインバータ１１と、Ｐ
チャネルトランジスタＰ、およびＮチャネルトランジス
タＮ、からなる第２のＣＭＯＳインバータＩ□ と、こ
の２個のインバータＩ８、Ｉ２のＮチャネルトランジス
タＮ、、’Ｎ。
よって、メモリセル、センス増幅器ともそれぞれ１本の
ビット線に接続するだけでよく、大幅な高集積化を可能
としたメモリを既に提案している。第３図は、上記メモ
リの一部を示しており、ＢＬはメモリセルアレイにおけ
る１列分のビット線、２０は上記ビット線ＢＬに接続さ
れたプリチャージ用トランジスタ、２ノは上記ビット線
ＢＬに接続されたメモリセル、２２は上記メモリセル２
ノに接続されたワード線、２３は上記ピッ）ＩＢＬに接
続されたセンス増幅器である。上記メモリセル２ノは、
一端がビット線ＢＬに接続されると共にケ゛−トがワー
ド線２２に接続されたトランスファゲート２４とこのト
ランスファゲート２４の他端に入力端が接続されたイン
バータ２５と、このインバータ２５に対して互いの入力
端と出力端とが相互に接続されたインバータ２６とから
なシ、上記インバーｐ２５．２．６はフリッゾフロッゾ
回路を形成している。また、前記センス増幅器２３は、
ＰチャネルトランジスタＰ□およびＮチャネルトランジ
スタＮ１からなる第１のＣＭＯＳインバータ１１と、Ｐ
チャネルトランジスタＰ、およびＮチャネルトランジス
タＮ、からなる第２のＣＭＯＳインバータＩ□ と、こ
の２個のインバータＩ８、Ｉ２のＮチャネルトランジス
タＮ、、’Ｎ。
の各ソースと所定電源（たとえばＶ８ｇ電位）との間に
共通に挿入接続されると共にデートにセンスラッチ信号
ＳＬが与えられるセンスラッチ用のＮチャネルトランジ
スタＮＢと、前記２個のインバータ■１、Ｉ２の各出力
端間に挿入接続されると共にダートにイコライズ信号Ｅ
Ｑが与えられるイコライズ用のＰチャネルトランジスタ
Ｐ、と、前記第２のインパータエ２の出力端と前記ピッ
） ｍＢＬとの間に挿入接続されるト共にタートにセン
スダート信号ＳＧが与えられるセンスゲート用のＰチャ
ネルトランジスタＰ４とを具備し、上記２個のインパー
タエ□、Ｉ２は互いに一方の入力端と他方の出力端とが
接続されてフリップフロッグ回路を形成している。
共通に挿入接続されると共にデートにセンスラッチ信号
ＳＬが与えられるセンスラッチ用のＮチャネルトランジ
スタＮＢと、前記２個のインバータ■１、Ｉ２の各出力
端間に挿入接続されると共にダートにイコライズ信号Ｅ
Ｑが与えられるイコライズ用のＰチャネルトランジスタ
Ｐ、と、前記第２のインパータエ２の出力端と前記ピッ
） ｍＢＬとの間に挿入接続されるト共にタートにセン
スダート信号ＳＧが与えられるセンスゲート用のＰチャ
ネルトランジスタＰ４とを具備し、上記２個のインパー
タエ□、Ｉ２は互いに一方の入力端と他方の出力端とが
接続されてフリップフロッグ回路を形成している。
次に、上記メモリの読み出し動作について第４図を参照
して説明する。行アドレスが定まった後の時刻ｔユて、
たとえば内部（あるいは外部）クロックに同期してプリ
チャージ信号φ２、ワード線選択信号ＷＬ、イコライズ
信号ＤＱ。
して説明する。行アドレスが定まった後の時刻ｔユて、
たとえば内部（あるいは外部）クロックに同期してプリ
チャージ信号φ２、ワード線選択信号ＷＬ、イコライズ
信号ＤＱ。
センスラッチ信号ＳＬおよびセンスゲート信号ＳＧをそ
れぞれパＬ＃レベルにする。これにより、プリチャージ
用トランジスタ２０がオンになシ、ビット線ＢＬはＶＤ
Ｄ電源電圧（″Ｈ″レベル）にノリチャージされ、これ
と共にセンスダート用トランジスタＰ４およびイコライ
ズ用トランジスタＰ３もそれぞれオンになるので２個の
インパータエ０、工２の各出力端（センスノードＳＤ、
ＳＤ）も、それぞれプリチャージされる。このとき、セ
ンスラッチ用トランジスタＮ、はオフでアシ、インパー
タエ８、Ｉ２はそれぞれ不活性状態となっている。次に
１時刻ｔ２でノリチャージ信号φ２、ワード線選択信号
ＷＬおよびイコライズ信号ＥＱを″Ｈ＃レベルにして、
プリチャージ用トランジスタ２０およびイコライズ用ト
ランジスタＰＲをそれぞれオフにする。この場合、選択
されたメモリセル２１の記憶ノード２７のデータが“′
Ｈ”レベルであったならば、トランスファダート２４は
オフであシ、ビット線ＢＬおよび前記センスノードＳＤ
１ ＳＤはそれぞれノリチャージ電位ＶＤＤに保持され
る二これに対して、選択されたメモリセル２ノの記憶ノ
ード２７のデータがｔｔ Ｌ”レベルであった々らば、
トランスファダート２４がオンになシ、ビット線ＢＬの
電位が上記メモリセル２１によって引き下げられる。こ
れに追随して、センスゲート用トランジスタＰ４がオン
になシ、センスノードＳＤの電位が低下し始め、オン状
態にあるＮチャネルトランジスタＮ、、Ｎ２を介してセ
ンスノードＳＤの電位も低下し始めるが、この間は常に
ＳＤ電位（ＳＤ電位の関係が成り立っている。次に、上
記時刻ｔ、から一定時間ｔｄ経過後の時刻ｔ３でセンス
ラッチ信号ＳＬおよびセンスゲート信号ｓ。
れぞれパＬ＃レベルにする。これにより、プリチャージ
用トランジスタ２０がオンになシ、ビット線ＢＬはＶＤ
Ｄ電源電圧（″Ｈ″レベル）にノリチャージされ、これ
と共にセンスダート用トランジスタＰ４およびイコライ
ズ用トランジスタＰ３もそれぞれオンになるので２個の
インパータエ０、工２の各出力端（センスノードＳＤ、
ＳＤ）も、それぞれプリチャージされる。このとき、セ
ンスラッチ用トランジスタＮ、はオフでアシ、インパー
タエ８、Ｉ２はそれぞれ不活性状態となっている。次に
１時刻ｔ２でノリチャージ信号φ２、ワード線選択信号
ＷＬおよびイコライズ信号ＥＱを″Ｈ＃レベルにして、
プリチャージ用トランジスタ２０およびイコライズ用ト
ランジスタＰＲをそれぞれオフにする。この場合、選択
されたメモリセル２１の記憶ノード２７のデータが“′
Ｈ”レベルであったならば、トランスファダート２４は
オフであシ、ビット線ＢＬおよび前記センスノードＳＤ
１ ＳＤはそれぞれノリチャージ電位ＶＤＤに保持され
る二これに対して、選択されたメモリセル２ノの記憶ノ
ード２７のデータがｔｔ Ｌ”レベルであった々らば、
トランスファダート２４がオンになシ、ビット線ＢＬの
電位が上記メモリセル２１によって引き下げられる。こ
れに追随して、センスゲート用トランジスタＰ４がオン
になシ、センスノードＳＤの電位が低下し始め、オン状
態にあるＮチャネルトランジスタＮ、、Ｎ２を介してセ
ンスノードＳＤの電位も低下し始めるが、この間は常に
ＳＤ電位（ＳＤ電位の関係が成り立っている。次に、上
記時刻ｔ、から一定時間ｔｄ経過後の時刻ｔ３でセンス
ラッチ信号ＳＬおよびセンスゲート信号ｓ。
をそれぞれＩ（”レベルにする。とれによシ、センスラ
ッチ用トランジスタＮ３はオン、センスゲート用トラン
ジスタＰ４はオフになシ、２個のインバータＩ、、Ｉ、
は、活性化状態となる。したがって、センスノードＳＤ
Ｘ ＳＤに前述した関係でｎ位差が発生している場合（
記憶データがパＬ＃レベルであった場合）には、センス
ノードＳＤ、ＳＤは各対応して第４図中実線で示すよう
に′Ｌ”レベル、”Ｉ１”レベルとなるようにラッチさ
れ ｔｔ Ｏｎデータが正しく読み出されたことになる
。これに対して、選択メモリセルの記憶データがＨ”レ
ベルであった場合には、イコライズ時からセンスラッチ
までの期間はセンスノードＳＤＸ ＳＤは同じ■ＤＤ電
圧レベルであるが、センスノードＳＤ、８Ｄの負荷容量
０ｓｎｓＯ几がＣＢＩ）〉Ｃ几の如く容量差を有してい
るので、センスラッチ動作にょシセンスノードＳＤ、Ｓ
Ｄは各対応して第４図中点線で示すように″Ｈ＃レベル
、′Ｌ＃レベルとなるようにラッチされ、パ１”データ
が正しく読み出されたことＫなる。
ッチ用トランジスタＮ３はオン、センスゲート用トラン
ジスタＰ４はオフになシ、２個のインバータＩ、、Ｉ、
は、活性化状態となる。したがって、センスノードＳＤ
Ｘ ＳＤに前述した関係でｎ位差が発生している場合（
記憶データがパＬ＃レベルであった場合）には、センス
ノードＳＤ、ＳＤは各対応して第４図中実線で示すよう
に′Ｌ”レベル、”Ｉ１”レベルとなるようにラッチさ
れ ｔｔ Ｏｎデータが正しく読み出されたことになる
。これに対して、選択メモリセルの記憶データがＨ”レ
ベルであった場合には、イコライズ時からセンスラッチ
までの期間はセンスノードＳＤＸ ＳＤは同じ■ＤＤ電
圧レベルであるが、センスノードＳＤ、８Ｄの負荷容量
０ｓｎｓＯ几がＣＢＩ）〉Ｃ几の如く容量差を有してい
るので、センスラッチ動作にょシセンスノードＳＤ、Ｓ
Ｄは各対応して第４図中点線で示すように″Ｈ＃レベル
、′Ｌ＃レベルとなるようにラッチされ、パ１”データ
が正しく読み出されたことＫなる。
上記センス増幅器によれば、センスラッチ動作時にセン
スゲート用トランジスタＰ４はセンスラッチ用トランジ
スタＮ３のオン動作に同期してオフになるのでビット線
ＢＬの大きな容量を駆動する必要がなくなり、センスラ
ッチ動作は非常に高速になる。さらに、センスラッチ動
作終了後、センスゲート用トランジスタＰ４はオフのま
まであり、センスノードＳＤ、、ＳＤはＶＤＤ電位又は
Ｖ［Ｉ８電位にラッチされているので、センス増幅器２
３での電力消費は全くなく、低消費電力化に著しく有効
である。
スゲート用トランジスタＰ４はセンスラッチ用トランジ
スタＮ３のオン動作に同期してオフになるのでビット線
ＢＬの大きな容量を駆動する必要がなくなり、センスラ
ッチ動作は非常に高速になる。さらに、センスラッチ動
作終了後、センスゲート用トランジスタＰ４はオフのま
まであり、センスノードＳＤ、、ＳＤはＶＤＤ電位又は
Ｖ［Ｉ８電位にラッチされているので、センス増幅器２
３での電力消費は全くなく、低消費電力化に著しく有効
である。
しかし、上述した第３図のメモリに使用されているセン
ス増幅器は、メモリセルアレイの各列に対して１個づつ
設けるような構成であシ、高集積化に伴なってメモリセ
ルサイズが縮少されて列ピツチが短かくなると、メモリ
の７４ターンレイアウト上、センス増幅器の配置が非常
に制約される。換言すれば、上記センス増幅器の素子サ
イズおよびノやターンレイアウト上の自由度が非常に小
さく、回路設計が困難になる。
ス増幅器は、メモリセルアレイの各列に対して１個づつ
設けるような構成であシ、高集積化に伴なってメモリセ
ルサイズが縮少されて列ピツチが短かくなると、メモリ
の７４ターンレイアウト上、センス増幅器の配置が非常
に制約される。換言すれば、上記センス増幅器の素子サ
イズおよびノやターンレイアウト上の自由度が非常に小
さく、回路設計が困難になる。
本発明は上記の事情に鑑みてなされたもので、半導体記
憶装置におけるパターンレイアウト上の制約が著しく緩
和され、回路設計が容易になる半導体記憶装置のセンス
増幅器を提供するものである。
憶装置におけるパターンレイアウト上の制約が著しく緩
和され、回路設計が容易になる半導体記憶装置のセンス
増幅器を提供するものである。
即ち、本発明は、メモリセルアレイにおける各列の１本
のビット線を通じて各列のメモリセルの記憶データ全貌
み出す半導体記憶装置のセンス増幅器において、複数列
のビット線をそれぞれセンスダート用スイッチング累子
を通じて１個のセンス増幅器内の１個の七ンスノー１’
に共通に接続し、上記七ンスグート用スイッチング素子
のうち選択されるビット線に接続されているもののみを
センス増幅器動作時に開くように制御するようにしたこ
とを特徴とするものである。
のビット線を通じて各列のメモリセルの記憶データ全貌
み出す半導体記憶装置のセンス増幅器において、複数列
のビット線をそれぞれセンスダート用スイッチング累子
を通じて１個のセンス増幅器内の１個の七ンスノー１’
に共通に接続し、上記七ンスグート用スイッチング素子
のうち選択されるビット線に接続されているもののみを
センス増幅器動作時に開くように制御するようにしたこ
とを特徴とするものである。
したがって、センス増幅器の高速性、低消費電力特性を
全く損なうことなく、１個のセンス増幅器に接続される
カラムの個数のピッチ内に１個のセンス増幅器をパター
ン化して実現でき、・ぐターンレイアウト上の制約が著
しく緩和される。
全く損なうことなく、１個のセンス増幅器に接続される
カラムの個数のピッチ内に１個のセンス増幅器をパター
ン化して実現でき、・ぐターンレイアウト上の制約が著
しく緩和される。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第５図は半導体メモリの一部を示すもので、メモリ
セルアレイにおける各メモリセル５１・・・は第３図を
参照して前述したメモリセル２１と同様に構成されてお
り、それぞれ単→のビット線ＢＬ、、ＢＬ２、・・・Ｂ
Ｌｎに接続されている。５０・・・は上記各ピッ） ＃
ｉ！ＢＬ１〜ＢＬｎに接続されたプリチャージ用のＰチ
ャネルトランジスタ、５２・・・は上記各メモリセル５
１・・・に接続されたワード線であって行デコーダ（図
示せず）によシ択−的に選択駆動されるものである。
る。第５図は半導体メモリの一部を示すもので、メモリ
セルアレイにおける各メモリセル５１・・・は第３図を
参照して前述したメモリセル２１と同様に構成されてお
り、それぞれ単→のビット線ＢＬ、、ＢＬ２、・・・Ｂ
Ｌｎに接続されている。５０・・・は上記各ピッ） ＃
ｉ！ＢＬ１〜ＢＬｎに接続されたプリチャージ用のＰチ
ャネルトランジスタ、５２・・・は上記各メモリセル５
１・・・に接続されたワード線であって行デコーダ（図
示せず）によシ択−的に選択駆動されるものである。
５３はメモリセルアレイにおける複数列（カラム）分の
ビット線、たとえばＢＬ１〜ＢＬｎの情報読み出し用に
共用されるセンス増幅器であって、第３図を参照して前
述したセンス増幅器２３に比べて、センスノードＳＤと
複数のビット線ＢＬ、−ＢＬｎとの間に各対応して七ン
スグート用のＰチャネルトラン・ゾスタＰ４１〜Ｐ４ｎ
が挿入接続され、このトランジスタＰ４１〜Ｐ４２の各
ダートに対応してセンスゲート信号５ＧＮ−８０ｎ が
与えられる点が異なシ、その他は同じであるので第３図
中と同じ符号を付している。上記センスゲート用トラン
ジスタＰ４１〜Ｐ４わは、情報読み出しのために選択さ
れるカラムのビット線に接続されている１個だけ所定の
期間に開き、選択されないカラムのビット線に接続され
ている残シのものは閉じているようにセンスゲート信号
８０□〜ＳＧｎによりダート制御される。
ビット線、たとえばＢＬ１〜ＢＬｎの情報読み出し用に
共用されるセンス増幅器であって、第３図を参照して前
述したセンス増幅器２３に比べて、センスノードＳＤと
複数のビット線ＢＬ、−ＢＬｎとの間に各対応して七ン
スグート用のＰチャネルトラン・ゾスタＰ４１〜Ｐ４ｎ
が挿入接続され、このトランジスタＰ４１〜Ｐ４２の各
ダートに対応してセンスゲート信号５ＧＮ−８０ｎ が
与えられる点が異なシ、その他は同じであるので第３図
中と同じ符号を付している。上記センスゲート用トラン
ジスタＰ４１〜Ｐ４わは、情報読み出しのために選択さ
れるカラムのビット線に接続されている１個だけ所定の
期間に開き、選択されないカラムのビット線に接続され
ている残シのものは閉じているようにセンスゲート信号
８０□〜ＳＧｎによりダート制御される。
上記メモリにおけるセンス増幅器にあっては、センスゲ
ート用トランジスタＰ４１〜Ｐ４ｎが選択的にオン制御
される点を除いて第４図を参照して前述した動作と同様
の動作が行なわれ、従来例と同様にセンス動作が高速に
行なわれ、センスラッチ動作後の電力消費が全くない。
ート用トランジスタＰ４１〜Ｐ４ｎが選択的にオン制御
される点を除いて第４図を参照して前述した動作と同様
の動作が行なわれ、従来例と同様にセンス動作が高速に
行なわれ、センスラッチ動作後の電力消費が全くない。
また、上記動作において、センスノードＳＤの負荷容量
０１１ＤがセンスノードＳＤの負荷容量Ｏ８Ｄよシも大
きいので、選択メモリセルからの″Ｈ＃レベルデータを
正しく読み出すことができることは勿論でｓｂ、上記セ
ンスノードＳＤは従来例よシも多数のセンスゲート用ト
ランジスタＰ４１〜Ｐ４ ｎが接続されていてその負荷
容量ａｓｎが大きくなっているので、上記″Ｈ”レベル
データ読み出し時の動作マージンが確保されている。
０１１ＤがセンスノードＳＤの負荷容量Ｏ８Ｄよシも大
きいので、選択メモリセルからの″Ｈ＃レベルデータを
正しく読み出すことができることは勿論でｓｂ、上記セ
ンスノードＳＤは従来例よシも多数のセンスゲート用ト
ランジスタＰ４１〜Ｐ４ ｎが接続されていてその負荷
容量ａｓｎが大きくなっているので、上記″Ｈ”レベル
データ読み出し時の動作マージンが確保されている。
なお、第６図は上記メモリの読み出し動作における各部
信号のタイミングを示しており、ここではビット線ＢＬ
ｉに接続されているメモリセルが°Ｈ”レベルデータを
記憶している場合とピッ） 線ＢＬｊに接続されている
メモリセルがＬ”レベルデータを記憶している場合とを
例示している。
信号のタイミングを示しており、ここではビット線ＢＬ
ｉに接続されているメモリセルが°Ｈ”レベルデータを
記憶している場合とピッ） 線ＢＬｊに接続されている
メモリセルがＬ”レベルデータを記憶している場合とを
例示している。
第７図は、本発明の他の実施例によるセンス増幅器を示
しており、第５図を参照して前述したセンス増幅器に比
べて、センスｒ−）用トラン・ゾスタＰ４□〜Ｐ４ｎに
各対応してＮチャネルトランジスタＮ４１〜Ｎ４ｎを並
列接続すると共にその各ダートに対応してセンスゲート
信号ＳＧ□〜ＳＧｎヲインパータＬｔ〜Ｉ４ ｎによシ
反転して得た反転信号を与えるものとし、同様にイコラ
イズ用トランジスタＰ３にＮチャネルトランジスタＮ、
／を並列接続すると共にそのダートにイコライズ信号ｈ
ｔＱをインバータ■、によシ反転して得た反転信号を与
えるものとし、さらに２個のインバータ１１、Ｉ２のＰ
チャネルトランジスタＦ１、Ｐ２の各ソースとＶＤＤ電
源との間に共通にセンスラッチ用のＰチャネルトランジ
スタＦ、を挿入接続すると共にそのダートにセンスラッ
チ信号ＳＬをインパータエ、によシ反転して得た反転信
号を与えるものとした点が異なシ、その他は同じである
ので第５図中と同一符号を付している。
しており、第５図を参照して前述したセンス増幅器に比
べて、センスｒ−）用トラン・ゾスタＰ４□〜Ｐ４ｎに
各対応してＮチャネルトランジスタＮ４１〜Ｎ４ｎを並
列接続すると共にその各ダートに対応してセンスゲート
信号ＳＧ□〜ＳＧｎヲインパータＬｔ〜Ｉ４ ｎによシ
反転して得た反転信号を与えるものとし、同様にイコラ
イズ用トランジスタＰ３にＮチャネルトランジスタＮ、
／を並列接続すると共にそのダートにイコライズ信号ｈ
ｔＱをインバータ■、によシ反転して得た反転信号を与
えるものとし、さらに２個のインバータ１１、Ｉ２のＰ
チャネルトランジスタＦ１、Ｐ２の各ソースとＶＤＤ電
源との間に共通にセンスラッチ用のＰチャネルトランジ
スタＦ、を挿入接続すると共にそのダートにセンスラッ
チ信号ＳＬをインパータエ、によシ反転して得た反転信
号を与えるものとした点が異なシ、その他は同じである
ので第５図中と同一符号を付している。
上記構成のセンス増幅器によれば、前述したようなセン
スラッチ動作の高速性、センスラッチ動作後の低消費電
力特性を有すると共に、センスダート用およびイコライ
ズゲート用の各スイッチング素子がそれぞれ０ＭＯ８）
ランスミッシ、ン）ｆ−）となっているので、ビット線
プリチャージ電圧が″Ｈ＃レベルの場合だけでなく″′
Ｌ＃レベルの場合でも上記０ＭＯ８）ランスミッション
ゲートが完全にオンになって所要の電位転送が行なわれ
る。したがって、プリチャージ電圧のレベル選択の自由
度が増す。また、イコライズゲートがオンのとき（イコ
ライズ動作時）には、センスラッチ用の各スイッチング
素子（トランジスタＮｓ、Ｐｓ）がそれぞれオフであシ
、０Ｍ０Ｓインバータ１１、Ｉ２のＮチャネルトランジ
スタＮ□、Ｎ２の各ソースおよびＰチャネルトランジス
タＦ１、Ｐ、の各ソースはそれぞれ浮遊状態になってい
て■ｓ８、ｖＤＤ電源から分離されているので、センス
ノードＳＤ、ＳＤに対するイコライズ動作に際して上記
”８１１ＮＶＤＤ電源電位による影響を受けなくなって
おシ、イコライズ動作が確実に行なわれる。
スラッチ動作の高速性、センスラッチ動作後の低消費電
力特性を有すると共に、センスダート用およびイコライ
ズゲート用の各スイッチング素子がそれぞれ０ＭＯ８）
ランスミッシ、ン）ｆ−）となっているので、ビット線
プリチャージ電圧が″Ｈ＃レベルの場合だけでなく″′
Ｌ＃レベルの場合でも上記０ＭＯ８）ランスミッション
ゲートが完全にオンになって所要の電位転送が行なわれ
る。したがって、プリチャージ電圧のレベル選択の自由
度が増す。また、イコライズゲートがオンのとき（イコ
ライズ動作時）には、センスラッチ用の各スイッチング
素子（トランジスタＮｓ、Ｐｓ）がそれぞれオフであシ
、０Ｍ０Ｓインバータ１１、Ｉ２のＮチャネルトランジ
スタＮ□、Ｎ２の各ソースおよびＰチャネルトランジス
タＦ１、Ｐ、の各ソースはそれぞれ浮遊状態になってい
て■ｓ８、ｖＤＤ電源から分離されているので、センス
ノードＳＤ、ＳＤに対するイコライズ動作に際して上記
”８１１ＮＶＤＤ電源電位による影響を受けなくなって
おシ、イコライズ動作が確実に行なわれる。
なお、本発明はスタティック型メモリだけでなく、ダイ
ナミック型メモリ、プログラマブルメモリなどにも適用
可能でおる。
ナミック型メモリ、プログラマブルメモリなどにも適用
可能でおる。
上述したように、本発明のセンス増幅器によれば、１個
のセンス増幅器に共通に接続される複数列のビット線分
のピッチ内に１個のセンス増幅器をパターン化して実現
すればよいので、・せターンレイアウト上の制約が著し
く緩和される。したがって、センス増幅器の素子サイズ
およびパターンレイアウト上の自由度が非常に大きくな
シ、回路設計が容易になる。
のセンス増幅器に共通に接続される複数列のビット線分
のピッチ内に１個のセンス増幅器をパターン化して実現
すればよいので、・せターンレイアウト上の制約が著し
く緩和される。したがって、センス増幅器の素子サイズ
およびパターンレイアウト上の自由度が非常に大きくな
シ、回路設計が容易になる。
第１図は従来の半導体記憶装置のセンス増幅器を示す回
路図、第２図は第１図の動作説明のために示す信号タイ
ミング図、第３図は現在提案されている半導体記憶装置
のセンス増幅器を示す回路図、第４図は第３図の動作説
明のために示す信号タイミング図、第５図は本発明に係
る半導体記憶装置のセンス増幅器の一実施例を示す回路
図、第６図は第５図の動作説明のために示す信号タイミ
ング図、第７図は本発明の他の実施例を示す回路図であ
る。 ＢＬ１〜ＢＬｎ ・・・ビット線、５ノ・・・メモリセ
ル５３・・・センス増幅器、１１、ｌｆｆ１、Ｉ、、Ｉ
、□〜Ｉ４ｎ’ｔＩｉ・・・インバータ、ＮＩＮＮ！・
・・Ｎチャネルトランジスタ、Ｐｌ、Ｐ２・・・Ｐチャ
ネルトランジスタ、Ｎ＊、ＰＭ ・・・センスラッチ用
トランジスタ、Ｐ’、 、Ｎ３’・・・イコライズ用ト
ランジスタ、ＳＤ、ＳＤ・・・センスノード。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｌ −−Ｊ 第２図 第３図 ｎｎ 第４図 第５図 第６図
路図、第２図は第１図の動作説明のために示す信号タイ
ミング図、第３図は現在提案されている半導体記憶装置
のセンス増幅器を示す回路図、第４図は第３図の動作説
明のために示す信号タイミング図、第５図は本発明に係
る半導体記憶装置のセンス増幅器の一実施例を示す回路
図、第６図は第５図の動作説明のために示す信号タイミ
ング図、第７図は本発明の他の実施例を示す回路図であ
る。 ＢＬ１〜ＢＬｎ ・・・ビット線、５ノ・・・メモリセ
ル５３・・・センス増幅器、１１、ｌｆｆ１、Ｉ、、Ｉ
、□〜Ｉ４ｎ’ｔＩｉ・・・インバータ、ＮＩＮＮ！・
・・Ｎチャネルトランジスタ、Ｐｌ、Ｐ２・・・Ｐチャ
ネルトランジスタ、Ｎ＊、ＰＭ ・・・センスラッチ用
トランジスタ、Ｐ’、 、Ｎ３’・・・イコライズ用ト
ランジスタ、ＳＤ、ＳＤ・・・センスノード。 出願人代理人 弁理士 鈴 江 武 彦第１図 Ｌ −−Ｊ 第２図 第３図 ｎｎ 第４図 第５図 第６図
Claims (3)
- （１）メモリセルアレイにおける各列の１本のビット線
を通じて各列のメモリセルの記憶データを読み出す半導
体記憶装置のセンス増幅器において、互いの入力端と出
力端とが交叉接続された２個のＣＭＯＳインバータと、
これらの０ＭＯ８インバータの各出力端間に接続されて
上記両端子のイコライズ動作時にオン状態に制御される
イコライズ用スイッチング素子と、前記２個の０Ｍ０Ｓ
インバータにおけるＰチャネルトランジスタの各ソース
と第１電源との間およびＮチャネルトランジスタの各ソ
ースと第２電源との間の少なくとも一方に接続され、前
記イコライズ用スイッチング素子のオフ動作時から一定
時間経過後にオン状態に制御されるセンスラッチ用スイ
ッチング素子と、前記２個の０Ｍ０Ｓインバータのうち
の一方の出力端と複数列のビット線との間に各対応して
接続され、選択されるビット線に接続されているものは
所定タイミングでオン状態に制御されたのち前記センス
ラッチ用スイッチング素子のオン制御に同期してオフ状
態に制御され、選択されないビット線に接続されている
残りのものはオフ状態に制御される複数の七ンスグート
用スイッチング素子とを具備することを特徴とする半導
体記憶装置のセンス増幅器。 - （２）前記各スイッチング素子はＭＯＳ ）ランジスタ
であることを特徴とする特許 囲第１項記載の半導体記憶装置のセンス増幅器。 - （３）前記イコライズ用スイッチング素子およびセンス
ブート用スイッチング素子は、ＰチャネルＭＯ８ ｝ラ
ンジスタとＮチャネルＭＯＳ ｝ランジスタとが並列接
続されてなるＯＭＯＳ ｝ランスミッシ，ンｙ−トであ
ることを特徴とする前記特許請求の範囲第１項記載の半
導体記憶装置のセンス増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097834A JPS60242581A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59097834A JPS60242581A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242581A true JPS60242581A (ja) | 1985-12-02 |
Family
ID=14202742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59097834A Pending JPS60242581A (ja) | 1984-05-16 | 1984-05-16 | 半導体記憶装置のセンス増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112537A (ja) * | 2006-10-31 | 2008-05-15 | Denso Corp | 半導体メモリ回路装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131545A (ja) * | 1973-04-06 | 1974-12-17 | ||
| JPS53108739A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
-
1984
- 1984-05-16 JP JP59097834A patent/JPS60242581A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131545A (ja) * | 1973-04-06 | 1974-12-17 | ||
| JPS53108739A (en) * | 1977-03-04 | 1978-09-21 | Nec Corp | Amplifier circuit |
| JPS5525858A (en) * | 1978-08-11 | 1980-02-23 | Nec Corp | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008112537A (ja) * | 2006-10-31 | 2008-05-15 | Denso Corp | 半導体メモリ回路装置 |
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