JPH04153992A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は半導体メモリに係り、特にフリップフロップ形
のメモリセルを有するメモリのビット線の本数を低減す
るのに好適な回路技術に関する。

【従来の技術】

公知例（特許公報又は文献名） 「特開昭６３−２８５７９４号」 メモリの高集積化を行うには、ビット線の本数を低減す
るのが極めて有効である。このため、通常２本必要とさ
れるビット線を１本にする方法が特開昭６３〜２８５７
９４号で提案されている。 この方法は、フリップフロップ形のメモリセルを構成す
る２つのインバータ回路内の電界効果トランジスタのゲ
ート幅及び／または長さを異ならせるものである。しか
し、この様に、フリップフロップを構成する２つのイン
バータ回路の特性を異ならせると、メモリセルの安定性
が減少することが懸念される。

【発明が解決しようとする課題】

第２＠（ａ）に、従来から多用されているフリップフロ
ップ形のメモリセルの構成図、第２図（ｂ）に具体的な
回路図の１例を示す。本図で、ＷＵはワード線、ＢＬ、
ＢＲは、ビット線である。 このメモリセルレこおいては、特開昭６３−２８５７９
４号にも記載しであるように、セル内ノードＮｌ、Ｎ２
のＨレベルの保持力は小さいので、ビット線ＢＬまたは
ＢＲを低電位に駆動して、メモリセルの情報を書き換え
るのは容易であるが、セル内ノードＮｌ、Ｎ２のＬレベ
ルの保持力が大きいため、ビット線ＢＬまたはＢＲを高
電位に駆動して、メモリセルの情報を書き換えるのが極
めて困難である。このため、通常は主に、書き込み情報
のＯｌｌに対応して、ビット線ＢＬまたはＢＲを低電位
に駆動することにより、メモリセルの情報を書き換えて
いる。従って、従来は２本のビット線が必ず必要であっ
た。 そこで、特開昭６３−２８５７９４号では、第２図（ｃ
）の２つのインバータ回路（ＩＮＶｌａ。 ＩＮＶ２ａ）を構成する電界効果トランジスタのゲート
幅及び／または長さを異ならせ、セル内ノード（１１）
のＬレベルの保持力を小さくしている。このためビット
線ＢＬを高電位に駆動し、メモリセルの情報を書き換え
ることができる。従って、書き込み情報のＯｌｌに対応
して、ビット線ＢＬを高電位または低電位に駆動するこ
とにより、メモリセルの情報を書き換えることができる
ので、ビット線を１本にすることが可能になった６しか
し、この様に、フリップフロップを構成する２つのイン
バータ回路の特性を異ならせると、メモリセルの安定性
が減少する。なぜならば、２つのインバータ回路の特性
を異ならせ、セル内ノード（１１）のＬレベルの保持力
を小さくすると、セル内ノード（１１）をＨレベルに変
化させようとする電源ノイズまたはα線ノイズ等が発生
したときに、直ちにメモリセルの情報が破壊されてしま
うからである。 本発明の第１の目的は、フリップフロップを構成する２
つのインバータ回路の特性を異ならせることなく、通常
２本必要なビット線を１本にすることを可能にする手段
を提供することにある。さらに、本発明の第２の目的は
、上記手段を拡張し、ビット線の本数は２本のままで、
書き込み時間を高速化する手段、または、２つのセルを
同時にアクセスすることが可能になる手段を提供するこ
とにある。 １課題を解決するための手段】 上記第１の目的を達成するために本発明が採用した第１
の手段は、半導体メモリを、複数の＋ワ−ド線と、複数
の一ワード線と、複数のビット線と、上記ワード線とビ
ット線の交点に配された複数のフリップフロップ形のメ
モリセルとを含み、上記メモリセルは、ドレインが上記
メモリセル内のセルノードに接続され、ゲートが上記＋
ワード線に接続され、ソースが上記ビット線に接続され
るＮ形伝導性の電界効果トランジスタと、ドレインが上
記メモリセル内のセルノードに接続され、ゲートが上記
−ワード線に接続され、ソースが上記ビット線に接続さ
れるＰ形伝導性の電界効果トランジスタとを含むように
構成したことである。 上記第２の目的を達成するために本発明が採用した第２
の手段は、半導体メモリを、複数の第１及び第２の＋ワ
ード線と、複数の第１及び第２の一ワード線と、複数の
第１及び第２のＬビット線と、複数の第１及び第２のＲ
ビット線と、上記ワード線とビット線の交点に配された
複数のフリップフロップ形のメモリセルとを含み、上記
メモリセルは、ドレインが上記メモリセル内の第１のセ
ルノードに接続され、ゲートが上記第１の＋ワード線に
接続され、ソースが上記第１のＬビット線に接続される
Ｎ形伝導性の電界効果トランジスタと、ドレインが上記
メモリセル内の第１のセルノードに接続され、ゲートが
上記第１の一ワード線に接続され、ソースが上記第２の
Ｌビット線に接続されるＰ形伝導性の電界効果トランジ
スタと、ドレインが上記メモリセル内の第２のセルノー
ドに接続され、ゲートが上記第２の＋ワード線に接続さ
れ、ソースが上記第１のＲビット線に接続されるＮ形伝
導性の電界効果トランジスタと、ドレインが上記メモリ
セル内の第２のセルノードに接続され、ゲートが上記第
２の一ワード線に接続され、ソースが上記第２のＲビッ
ト線に接続されるＰ形伝導性の電界効果トランジスタと
を含むように構成したことである。

【作用】

第２図（ａ）、（ｂ）の従来のフリップフロップ形のメ
モリセルにおいては、ビット＠ＢＬまたはＢＲを高電位
に駆動して、メモリセルの情報を書き換えるのが極めて
困難である。この原因の１っは、特開昭６３−２８５７
９４号にも記載しであるように、セル内ノードＮｌ、Ｎ
２のＬレベルの保持力が大きいためである。 しかし、発明者らは、新たに第２の原因を発見した。以
下、この原因について説明する。今、例えば、第２図（
ｂ）のメモリセルにおいて、トランジスタＭＮＬがオン
しており、ノードＮ１の電位がＬレベルであるとする。 ここで、メモリセルの情報を書き換えるために、ＷＵを
高電位に駆動し、トランジスタＭＮＴＬをオンさせ、ビ
ット線ＢＬを高電位に駆動したとする。この時、ノード
Ｎ１の電位がＨレベルに変化すると、情報が書き換わっ
たことになる。しかし、実際には、Ｈレベルへ変化しな
い。この原因の１つは、ノードＮ１の電位のＬレベルの
保持力が大きいためである。 他の原因は、ソースがノードＮ１に接続され、ゲートが
ワード線ＷＵに接続され、ドレインがビット線ＢＬに接
続されるトランジスタＭＮＴＬがＮ形伝導性の電界効果
トランジスタであるからである。 すなわち、ＭＮＴＬがＮ形伝導性の電界効果トランジス
タであるため、ノードＮ１の電位がＨレベルに変化しよ
うとすると、ＭＮＴＬのゲート・ソース間電圧が減少し
、ＭＮＴＬのコンダクタンスが低下し、ＭＮＴＬがオフ
しようとする。このため、ビット線ＢＬをいくら高電位
に駆動しても、ノードＮ１の電位はＨレベルに変化しな
い。これが、上記第２の原因である。 上記第１の手段は、この第２の原因を取り除くための手
段であり、従来のワード線（以下＋ワード線と呼ぶ。）
の他に−ワード線を設け、Ｎ形伝導性の電界効果トラン
ジスタと並列に、ドレインがノードＮ１に接続され、ゲ
ートが上記−ワード線に接続され、ソースが上記ビット
線ＢＬに接続されるＰ形伝導性の電界効果トランジスタ
を設けている。ここで、ＭＮＬがオンしている時、メモ
リセルの情報を書き換える時は、＋ワード線を高電位に
駆動すると同時に、−ワード線を低電位に駆動し、ビッ
ト線を高電位に駆動する。ここで着目すべき点は、Ｐ形
伝導性の電界効果トランジスタは、ノードＮ１の電位が
Ｈレベルに変化しても、ゲート・ソース間電圧は常に一
定である点にある。 このため、Ｐ形伝導性の電界効果トランジスタのコンダ
クタンスは一定で、オン状態を維持し続ける。よって、
ノードＮ１の電位のＬレベルの保持力が大きにも係らず
、ノードＮ１の電位がＨレベルに変化し、情報が書き換
わる。よって、本手段を用いることで、フリップフロッ
プを構成する２つのインバータ回路の特性を異ならせる
辷となく、ビット線を１本にすることが可能となる。 さらに、上記第２の手段を用いると、ビット線の本数は
２本のままで、一方のビット線を高電位に駆動すると同
時に他方のビット線を低電位に駆動することにより、書
き込み時間を高速化することができる。または、２本の
ビット線で独立にセルの情報読み出し、及び情報書き込
みができるので、２つのセルを同時にアクセスすること
が可能になる。

【実施例】

第１図は、本発明の第１の実施例を示す図であり、第１
図（ａ）は半導体メモリのメモリセルの構成図、第１図
（ｂ）は具体的な回路図の１例を示している。この図で
ＷＵは＋ワード線、ＷＬは一ワード線、ＢＬはビット線
であり、ドレインが上記メモリセル内のセルノードＮ１
に接続され、ゲートが＋ワード線ＷＵに接続され、ソー
スがビット線ＢＬに接続されるＮ形伝導性の電界効果ト
ランジスタＭＮＴＬと並列に、ドレインがセルノードＮ
１に接続され、ゲートが一ワード線ＷＬに接続され、ソ
ースがビット線ＢＬに接続されるＰ形伝導性の電界効果
トランジスタＭＰＴＬを設けている。 ここで、ＭＮＬがオンしている時、本メモリセルの情報
を書き換える時は、＋ワード線ＷＵを高電位に駆動する
と同時に、−ワード線ＷＬを低電位に駆動し、ビット線
ＢＬを高電位に駆動する。 この時、Ｐ形伝導性の電界効果トランジスタＭＰＴＬは
、ノードＮ１の電位がＨレベルに変化しても、ゲート・
ソース間電圧は常に一定である。このため、ＭＰＴＬの
コンダクタンスは一定で、オン状態を維持し続ける。よ
って、ノードＮ１の電位のＬレベルの保持力が大きいに
も係らず、ノードＮ１の電位がＨレベルに変化し、情報
が書き換わる。よって、本セルでは、フリップフロップ
を構成する２つのインバータ回路の特性を異ならせるこ
となく、ビット線を１本にすることが可能となる。 第３図は、本発明の第２の実施例を示す図であり、半導
体メモリのメモリセルの回路図を示している。この図で
ＷＵＩ、ＷＵ２は第１及び第２の＋ワード線、ＷＬＩ、
ＷＬ２は第１及び第２の一ワード線、ＢＬＩ、ＢＬ２は
第１及び第２のＬビット線、ＢＲＩ、ＢＨ３は第１及び
第２のＲビット線である。本実施例では、本発明に従い
、ドレインが上記メモリセル内の第１のセルノードＮ１
に接続され、ゲートが第１の＋ワード線ＷＵＩに接続さ
れ、ソースが第１のＬビット線ＢＬＬに接続されるＮ形
伝導性の電界効果トランジスタＭＮＴＬと並列に、ドレ
インがセルノードＮ１に接続され、ゲートが第１の一ワ
ード線ＷＬＩに接続され、ソースが第２のＬビット線Ｂ
Ｌ２に接続されるＰ形伝導性の電界効果トランジスタＭ
ＰＴＬを設け、さらに、ドレインが上記メモリセル内の
第２のセルノードＮ２に接続され、ゲートが第２の＋ワ
ード線ＷＵ２に接続され、ソースが第１のＲビット線Ｂ
ＲＩに接続されるＮ形伝導性の電界効果トランジスタＭ
ＮＴＲと並列に、ドレインがセルノードＮ２に接続され
、ゲートが第２の一ワード線ＷＬ２に接続され、ソース
が第２のＲビット線ＢＲ２に接続されるＰ形伝導性の電
界効果トランジスタＭＰＴＲを設けている。 本例のセルは、ワード線を４本、ビット線を４本有して
いるが、ワード線またはビット線のうち適当な線を共通
に駆動すると、書き込み時間を高速化すること、または
、２つのセルを同時にアクセスすることが可能になる。 なお、適当な線を共通に駆動するかわりに、共通に駆動
する線をマスタスライス等で短絡してもよい。または、
共通に駆動する線を最初から１本の線でレイアウトして
もよい。 以下に、共通に駆動する線を最初から１本の線でレイア
ウトした場合の例を示す。本例の効果は。 以下に示す例の効果と同様であるので、ここでは、詳細
な説明を省略する。 第４図（ａ）は１本発明の第３の実施例を示す図であり
、半導体メモリのメモリセルの回路図を示している。本
例では、第３図のＷＵＩ、ＷＵ２を共通にしＷＵとし、
ＷＬＩ、ＷＬ２を共通にしＷＬとし、ＢＬＩ、ＢＬ２を
共通にしＢＬとし、ＢＲＩ、ＢＲ２を共通にしＢＲとし
ている。この様にすると書き込み時間を高速化できる。 以下、その理由を述べる。本実施例で、ＭＮＬがオンし
ている時、本メモリセルの情報を書き換える時は、＋ワ
ード線ＷＵを高電位に駆動すると同時に、−ワード線Ｗ
Ｌを低電位に駆動し、ビット線ＢＬを高電位に、ビット
線ＢＲを低電位に駆動する。この時、ビット線ＢＲを低
電位に駆動したのに伴い、ノードＮ２がＬレベルとなり
、ＭＮＬがオフする。このため、ノードＮ１がＨレベル
に変化する。ここで、従来のセルでは、ノードＮ１の電
位のＬレベルの保持力が太きいため、Ｈレベルに変化す
るのに要する時間が極めて太きかった。しかし、本例で
は、Ｐ形伝導性の電界効果トランジスタＭＰＴＬを設け
、ビット線ＢＬを高電位に駆動しているため、ノードＮ
１の電位が極めて高速にＨレベルに変化する。すなわち
、書き込み時間の高速化が可能となる。第４図（ｂ）は
、本例の効果を回路シミュレーションで確認した結果を
示す図である。本図は、書込み時におけるノードＮ１及
びノードＮ２の電位波形を示しており、本発明を用いる
と、書き込み時間を高速化できることがわかる。 第５図は、本発明の第４の実施例になる半導体メモリの
メモリセルの回路図である。本実施例では、第３図のＢ
ＬＩ、ＢＬ２を共通にしＢＬとし、ＢＲＩ、ＢＲ２を共
通にしＢＲとしている。この様にすると、２本のビット
線を用いて、任意の２つのセルの情報読み出し及び情報
書き込みを同時に行うことができる。すなわち、任意の
第１のセルの＋ワード線ＷｔＪ１を高電位に駆動し、−
ワード線ＷＬＩを低電位に駆動すると、Ｌビット線ＢＬ
を介して第１のセルの情報読み出しまたは情報書き込み
を行うことができ、さらに同時に、任意の第２のセルの
＋ワード線ＷＵ２を高電位に駆動し、−ワード線ＷＬ２
を低電位に駆動すると、Ｒビット線ＢＲを介して第２の
セルの情報読み出しまたは情報書き込みを行うことがで
きる。すなわち、２つのセルを同時にアクセスすること
が可能になり、セルの情報読み出し及び情報書き込みの
効率を２倍に向上することができる。 第６図は、本発明の第５の実施例を示す図であり、半導
体メモリのメモリセルの回路図を示している。本例では
、第５図のＷＵＩ、ＷＬ２を共通にしＷＵとし、ＷＵ２
．ＷＬＩを共通にしＷＬとしている。この様にすると、
２本のビット線を用いて、異なるワード線に接続される
任意の２つのセルの情報読み出し及び情報書き込みを同
時に行うことができる。すなわち、任意の第１のセルの
＋ワード線ＷＵを高電位に駆動し、−ワード線ＷＬを低
電位に能動すると、Ｌビット線ＢＬを介して第１のセル
の情報読み出しまたは情報書き込みを行うことができ、
さらに同時に、第１のセルと異なるワード線に接続され
る任意の第２のセルの＋ワード線ＷＵを高電位に駆動し
、−ワード線ＷＬを低電位に駆動すると、Ｒビット線Ｂ
Ｒを介して第２のセルの情報読み出しまたは情報書き込
みを行うことができる。すなわち、２つのセルを同時に
アクセスすることが可能になり、セルの情報読み出し及
び情報書き込みの効率を２倍に向上することができる。 なお、第６図のセルは、第５図のセルに比ベワード線の
本数が低減された分、高集積化し二連しているが、同一
ワード線に接続されるセルを同時にアクセスすることは
できない。 第７図は、本発明の第６の実施例を示す図であり、半導
体メモリのメモリセルの回路図を示している。本例では
、第３図のＷＵＩ、ＷＵ２を共通にしＷＵとし、ＷＬＩ
、ＷＬ２を共通にしＷＬとしている。この様にすると、
４本のビット線を用いて、任意の２つのセルの情報読み
出し及び情報書き込みを同時に行え、かつ書き込み時間
を高速化できる。すなわち、任意の第１のセルのワード
線ＷＵを高電位に１動すると、第１のＬビット線ＢＬＩ
及び第１のＲビット線ＢＲＩの２本のビット線を介して
第１のセルの情報読み出しまたは情報書き込みを高速に
行うことができる。さらに同時に、任意の第２のセルの
ワード線ＷＬを低電位に駆動すると、第２のＬビット線
ＢＬ２及び第２のＲビット線ＢＲ２の２本のビット線を
介して第２のセルの情報読み出しまたは情報書き込みを
高速に行うことができる。すなわち、本セルを用いると
２つのセルを同時にアクセスすることが可能になり、セ
ルの情報読み出し及び情報書き込みの効率を向上するこ
とができると同時に、書き込み時間を高速化できる。 第８図は、本発明の第７の実施例を示す図であり、半導
体メモリのメモリセル及びその周辺回路の回路図を示し
ている。本図は、第１図（ｂ）に示したメモリセルの具
体的な能動方法の１例を示している。 まず、本実施例で、メモリセルＭＣＩＩを選択して、情
報を読み出す方法を説明する。セルＭＣ１１を選択する
には、＋ワード線ＷＵＩを高電位に駆動しＭＮＴＬをオ
ンにし、−ワードＩＩ！ＷＬＩを低電位に駆動しＭＰＴ
Ｌをオンにし、ビット線選択信号ＶＹＬＩを高電位に駆
動し、ＮＰＮバイポーラ・トランジスタＱＩＲＬ、ＱＩ
ＹＬをオンにする。ＱＩＹＬがオンすると、電流ＩＹＬ
が抵抗ＲＹＬに流れ、Ｐ形伝導性の電界効果トランジス
タＭＰＢＬのゲート電位が低電位となり、ＭＰＢＬがオ
ンし、ＱＹＬがオンする。この時、ビット線の電位ＶＢ
ＬＬは、電位ＶＲＬから決まる。 セル情報を読み出す時は、電位ＶＲＬを、ビット線の電
位ＶＢＬＬが、ＶＣ＞ＶＢＬｌ＞ＶＥを満足するように
設定する。 いま、セル内のＭＮＬがオンしていると、ＣＤＬから、
ＱＹＬ、ＭＮＴＬまたはＭＰＴＬ、ＭＮＬを介してＶＥ
ヘセル電流Ｉ　ＣＥＬＬ−Ｎが流れる。よって、ＣＤＬ
に流れる電流は、Ｉ　ＲＬ　＋　Ｉ　ＣＥＬＬ−１１と
なる。また、セル内のＭＰＬがオンしていると、ＶＣか
ら、ＭＰＬ、ＭＮＴＬまたはＭＰＴＬ、ＱＩＲＬを介し
て電流源ＩＲＬヘセル電流Ｉ　ＣＥＬＬ−Ｐが流れる。 よって、ＣＤＬに流れる電流は、ＩＲＬ　−Ｉ　ＣＥＬ
Ｌ−Ｐとなる。よって、ＣＤＬに流れる電流の大きさ（
Ｉ　ＲＬ　＋　Ｉ　ＣＥＬＬ−ＮまたはＩ　ＲＬ−ＩＣ
ＥＬＬ−Ｐ）をセンスすることで、セル情報を読み出す
ことができる。 次に、本例で、メモリセルＭＣＩＩを選択して、情報を
書き込む方法を説明する。セルＭＣＩＩを選択するには
、読み出し時と同様に、＋ワード線ＷＵＩを高電位に駆
動しＭＮＴＬをオンにし、〜ワード線ＷＬＩを低電位に
駆動しＭＰＴＬをオンにし、ビット線選択信号ＶＹＬＩ
を高電位に駆動し、ＮＰＮバイポーラ・トランジスタＱ
ＩＲＬ。 ＱＩＹＬをオンにする。ＱＩＹＬがオンすると、電ｆｉ
ＩＹＬが抵抗ＲＹＬに流れ、Ｐ形伝導性の電界効果トラ
ンジスタＭＰＢＬのゲート電位が低電位となり、ＭＰＢ
Ｌがオンし、ＱＹＬがオンする。 この時、ビット線の電位ＶＢＬＩは、電位ＶＲＬから決
まる。よって、書き込むセル情報に応じて、電位ＶＲＬ
を高電位または低電位に駆動し、ビット線の電位ＶＢＬ
Ｉを高電位または低電位に駆動すると、セルに情報を書
き込むことができる。なお、本図に示した抵抗ＲＢＬは
、ビット線が非選択の時に、ビット線の電位がフローテ
ィングになるのを防止するために挿入している。以上述
べてきたように、本例では、セルのフリップフロップを
構成する２つのインバータ回路の特性を異ならせること
なく、ビット線を１本にすることが可能となる。 第９図は、本発明の第８の実施例を示す図であり、半導
体メモリのメモリセル及びその周辺回路の回路図を示し
ている。本図は、第１図（ｂ）に示したメモリセルの具
体的な駆動方法の他の例を示している。本図が、第８図
と異なる点は、第８図では、ビット線が非選択の時に、
ビット線の電位がフローティングになるのを防止するた
めに抵抗ＲＢＬを挿入していたのに対し５本図では、Ｎ
形伝導性の電界効果トランジスタＭＮＢＬを挿入してい
る点のみである。よって、本図において、情報を読み出
す方法及び情報を書き込む方法は、第８図で説明した方
法と全く同様となる。よって、本例でも、セルのフリッ
プフロップを構成する２つのインバータ回路の特性を異
ならせることなく、ビット線を１本にすることが可能と
なる。なお、本例で、抵抗ＲＢＬの代わりにＮ形伝導性
の電界効果トランジスタＭＮＢＬを採用した理由は、般
に抵抗よりも電界効果トランジスタの方が面積が小さく
、高集積化に適しているからである。 第１０図は、本発明の第９の実施例を示す図であり、半
導体メモリのメモリセル及びその周辺回路の回路図を示
している。本図は、第６図に示したメモリセルの具体的
な駆動方法の１例を示している。本図において、Ｌビッ
ト線ＢＬＩを介してメモリセルの情報を読み出す方法及
び情報を書き込む方法は、第８図で説明した方法と全く
同様となる。また、Ｒビット線ＢＲＩを介してメモリセ
ルの情報を読み出す、または情報を書き込む場合は、ま
ず、セルＭＣ１１を選択するために、＋ワード線ＷＵＩ
を低電位に駆動しＭＰＴＲをオンにし、−ワードＩＷＬ
Ｉを高電位に駆動しＭ　Ｎ　Ｔ　Ｒをオンにし、ビット
線選択信号ＶＹＲＩを高電位に膳区動し、ＮＰＮバイポ
ーラ・トランジスタＱＩＲＲ，ＱＩＹＲをオンにする。 これ以降の動作は、Ｌビット線ＢＬＩを介して行う読み
出しまたは書き込み動作と全く同様となる。 本例で着目すべき点は、本例のようにビット線を２本に
すると、２本のビット線で独立にセルの情報読み出し、
及び情報書き込みができる点である。すなわち、例えば
、＋ワード線ＷＵＩを高電位に駆動し、−ワード線ＷＬ
Ｉを低電位に駆動し、ビット線選択信号ＶＹＬＩを高電
位に駆動し、かつ、＋ワード線ＷＵ２を低電位に駆動し
、−ワード線ＷＬ２を高電位に駆動し、ビット線選択信
号ＶＹＲＩを高電位に開動すると、Ｌビット線ＢＬを介
してセルＭＣＩＩの情報読み出しまたは情報書き込みを
行うと同時に、Ｒビット線ＢＲを介してセルＭＣ２１の
情報読み呂しまたは情報書き込みを行うことができる。 すなわち、２つのセルを同時にアクセスすることが可能
になり、セルの情報読み出し及び情報書き込みの効率を
向上することができる。 第１１図は、本発明の第１０の実施例を示す図であり、
半導体メモリのメモリセル及びその周辺回路の回路図を
示している。本図は、第６図に示したメモリセルの具体
的な駆動方法の他の例を示している。本図が、第１０図
と異なる点は、第１０図では、ビット線が非選択の時に
、ビット線の電位がフローティングになるのを防止する
ために抵抗ＲＢＬ、ＲＢＲを挿入していたのに対し、本
図では、Ｎ形伝導性の電界効果トランジスタＭＮＢＬ、
ＭＮＢＲを挿入している点のみである。よって、本図に
おいて、情報を読み出す方法及び情報を書き込む方法は
、第１０図で説明した方法と全く同様となる。よって、
本例でも、２つのセルを同時にアクセスすることが可能
になり、セルの情報読み出し及び情報書き込みの効率を
向上することができる。なお、本例で、抵抗ＲＢＬ、Ｒ
ＢＲの代わりにＮ形伝導性の電界効果トランジスタＭＮ
ＢＬ、ＭＮＢＲを採用した理由は、一般に抵抗よりも電
界効果トランジスタの方が面積が小さく、高集積化に適
しているからである。 第１２図は、本発明の第１１の実施例を示す図であり、
第１図（ｂ）に示したメモリセルを用い、半導体メモリ
全体を構成した１例を示す回路図である。本図で、Ｘは
Ｘアドレス信号、ＸＢはＸアドレスバッファ、ＸＤＲは
ワード線ドライバ、ＹはＹアドレス信号、ＹＢはＹアド
レスバッファ、ＹＤＲはビット線ドライバである。また
、ＭＣＡ＆Ｓは第８図にも示したメモリセルアレーとセ
ンス回路、ＤＢはデータ呂カバッファ、Ｄ○はデータ出
力信号である。これら個々の回路は、バイポーラトラン
ジスタで構成したＥＣＬ回路を基本としている。以下で
は、これらの回路の中で、特に本発明に関係する特徴的
な２つの回路について説明する。 まず、第１の回路はワード線ドライバＸＤＲである。第
２図（ａ）、（ｂ）に示すように、従来のメモリセルは
、ワード線が１本しかなかった。 このため、従来のワード線ドライバは、第１２図のトラ
ンジスタＱ１及びＱ２のコレクタ信号をワ−ド線を駆動
する信号としていた。しかし、第１図（ｂ）のメモリセ
ルでは、＋ワード線と一ワード線が必要となる。しかし
、これらワード線の信号レベルは、一方が高電位の時、
他方が必ず低電位という関係になっている。よって、第
１２図のトランジスタＱ１及びＱ２のコレクタ信号を＋
ワード線を駆動する信号とするならば、トランジスタＱ
３のコレクタ信号を一ワード線を駆動する信号とすれば
よい。このようにすると、−ワード線を駆動する信号を
発生する回路を特別設ける必要はなく、従来の回路をそ
のまま使用することができる。 次に、特徴的な第２の回路はデータ出力バッファＤＢで
ある。第８図の説明で述べたように、本セルを用いると
、ＱＹＬのコレクタに流れる電流が、Ｉ　ＲＬ　＋　Ｉ
　ＣＥＬＬ−Ｎになるか、または、ＩＲＬ−Ｉ　ＣＥＬ
Ｌ−Ｐになるかによって、セル情報を読み呂すことがで
きる。そこで、本図に示すデータ出力バッファでは、電
流源ＩＲの電流値をＩ　Ｒ＝　Ｉ　ＲＬとし、この電流
とＱＹＬのコレクタに流れる電流の大小を比較すること
により、セル情報を読み出すようにしている。このよう
にすると、ＩＲＬを発生する回路とＩＲを発生する回路
を同一素子で構成する等、ＩＲＬとＩＲを比較的精度良
く等しくできるので、ＩＲＬに比較し、　　Ｉ　ＣＥＬ
Ｌ−ＮまたはＩ　ＣＥＬＬ−Ｐの値が小さくても、十分
安定にセル情報を読み出すことができる。 第１３図は、本発明の第１２の実施例を示す図であり、
第６図に示したメモリセルを用い、半導体メモリ全体を
構成した１例を示す回路図である。 本図で、Ｘｌ及びＸＢＩはＬビット線でアクセスするメ
モリセルに対応するＸアドレス信号及びＸアドレスバッ
ファ、Ｘ２及びＸＢ２はＲビット線でアクセスするメモ
リセルに対応するＸアドレス信号及びＸアドレスバッフ
ァ、ＸＤＲはワード線ドライバである。また、Ｙｌ及び
ＹＢＩ並びにＹＤＲＩはＬビット線でアクセスするメモ
リセルに対応するＹアドレス信号及びＹアドレスバッフ
ァ並びにビット線ドライバ、Ｙ２及びＹＢ２並びにＹＤ
Ｒ２はＲビット線でアクセスするメモリセルに対応する
Ｙアドレス信号及びＹアドレスバッファ並びにビット線
ドライバである。また、ＭＣＡ＆Ｓは第１０図にも示し
たメモリセルアレーとセンス回路、ＤＢＩ及びＤｏｌは
Ｌビット線でアクセスするメモリセルに対応するデータ
出力バッファ及びデータ出力信号、ＤＢ２及びＤＯ２は
Ｒビット線でアクセスするメモリセルに対応するデータ
呂カバソファ及びデータ呂力信号である。これら個々の
回路は、第１２図と同様に、バイポーラトランジスタで
構成したＥＣＬ回路を基本としている。また、これらの
回路の中で、特に本発明に関係する特徴的な回路につい
ては、既に第１２図で説明したので、ここでの説明は省
略する。

【発明の効果】

以上述べてきたように、本発明を用いると、フリップフ
ロップを構成する２つのインバータ回路の特性を異なら
せることなく、通常２本必要なビット線を１本にするこ
とができる。また、ビット線の本数は２本のままで、書
き込み時間を高速化すること、または、２つのセルを同
時にアクセスすることが可能になり、セルの情報読み出
し及び情報書き込みの効率を向上することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すメモリセルの構成
図及び回路図、第２図は従来例を示すメモリセルの構成
図及び回路図、第３図は本発明の第２の実施例を示すメ
モリセルの回路図、第４図は本発明の第３の実施例を示
すメモリセルの回路図、第５図は本発明の第４の実施例
を示すメモリセルの回路図、第６図は本発明の第５の実
施例を示すメモリセルの回路図、第７図は本発明の第６
の実施例を示すメモリセルの回路図、第８図は本発明の
第７の実施例を示すメモリセル及びその周辺回路の回路
図、第９図は本発明の第８の実施例を示すメモリセル及
びその周辺回路の回路図、第１０図は本発明の第９の実
施例を示すメモリセル及びその周辺回路の回路図、第１
１図は本発明の第１０の実施例を示すメモリセル及びそ
の周辺回路の回路図、第１２図は本発明の第１１の実施
例を示す半導体メモリ全体の回路図、第１３図は本発明
の第１２の実施例を示す半導体メモリ全体の回路図であ
る。 符号の説明 ＷＵ・・・・・・＋ワード線 ＷＬ・・・・・・−ワード線 ＢＬ・・・・・・Ｌビット線 ＢＲ・・・・・・Ｒビット線

Claims (1)

1. 【特許請求の範囲】 １、複数の＋ワード線と、複数の−ワード線と、複数の
   ビット線と、上記ワード線とビット線の交点に配された
   複数のフリップフロップ形のメモリセルとを含み、上記
   メモリセルは、ドレインが上記メモリセル内のセルノー
   ドに接続され、ゲートが上記＋ワード線に接続され、ソ
   ースが上記ビット線に接続されるＮ形伝導性の電界効果
   トランジスタと、ドレインが上記メモリセル内のセルノ
   ードに接続され、ゲートが上記−ワード線に接続され、
   ソースが上記ビット線に接続されるＰ形伝導性の電界効
   果トランジスタとを含むことを特徴とする半導体メモリ
   。 ２、複数の第１及び第２の＋ワード線と、複数の第１及
   び第２のーワード線と、複数の第１及び第２のＬビット
   線と、複数の第１及び第２のＲビット線と、上記ワード
   線とビット線の交点に配された複数のフリップフロップ
   形のメモリセルとを含み、上記メモリセルは、ドレイン
   が上記メモリセル内の第１のセルノードに接続され、ゲ
   ートが上記第１の＋ワード線に接続され、ソースが上記
   第１のＬビット線に接続されるＮ形伝導性の電界効果ト
   ランジスタと、ドレインが上記メモリセル内の第１のセ
   ルノードに接続され、ゲートが上記第１の−ワード線に
   接続され、ソースが上記第２のＬビット線に接続される
   Ｐ形伝導性の電界効果トランジスタと、ドレインが上記
   メモリセル内の第２のセルノードに接続され、ゲートが
   上記第２の＋ワード線に接続され、ソースが上記第１の
   Ｒビット線に接続されるＮ形伝導性の電界効果トランジ
   スタと、ドレインが上記メモリセル内の第２のセルノー
   ドに接続され、ゲートが上記第２の−ワード線に接続さ
   れ、ソースが上記第２のＲビット線に接続されるＰ形伝
   導性の電界効果トランジスタとを含むことを特徴とする
   半導体メモリ。 ３、請求項２記載のワード線またはビット線のうち少な
   くとも２本を共通にしたことを特徴とする半導体メモリ
   。 ４、請求項１、２または３記載の複数の＋ワード線と複
   数の−ワード線は、それぞれ１対１に対応しており、１
   方が高電位の時、他方が低電位になるように駆動するこ
   とを特徴とする半導体メモリ。 ５、請求項１または２記載のメモリセルへの情報書き込
   みを、書き込み情報に応じて、ビット線を高電位にまた
   は低電位に駆動することによって行ったことを特徴とす
   る半導体メモリ。