KR100712490B1 - 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 - Google Patents

로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를방지할 수 있는 반도체 메모리장치 및 방법 Download PDF

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Abstract

로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거할 수 있는 반도체 메모리장치 및 방법이 개시된다. 본 발명에 따른 반도체 메모리장치는, 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 제어신호 발생회로, 상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되고 칼럼 어드레스 스트로브 신호에 응답하여 비활성화되는 어드레스 입력 제어신호를 발생하는 어드레스 버퍼 제어회로, 및 상기 어드레스 입력 제어신호의 활성화에 응답하여 상기 어드레스를 수신하는 어드레스 버퍼를 구비하는 것을 특징으로 한다. 또한 본 발명에 따른 반도체 메모리장치는, 리프레쉬 제어신호를 발생하며 상기 제어신호의 인에이블 구간 동안에는 상기 리프레쉬 제어신호를 비활성화시키는 리프레쉬 제어회로, 및 상기 리프레쉬 제어신호의 활성화동안에는 상기 반도체 메모리장치를 리프레쉬 모드로 진입시키고 상기 리프레쉬 제어신호의 비활성화 동안에는 상기 반도체 메모리장치가 리프레쉬 모드로 진입하는 것을 방지하는 리프레쉬 진입회로를 더 구비한다.

Description

로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 방지할 수 있는 반도체 메모리장치 및 방법{Semiconductor memory device and method for preventing operation fail due to noise of row address strobe signal}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 도면의 간단한 설명이 제공된다.
도 1은 종래의 디램의 정상모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 설명하기 위한 도면이다.
도 2는 종래의 디램의 CBR 리프레쉬 모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 설명하기 위한 도면이다.
도 3은 본 발명에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 4는 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 정상모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법을 설명하기 위한 도면이다.
도 5는 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 CBR 리프레쉬 모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법을 설명하기 위한 도면이다.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거할 수 있는 반도체 메모리장치 및 방법에 관한 것이다.
반도체 메모리장치중 디램은 외부에서 인가되는 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작한다. 그런데 디램을 채용하는 시스템에서는 외부환경에 의해 로우 어드레스 스트로브 신호에 잡음이 포함될 수 있으며, 이러한 경우 로우 어드레스 스트로브 신호에 잡음에 의한 글리치(Glitch)가 발생하여 디램이 오동작할 수 있다.
도 1은 종래의 디램의 정상모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 설명하기 위한 도면이다.
도 1을 참조하면, 정상모드시 로우 어드레스 스트로브 신호(RASB)의 인에이블 시점, 즉 논리"하이"로부터 논리"로우"로 천이하는 시점에 잡음(Noise)이 포함될 경우 로우 어드레스 스트로브 신호(RASB)에 펄스형태의 글리치가 발생될 수 있다.
이러한 경우 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)와 칼럼 어드레스 스트로브 신호(CASB)에 의해 발생되는 로우 어드레스 입력 제어신호(PRAE)가 논리"로우"로부터 논리"하이"로 여러번 토클링하게 된다(도 1에는 예로서 2번 토글링하는 경우가 도시되어 있음). 이로 인하여 두 개의 서로 다른 어드레스가 입 력되어 동작 실패(Fail)가 발생되게 된다. 즉 첫 번째 어드레스에 의한 동작이 완료되기 전에 다음 어드레스가 입력되므로 tRP(RAS 프리차지 시간) 마진이 부족하여 동작실패가 발생되게 된다.
또한 로우 어드레스 스트로브 신호(RASB)의 디스에이블 시점, 즉 논리"로우"로부터 논리"하이"로 천이하는 시점에 잡음(Noise)이 포함될 수 있으며 이 경우에도 로우 어드레스 스트로브 신호(RASB)에 펄스형태의 글리치가 발생될 수 있다.
그런데 정상모드에서 빠져나갈 때 RAS가 CAS보다 먼저 디스에이블, 즉 프리차지되는 경우에 상기와 같이 RAS에 글리치가 발생되면, 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)에 의해 제어되는 리프레쉬 어드레스 카운터 제어신호(CNTP)가 펄스형태의 글리치에 의해 활성화된다. 이로 인하여 디램이 CBR(CAS before RAS) 리프레쉬 모드로 진입해 버리고, 또한 tRAS(RAS 펄스 폭) 마진이 부족하여 동작실패가 발생하게 된다.
도 2는 종래의 디램의 CBR 리프레쉬 모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 설명하기 위한 도면이다.
도 2를 참조하면, CBR 리프레쉬 모드시 로우 어드레스 스트로브 신호(RASB)의 인에이블 시점, 즉 논리"하이"로부터 논리"로우"로 천이하는 시점에 잡음(Noise)이 포함되어 로우 어드레스 스트로브 신호(RASB)에 펄스형태의 글리치가 발생될 경우에는, 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)에 의해 제어되는 리프레쉬 어드레스 카운터 제어신호(CNTP)가 논리"하이"로부터 논리"로우"로 여러번 토클링하게 된다(도 2에는 예로서 2번 토글링하는 경우가 도시되어 있음). 이로 인하여 리프레쉬 어드레스 카운터 값(CNTi)이 2번 토글링하게 됨으로써 2개의 워드라인이 함께 활성화되어 실패가 발생되게 된다.
또한 CBR 리프레쉬 모드에서 빠져나갈 때 CAS가 RAS보다 먼저 디스에이블, 즉 프리차지되는 경우에 상기와 같이 RAS에 글리치가 발생되면, 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)에 의해 제어되는 로우 어드레스 입력 제어신호(PRAE)가 펄스형태의 글리치에 의해 활성화된다. 이로 인하여 디램이 정상모드처럼 동작하게 되어 워드라인의 인에이블 시간이 부족하게 되며 결국 tRAS(RAS 펄스 폭) 마진이 부족하여 동작실패가 발생하게 된다.
따라서 본 발명이 이루고자하는 기술적 과제는, 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거할 수 있는 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거할 수 있는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리장치는, 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에 있어서, 상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 제어신호 발생회로, 상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되고 상기 칼럼 어드레스 스트로브 신호에 응답하여 비활성화되는 어드레스 입력 제어신호를 발생하는 어드레스 버퍼 제어회로, 및 상기 어드레스 입력 제어신호의 활성화에 응답하여 상기 어드레스를 수신하는 어드레스 버퍼를 구비하는 것을 특징으로 한다.
또한 상기 본 발명의 일면에 따른 반도체 메모리장치는, 리프레쉬 제어신호를 발생하며 상기 제어신호의 인에이블 구간 동안에는 상기 리프레쉬 제어신호를 비활성화시키는 리프레쉬 제어회로, 및 상기 리프레쉬 제어신호의 활성화동안에는 상기 반도체 메모리장치를 리프레쉬 모드로 진입시키고 상기 리프레쉬 제어신호의 비활성화 동안에는 상기 반도체 메모리장치가 리프레쉬 모드로 진입하는 것을 방지하는 리프레쉬 진입회로를 더 구비한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리장치는, 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에 있어서, 상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 제어신호 발생회로, 상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되는 어드레스 카운터 제어신호를 발생하는 리프레쉬 어드레스 카운터 제어회로, 및 상기 어드레스 카운터 제어신호의 활성화에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 카운터를 구비하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 로우 어드레 스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법은, 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에서 상기 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법에 있어서, 상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 단계, 상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되고 상기 칼럼 어드레스 스트로브 신호에 응답하여 비활성화되는 어드레스 입력 제어신호를 발생하는 단계, 및 상기 어드레스 입력 제어신호의 활성화에 응답하여 상기 어드레스를 수신하는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명의 일면에 따른 동작실패 제거 방법은, 상기 제어신호의 인에이블 구간 동안에는 리프레쉬 제어신호를 비활성화시키는 단계, 및 상기 리프레쉬 제어신호의 비활성화 동안에는 상기 반도체 메모리장치가 리프레쉬 모드로 진입하는 것을 방지하는 단계를 더 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법은, 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에서 상기 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법에 있어서, 상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 단계, 상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하 여 활성화되는 어드레스 카운터 제어신호를 발생하는 단계, 및 상기 어드레스 카운팅 제어신호의 활성화에 응답하여 리프레쉬 어드레스를 발생하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 반도체 메모리장치를 나타내는 블록도이다.
도 3을 참조하면, 본 발명에 따른 반도체 메모리장치는, 정상모드시 외부에서 인가되는 로우 어드레스 스트로브 신호(RASB)가 논리"하이"에서 논리"로우"로 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호(PSE)를 발생하는 제어신호 발생회로(31), 제어신호(PSE)가 인에이블된 후에 로우 어드레스 스트로브 신호(RASB)에 응답하여 활성화되고 외부에서 인가되는 칼럼 어드레스 스트로브 신호(CASB)에 응답하여 비활성화되는 어드레스 입력 제어신호(PRAE)를 발생하는 어드레스 버퍼 제어회로(32), 및 어드레스 입력 제어신호(PRAE)의 활성화에 응답하여 외부에서 어드레스(ADD)를 수신하는 어드레스 버퍼(33)를 구비한다.
또한 본 발명에 따른 반도체 메모리장치는, 리프레쉬 제어신호(PRFH)를 발생하며 제어신호(PSE)의 인에이블 구간 동안에는 리프레쉬 제어신호(PRFH)를 비활성 화시키는 리프레쉬 제어회로(34), 및 리프레쉬 제어신호(PRFH)의 활성화동안에는 상기 반도체 메모리장치를 리프레쉬 모드로 진입시키고 리프레쉬 제어신호(PRFH)의 비활성화 동안에는 상기 반도체 메모리장치가 리프레쉬 모드로 진입하는 것을 방지하는 리프레쉬 진입회로(35)를 더 구비한다.
리프레쉬 진입회로(35)는, 제어신호(PSE)가 인에이블된 후에 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)에 응답하여 활성화되는 어드레스 카운터 제어신호(CNTP)를 발생하는 리프레쉬 어드레스 카운터 제어회로(35a), 및 어드레스 카운터 제어신호(CNTP)의 활성화에 응답하여 리프레쉬 어드레스(CNTi)를 발생하는 리프레쉬 어드레스 카운터(35b)를 구비한다.
도 4는 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 정상모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법을 설명하기 위한 도면이다.
도 4를 참조하면, 정상모드시 로우 어드레스 스트로브 신호(RASB)의 인에이블 시점, 즉 논리"하이"로부터 논리"로우"로 천이하는 시점에 잡음(Noise)이 포함될 경우 로우 어드레스 스트로브 신호(RASB)에 펄스형태의 글리치가 발생될 수 있다. 이러한 경우 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)도 글리치가 발생된다.
그런데 본 발명에 따른 반도체 메모리장치에서는 제어신호 발생회로(31)에 의해 로우 어드레스 스트로브 신호(RASB)가 논리"하이"에서 논리"로우"로 인에이블된 후 소정의 지연시간 후에 논리"하이"로 인에이블되는 제어신호(PSE)가 발생되고 이 제어신호(PSE)가 어드레스 입력 제어신호(PRAE)를 제어한다. 즉 어드레스 입력 제어신호(PRAE)는 제어신호(PSE)가 디스에이블된 동안에는 디스에이블되고 제어신호(PSE)가 인에이블된 후에 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)에 응답하여 논리"하이"로 활성화되고 칼럼 어드레스 스트로브 신호(CASB)에 응답하여 논리"로우"로 비활성화된다.
이에 따라 로우 어드레스 입력 제어신호(PRAE)는 로우 어드레스 스트로브 신호(RASB)의 글리치에 의한 영향이 없어지고 논리"로우"로부터 논리"하이"로 한번만 토클링하게 된다. 따라서 어드레스 버퍼(33)는 한번만 토클링되는 어드레스 입력 제어신호(PRAE)에 응답하여 외부에서 하나의 어드레스(ADD)만을 수신하여 래치하게 된다. 따라서 종래기술에서 두 개의 어드레스가 래치되어 발생되는 tRP(RAS 프리차지 시간) 마진 부족에 의한 동작실패가 방지된다.
또한 정상모드에서 빠져 나갈 때 로우 어드레스 스트로브 신호(RASB)의 디스에이블 시점, 즉 논리"로우"로부터 논리"하이"로 천이하는 시점에 잡음(Noise)이 포함될 경우에도 로우 어드레스 스트로브 신호(RASB)에 펄스형태의 글리치가 발생될 수 있으며 즉 로우 어드레스 스트로브 신호(RASB)의 반전신호(PRD)에 글리치가 발생될 수 있다.
그런데 본 발명에 따른 반도체 메모리장치에서는 PSE가 계속 논리"하이" 상태를 유지하고 있으므로 리프레쉬 제어회로(34)에서 발생되는 PRFH가 논리"로우"로 디스에이블되며, 따라서 반도체 메모리장치가 CBR(CAS before RAS) 리프레쉬 모드로 진입하는 것이 방지된다.
도 5는 도 3에 도시된 본 발명에 따른 반도체 메모리장치의 CBR 리프레쉬 모드에서 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, CBR 리프레쉬 모드시 RASB의 인에이블 시점, 즉 논리"하이"로부터 논리"로우"로 천이하는 시점에 잡음(Noise)이 포함되어 RASB에 펄스형태의 글리치가 발생될 수 있다. 즉 RASB의 반전신호(PRD)에 글리치가 발생될 수 있다.
그런데 본 발명에 따른 반도체 메모리장치에서는 제어신호(PSE)에 의해 리프레쉬 어드레스 카운터 제어신호(CNTP)가 제어되므로 제어신호(CNTP)는 논리"하이"로부터 논리"로우"로 한번만 토클링하게 된다. 따라서 리프레쉬 어드레스 카운터 값(CNTi)이 한번만 토글링하게 되므로 종래기술에서 2개의 워드라인이 함께 활성화되어 발생되는 동작실패가 방지된다.
또한 CBR 리프레쉬 모드에서 빠져나갈 때 CASB가 RASB보다 먼저 디스에이블, 즉 프리차지되는 경우에 잡음에 의해 RASB에 글리치가 발생될 수 있다. 즉 RASB의 반전신호(PRD)에 글리치가 발생될 수 있다.
그런데 본 발명에 따른 반도체 메모리장치에서는 로우 어드레스 입력 제어신호(PRAE)가 PSE에 의해 제어되므로 PSE가 논리"하이"인 동안 PRAE는 논리"로우"로 디스에이블된다. 따라서 반도체 메모리장치는 정상모드로 동작하지 않게 되며 결국 tRAS(RAS 펄스 폭) 마진 부족에 의한 동작실패가 방지된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치 및 방법은 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거할 수 있는 장점이 있다.

Claims (6)

  1. 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에 있어서,
    상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 제어신호 발생회로;
    상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되고 상기 칼럼 어드레스 스트로브 신호에 응답하여 비활성화되는 어드레스 입력 제어신호를 발생하는 어드레스 버퍼 제어회로; 및
    상기 어드레스 입력 제어신호의 활성화에 응답하여 상기 어드레스를 수신하는 어드레스 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 반도체 메모리장치는,
    리프레쉬 제어신호를 발생하며 상기 제어신호의 인에이블 구간 동안에는 상기 리프레쉬 제어신호를 비활성화시키는 리프레쉬 제어회로; 및
    상기 리프레쉬 제어신호의 활성화동안에는 상기 반도체 메모리장치를 리프레쉬 모드로 진입시키고 상기 리프레쉬 제어신호의 비활성화 동안에는 상기 반도체 메모리장치가 리프레쉬 모드로 진입하는 것을 방지하는 리프레쉬 진입회로를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에 있어서,
    상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 제어신호 발생회로;
    상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되는 어드레스 카운터 제어신호를 발생하는 리프레쉬 어드레스 카운터 제어회로; 및
    상기 어드레스 카운터 제어신호의 활성화에 응답하여 리프레쉬 어드레스를 발생하는 리프레쉬 어드레스 카운터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에서 상기 로우 어드레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법에 있어서,
    상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 단계;
    상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되고 상기 칼럼 어드레스 스트로브 신호에 응답하여 비활성화되는 어드레스 입력 제어신호를 발생하는 단계; 및
    상기 어드레스 입력 제어신호의 활성화에 응답하여 상기 어드레스를 수신하는 단계를 구비하는 것을 특징으로 하는 동작실패 제거방법.
  5. 제4항에 있어서, 상기 동작실패 제거방법은,
    상기 제어신호의 인에이블 구간 동안에는 리프레쉬 제어신호를 비활성화시키는 단계; 및
    상기 리프레쉬 제어신호의 비활성화 동안에는 상기 반도체 메모리장치가 리프레쉬 모드로 진입하는 것을 방지하는 단계를 더 구비하는 것을 특징으로 하는 동작실패 제거방법.
  6. 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 외부로부터 어드레스를 수신하여 동작하는 반도체 메모리장치에서 상기 로우 어드 레스 스트로브 신호의 잡음에 의한 동작실패를 제거하는 방법에 있어서,
    상기 로우 어드레스 스트로브 신호가 인에이블된 후 소정의 지연시간 후에 인에이블되는 제어신호를 발생하는 단계;
    상기 제어신호가 인에이블된 후에 상기 로우 어드레스 스트로브 신호에 응답하여 활성화되는 어드레스 카운터 제어신호를 발생하는 단계; 및
    상기 어드레스 카운팅 제어신호의 활성화에 응답하여 리프레쉬 어드레스를 발생하는 단계를 구비하는 것을 특징으로 하는 동작실패 제어방법.
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