JPH05276547A - タイムスイッチ回路 - Google Patents
タイムスイッチ回路Info
- Publication number
- JPH05276547A JPH05276547A JP7185192A JP7185192A JPH05276547A JP H05276547 A JPH05276547 A JP H05276547A JP 7185192 A JP7185192 A JP 7185192A JP 7185192 A JP7185192 A JP 7185192A JP H05276547 A JPH05276547 A JP H05276547A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- channel
- memory
- speech path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【目的】２フレーム分のメモリを持つタイムスイッチ回
路内での通話路データの遅れをタイムスロット毎に設定
可能とする。 【構成】ＡＮＤゲート８，９により１フレーム分の通話
路データを１フレーム毎に交互に２つの通話路メモリ
１，２に格納する。制御メモリ３は入力された通話路メ
モリ１，２の読出しアドレス情報及び制御情報を格納す
る。タイミング発生回路４は通話路データ入力６に同期
して通話路メモリ１，２の書込みアドレス及び制御メモ
リ３の読出しアドレスを発生する。選択回路５はタイミ
ング発生回路４の発生する選択信号及び制御メモリ３に
格納された制御情報により２つの通話路メモリ１，２の
出力するデータのどちらを選択するか決めて通話路デー
タとして外部へ出力する。
路内での通話路データの遅れをタイムスロット毎に設定
可能とする。 【構成】ＡＮＤゲート８，９により１フレーム分の通話
路データを１フレーム毎に交互に２つの通話路メモリ
１，２に格納する。制御メモリ３は入力された通話路メ
モリ１，２の読出しアドレス情報及び制御情報を格納す
る。タイミング発生回路４は通話路データ入力６に同期
して通話路メモリ１，２の書込みアドレス及び制御メモ
リ３の読出しアドレスを発生する。選択回路５はタイミ
ング発生回路４の発生する選択信号及び制御メモリ３に
格納された制御情報により２つの通話路メモリ１，２の
出力するデータのどちらを選択するか決めて通話路デー
タとして外部へ出力する。
Description
【０００１】
【産業上の利用分野】本発明はタイムスイッチ回路に関
し、特に２フレーム分のメモリを持つタイムスイッチ回
路に関する。
し、特に２フレーム分のメモリを持つタイムスイッチ回
路に関する。
【０００２】
【従来の技術】図３は従来のタイムスイッチ回路の一例
を示すブロック図である。図３に示すように本例のタイ
ムスイッチ回路はＡＮＤゲート２８，２９により１フレ
ーム分の通話路データを１フレーム毎に交互に格納可能
な２つの通話路メモリ２１，２２と、通話路メモリ２
１，２２の読出しアドレス情報を格納する制御メモリ２
３と、通話路データに同期して通話路メモリ２１，２２
の書込みアドレス及び制御メモリ２３の読出しアドレス
を発生するタイミング発生回路２４と、タイミング発生
回路２４が発生する選択信号により２つの通話路メモリ
２１，２２の出力データを選択し通話路データとして外
部へ出力する選択回路２５とを有している。
を示すブロック図である。図３に示すように本例のタイ
ムスイッチ回路はＡＮＤゲート２８，２９により１フレ
ーム分の通話路データを１フレーム毎に交互に格納可能
な２つの通話路メモリ２１，２２と、通話路メモリ２
１，２２の読出しアドレス情報を格納する制御メモリ２
３と、通話路データに同期して通話路メモリ２１，２２
の書込みアドレス及び制御メモリ２３の読出しアドレス
を発生するタイミング発生回路２４と、タイミング発生
回路２４が発生する選択信号により２つの通話路メモリ
２１，２２の出力データを選択し通話路データとして外
部へ出力する選択回路２５とを有している。
【０００３】次に本例の動作について説明する。時分割
された通話路データ入力２６はタイミング発生回路２４
が発生する選択信号及びアドレス信号に基づいて２つの
通話路メモリ２１，２２のうちのどの通話路メモリのど
のアドレスに格納されるかが決定され、そのアドレスに
格納される。すなわち、一方の通話路メモリには、図２
（ａ）に示す現在のフレームのタイムスロット０からｍ
までの通話路データが書き込まれ、次のフレームのタイ
ムスロット０からｍまでの通話路データは他方の通話路
メモリに書き込まれる。また、通話路メモリ２１，２２
に格納された通話路データは外部から書き込まれた制御
メモリ２３の内容を通話路メモリ２１，２２の出力アド
レスとして読み出される。そして、選択回路２５を介し
て現在のフレームで書き込み動作が行われていない通話
路メモリの内容を通話路データ出力２７として出力す
る。
された通話路データ入力２６はタイミング発生回路２４
が発生する選択信号及びアドレス信号に基づいて２つの
通話路メモリ２１，２２のうちのどの通話路メモリのど
のアドレスに格納されるかが決定され、そのアドレスに
格納される。すなわち、一方の通話路メモリには、図２
（ａ）に示す現在のフレームのタイムスロット０からｍ
までの通話路データが書き込まれ、次のフレームのタイ
ムスロット０からｍまでの通話路データは他方の通話路
メモリに書き込まれる。また、通話路メモリ２１，２２
に格納された通話路データは外部から書き込まれた制御
メモリ２３の内容を通話路メモリ２１，２２の出力アド
レスとして読み出される。そして、選択回路２５を介し
て現在のフレームで書き込み動作が行われていない通話
路メモリの内容を通話路データ出力２７として出力す
る。
【０００４】
【発明が解決しようとする課題】この従来のタイムスイ
ッチ回路では、タイミング発生回路が発生する選択信号
のみで２つの通話路メモリの出力データを選択して通話
路データとして出力するため、通話路データがタイムス
イッチ回路に入力されてから出力されるまでに最低でも
１フレーム分の時間を必要とするという問題点があっ
た。
ッチ回路では、タイミング発生回路が発生する選択信号
のみで２つの通話路メモリの出力データを選択して通話
路データとして出力するため、通話路データがタイムス
イッチ回路に入力されてから出力されるまでに最低でも
１フレーム分の時間を必要とするという問題点があっ
た。
【０００５】
【課題を解決するための手段】本発明のタイムスイッチ
回路は、時分割された通話路データを入力して１フレー
ム分の前記通話路データを１フレーム毎に交互に格納す
る２つの通話路メモリ回路と、外部から指定するタイム
スロット番号に対応したアドレスへ前記通話路メモリ回
路の読出しアドレス及び制御情報をデータとして格納す
る制御メモリ回路と、前記通話路データに同期して前記
通話路メモリ回路の書込みアドレス及び前記制御メモリ
回路の読出しアドレスを発生するタイミング発生回路
と、このタイミング発生回路が発生する選択信号と前記
制御メモリ回路から読み出された前記制御情報とにより
前記２つの通話路メモリ回路の出力データを選択し通話
路データとして外部へ出力する選択回路とを備えてい
る。
回路は、時分割された通話路データを入力して１フレー
ム分の前記通話路データを１フレーム毎に交互に格納す
る２つの通話路メモリ回路と、外部から指定するタイム
スロット番号に対応したアドレスへ前記通話路メモリ回
路の読出しアドレス及び制御情報をデータとして格納す
る制御メモリ回路と、前記通話路データに同期して前記
通話路メモリ回路の書込みアドレス及び前記制御メモリ
回路の読出しアドレスを発生するタイミング発生回路
と、このタイミング発生回路が発生する選択信号と前記
制御メモリ回路から読み出された前記制御情報とにより
前記２つの通話路メモリ回路の出力データを選択し通話
路データとして外部へ出力する選択回路とを備えてい
る。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のタイムスイッチ回路の一実施例を示
すブロック図である。
る。図１は本発明のタイムスイッチ回路の一実施例を示
すブロック図である。
【０００７】図１に示すように本実施例のタイムスイッ
チ回路はＡＮＤゲート８，９により１フレーム分の通話
路データを１フレーム毎に交互に格納可能な２つの通話
路メモリ１，２と、通話路メモリ１，２に入力する読出
しアドレス情報及び制御情報を格納する制御メモリ３
と、通話路データ入力６に同期して通話路メモリ１，２
の書込みアドレス及び制御メモリ３の読出しアドレスを
発生するタイミング発生回路４と、タイミング発生回路
４が発生する選択信号及び制御メモリ３に格納された制
御情報により２つの通話路メモリ１，２の出力データの
どちらを選択して出力するかを決定するＸＯＲゲート１
０と、ＸＯＲゲート１０で決定した通話路メモリの出力
データを選択し通話路データ出力７として外部へ出力す
る選択回路５とを有している。
チ回路はＡＮＤゲート８，９により１フレーム分の通話
路データを１フレーム毎に交互に格納可能な２つの通話
路メモリ１，２と、通話路メモリ１，２に入力する読出
しアドレス情報及び制御情報を格納する制御メモリ３
と、通話路データ入力６に同期して通話路メモリ１，２
の書込みアドレス及び制御メモリ３の読出しアドレスを
発生するタイミング発生回路４と、タイミング発生回路
４が発生する選択信号及び制御メモリ３に格納された制
御情報により２つの通話路メモリ１，２の出力データの
どちらを選択して出力するかを決定するＸＯＲゲート１
０と、ＸＯＲゲート１０で決定した通話路メモリの出力
データを選択し通話路データ出力７として外部へ出力す
る選択回路５とを有している。
【０００８】次に、本実施例の動作について説明する。
図２（ａ），（ｂ）は図１における通話路データのフレ
ーム構成図，タイミング発生回路の出力信号波形図であ
る。
図２（ａ），（ｂ）は図１における通話路データのフレ
ーム構成図，タイミング発生回路の出力信号波形図であ
る。
【０００９】図２（ａ）で示す時分割された通話路デー
タ入力６は、図２（ｂ）で示すタイミング発生回路４の
発生する選択信号及びアドレス信号に基づいて２つの通
話路メモリ１，２のうちのどの通話路メモリのどのアド
レスに格納されるかが決定され、そのアドレスに格納さ
れる。すなわち、一方の通話路メモリには現在のフレー
ムのタイムスロット０からｍまでの通話路データが書き
込まれ、次のフレームのタイムスロット０からｍまでの
通話路データは他方の通話路メモリに書き込まれる。ま
た、通話路メモリ１，２に格納された通話路データは外
部から書き込まれた制御メモリ３の内容を通話路メモリ
１，２の出力アドレスとして読み出される。と同時に、
制御メモリ３から制御情報も読み出され、制御情報＝０
の場合はＸＯＲゲート１０及び選択回路５にて現在のフ
レームで書込み動作が行われていない方の通話路メモリ
の出力データを通話路データ入力７として出力する。ま
た、制御情報＝１の場合はＸＯＲゲート１０及び選択回
路５にて現在のフレームで書込み動作が行われている方
の通話路メモリの出力データを通話路データ出力７とし
て出力する。
タ入力６は、図２（ｂ）で示すタイミング発生回路４の
発生する選択信号及びアドレス信号に基づいて２つの通
話路メモリ１，２のうちのどの通話路メモリのどのアド
レスに格納されるかが決定され、そのアドレスに格納さ
れる。すなわち、一方の通話路メモリには現在のフレー
ムのタイムスロット０からｍまでの通話路データが書き
込まれ、次のフレームのタイムスロット０からｍまでの
通話路データは他方の通話路メモリに書き込まれる。ま
た、通話路メモリ１，２に格納された通話路データは外
部から書き込まれた制御メモリ３の内容を通話路メモリ
１，２の出力アドレスとして読み出される。と同時に、
制御メモリ３から制御情報も読み出され、制御情報＝０
の場合はＸＯＲゲート１０及び選択回路５にて現在のフ
レームで書込み動作が行われていない方の通話路メモリ
の出力データを通話路データ入力７として出力する。ま
た、制御情報＝１の場合はＸＯＲゲート１０及び選択回
路５にて現在のフレームで書込み動作が行われている方
の通話路メモリの出力データを通話路データ出力７とし
て出力する。
【００１０】
【発明の効果】以上説明したように本発明は、制御メモ
リに通話路メモリの制御情報をタイムスロット対応に格
納し、格納された制御情報とタイミング発生回路が発生
する選択信号とに基づいて、どちらの通話路メモリに格
納された通話路データを選択するかを決定しているの
で、フレーム内のタイムスロット単位に通話路データが
タイムスイッチ回路に入力されてから出力されるまでの
時間を１フレーム以上遅らせて１フレーム内のタイムス
ロットの組み合わせをくずさないようにするか、１フレ
ーム以上遅らせずに１フレーム内の組み合わせをくずし
てよいかを選択でき、１フレーム内の組み合わせをくず
してよいタイムスロットに関しては、１フレーム以上遅
らせずに出力することができるという効果を有する。
リに通話路メモリの制御情報をタイムスロット対応に格
納し、格納された制御情報とタイミング発生回路が発生
する選択信号とに基づいて、どちらの通話路メモリに格
納された通話路データを選択するかを決定しているの
で、フレーム内のタイムスロット単位に通話路データが
タイムスイッチ回路に入力されてから出力されるまでの
時間を１フレーム以上遅らせて１フレーム内のタイムス
ロットの組み合わせをくずさないようにするか、１フレ
ーム以上遅らせずに１フレーム内の組み合わせをくずし
てよいかを選択でき、１フレーム内の組み合わせをくず
してよいタイムスロットに関しては、１フレーム以上遅
らせずに出力することができるという効果を有する。
【図１】本発明のタイムスイッチ回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】（ａ）は図１における通話路データのフレーム
構成図、（ｂ）は図１におけるタイミング発生回路の出
力信号波形図である。
構成図、（ｂ）は図１におけるタイミング発生回路の出
力信号波形図である。
【図３】従来のタイムスイッチ回路の一例を示すブロッ
ク図である。
ク図である。
１，２，２１，２２ 通話路メモリ ３，２８ 制御メモリ ４，２４ タイミング発生回路 ５，２５ 選択回路 ６，２６ 通話路データ入力 ７，２７ 通話路データ出力 ８，９，２８，２９ ＡＮＤゲート １０ ＸＯＲゲート
Claims (1)
- 【請求項１】 時分割された通話路データを入力して１
フレーム分の前記通話路データを１フレーム毎に交互に
格納する２つの通話路メモリ回路と、外部から指定する
タイムスロット番号に対応したアドレスへ前記通話路メ
モリ回路の読出しアドレス及び制御情報をデータとして
格納する制御メモリ回路と、前記通話路データに同期し
て前記通話路メモリ回路の書込みアドレス及び前記制御
メモリ回路の読出しアドレスを発生するタイミング発生
回路と、このタイミング発生回路が発生する選択信号と
前記制御メモリ回路から読み出された前記制御情報とに
より前記２つの通話路メモリ回路の出力データを選択し
通話路データとして外部へ出力する選択回路とを備える
ことを特徴とするタイムスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185192A JPH05276547A (ja) | 1992-03-30 | 1992-03-30 | タイムスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7185192A JPH05276547A (ja) | 1992-03-30 | 1992-03-30 | タイムスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05276547A true JPH05276547A (ja) | 1993-10-22 |
Family
ID=13472458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7185192A Withdrawn JPH05276547A (ja) | 1992-03-30 | 1992-03-30 | タイムスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05276547A (ja) |
-
1992
- 1992-03-30 JP JP7185192A patent/JPH05276547A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950004854B1 (ko) | 반도체 메모리 장치 | |
| JPH05276547A (ja) | タイムスイッチ回路 | |
| KR970051298A (ko) | 반도체 메모리 회로 | |
| JPH08205211A (ja) | 時分割多重時間スイッチ回路 | |
| JP2699705B2 (ja) | パケットスイッチ | |
| JPH04330490A (ja) | 画像表示装置 | |
| KR100205589B1 (ko) | 타임스위치의 메모리 억세스회로 | |
| JPH0661984A (ja) | 無瞬断切替装置 | |
| JPS63310298A (ja) | タイムスロット入替え装置 | |
| JP2656673B2 (ja) | プリンタ装置 | |
| JPS62194797A (ja) | 多元時間スイツチ | |
| JP3013011B2 (ja) | バッファ回路 | |
| JPH04315234A (ja) | メモリシステム | |
| KR19990036939A (ko) | 단일 버퍼형과 이중 버퍼형으로써 작동 가능한 시간 다중 스위치 | |
| JPH06333381A (ja) | ディジタル信号処理装置 | |
| JPH04324191A (ja) | 半導体記憶装置 | |
| JPH0548556A (ja) | データ挿入回路 | |
| JPS59140793A (ja) | 時分割スイツチ回路 | |
| JPH08147207A (ja) | メモリ回路 | |
| JPH0636587A (ja) | 信号遅延メモリ回路 | |
| KR900002629A (ko) | 줌기능을 위한 어드레스 발생회로 | |
| JPH04326816A (ja) | 時分割計数回路 | |
| JPH0678017A (ja) | フレーム変換回路 | |
| JPH09134276A (ja) | ストリームバッファ回路 | |
| JPH07105080A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |