DE3007155A1 - Speichervorrichtung - Google Patents
SpeichervorrichtungInfo
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- DE3007155A1 DE3007155A1 DE19803007155 DE3007155A DE3007155A1 DE 3007155 A1 DE3007155 A1 DE 3007155A1 DE 19803007155 DE19803007155 DE 19803007155 DE 3007155 A DE3007155 A DE 3007155A DE 3007155 A1 DE3007155 A1 DE 3007155A1
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Description
Pie Erfindung betrifft eine Speichervorrichtung und insbesondere
eine stctische Speichervorrichtung rait Isolierschicht-Peldeffekttr-vnsistoren
(IGT1^T) .
"•ei einer statischen Speichervorrichtung wird der Schreib-
I- Vorgang in und der Lesevorgcng aus den Speicherzellen der- Speichervorrichtung
durch ein Paar von Eit- oder Datenleitungen pro
Sp.-ilteneinheit durchgeführt, wie es dem Fachmann bekannt ist. Das
?.'ir>r von Eit- oder Dntenleitungen ist über Lastelemente, wie
beispielsweise Widerstünde, mit einer Konstantspannungsquelle
10 verbunden. Bei dieser Art von Speichervorrichtung tritt der Fall
auf, daß beim Anlegen von logischen Daten, beispielsweise einer logischen "C", an das Bitleitungspaar die Daten in eine mit dem
Eitleitungspaar verbundene Speicherzelle eingeschrieben und danach
eine in einer anderen Speicherzelle, die auch mit dem gleichen 15 Bitleitungspaar verbunden ist, gespeicherte Information ausgelesen
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BAD
wird. In einem solchen Fall ist es nech der Schreiboperöition
und vor der Leseoperation erforderlich, eine Fegeldifferenz zwischen den Bitleitungspaar zu beseitigen, die sich durch die
Schreiboperation ergeben hat. Ist dies nicht der F&ll, so kann
es im schlimmsten Fall passieren, daß die auf den Eit-Leitungen verbliebene Pegeldifferenz irrtümlicherweise in die .Speicherzelle
eingeschrieben wird, die fvr die Leseoperation ausgewählt wurde.
Dies führt zu einer Instabilität bei der Speicheroperation. Die irrtümliche Operation ist insbesondere dann problematisch, wenn
1C das Lesedatum ein inverses Datum, beispielsweise eine logische
"1" ist. Die nach der Schreiboperation durchzuführende Leseoperation k?nn daher erst dann durchgeführt werden, nachdem das
Bitleitungspaar im Pegel ausgeglichen wurde, .;uch wenn das
Bitleitungspaar, das einen Schreibpegel mit einem logischen Datum 5 aufweist, auf einen Lesepegel mit einem anderen logischen Datum
antwortet, so ergibt sich erfahrungsgemäß eine große Pegeländerung, die zu einer Verlängerung der Zugriffszeit führt. Das Problem
kann unter Verwendung von Lastelementen mit einem großen Leitwert für das Bitleitungspaar gelöst x^erden, um die zum Ausgleich
des Bitleitungspaares erforderliche Zeit zu verkürzen. Diese Lösung führt jedoch zu einer Vergrößerung der Ausmaße der
Transistoren der Flip-Flop-Schaltungen und deren periphere
Schaltungen, um die Ansteuerungsföhigkeit der Transistoren zu
erhöhen. Damit ist es sehr schwer eine Speichervorrichtung hoher Dichte zu erhalten. Zudem steigt der durch die Bit-Leitungen
fließende Strom an, so daß der Stromverbrauch erhöht wird.
Demgegenüber besteht die Aufgabe der Erfindung darin, eine
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verbesserte Speichervorrichtung zu schaffen, die eine verbesserte
Zugriffszeit und einen geringeren Stromverbrauch aufweist.
Die erfindungsgem"ße Speichervorrichtung ist dadurch gekennzeichnet,
daß für die Bit-Leitungen veränderbare oder steuerbare Lastelemente verwendet x^erden, deren 'Jiderstandswert derart
veränderbar ist, daß er während einer Übergangsperiode vom
Schreib- zum Lesezyklus einen kleinen ~.»~ert annimmt und itti Schreibund
Lesezvklus groß ist..
Die veränderbaren oder steuerbaren Lastelemente können aus
1C ersten und zweiten IGFETs bestehen, deren Drainelektroden gemeinsam
mit einer Spannungsquelle und deren Sourceelektroden gemeinsam
mit der Bit-Leitung verbunden sind, wobei an die Gateelektrode des ersten IGPETs ein festes Potential angelegt und der Gateelektrode
des zweiten IGFETs ein Steuersignal zugeführt wird.
5 Eine Ausführungsfοrm der erfindungsgeraäßen Speichervorrichtung
weist eine statische Speicherzellenanordnung und ein Bitleitungspaar auf, das von zwei parallel geschalteten IGFETs abgeschlossen
wird, wobei das Gatepotential des ersten IGFETs auf einer festen
Spannung gehalten wird und die Gateelektrode des zweiten IGFETs von einem Signal gesteuert bzw. beaufschlagt wird, das von einem
Schreibbefehlssignal erzeugt wird.
Eine weitere Ausführungsform der erfindungsgemäßen Speichervorrichtung
weist eine Vielzahl von Speicherzellen, eine Vielzahl von Datenleitungen, über die die logische Information von und zu
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BAD ORIGiNAL
den Speicherzellen "übertragen werden, eine Vielzahl von veränderbaren
I.fistelementen, die zwischen den l<atenleitungen und
einem vorbestimmten Potential geschaltet sine, sowie eine
Steuervorrichtung auf, die i.'i Betrieb den Leitwert der ver'r!nderbaren
Lastelemente während einer "bergangsp&x'iode vom öchreibsura
Lesezyklus größer ίΐϊ-cht als in Schreib- und im Lesezyklus.
Krfindungsgera"ß wird auch eine Speichervorrichtung vorgeschlagen
mit einer Vielzahl von .-..dressleitungen, Lutenleitungen,
Speicherzellen, zwischen den D ;tenleitungen und einem vorbe-
1C stimmten Potential angeordneten veränderbaren L-.. st element en,
einer einrichtung zur Zuführung eines Steuersignals mit einem
die Schreiboperation kennzeichnenden ersten Pegel und einem die Leseoperation kennzeichnenden zweiten Pegel, einer jjetektoreinriciitung
zum Feststellen einer I''η de rung des Steuersignals vom 5 ersten zum zweiten Pegel sowie einer Steuereinrichtung, die in
Abhängigkeit vom Ausg^ngssigmil der Detektoreinrichtung bzw. von
der Feststellung einer änderung des Steuersignals wehrend des
Betriebs den Leitwert der Lastelemente erhöht.
Demnach sieht die Erfindung eine Speichervorrichtung vor,
die mit hoher Geschwindigkeit und bei niedrigem Stromverbrauch
arbeitet. Die Speichervorrichtung weist eine Vielzahl von Speicherzellen,
Eit-Leitungen, zwischen den Eit-Leitungen und einem vorbestimmten Potential angeordneten ver«nderbfiren Lastelementen
sowie eine Steuereinrichtung cuf, die den Leitwert der Lastelemente
2^ während einer Übergangsperiode vom Schreib- zum Lesezyklus größer
BAD
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macht als im Schreib- und Lesezyklus.
'.usführungsformen der Erfindung werden anhand der Zeichnungen
n-^her beschrieben. 13s zeigen:
?ig. 1 ein Schaltbild des wesentlichen Teils der herkömmlichen K Speichervorrichtung;
Fig. 2 eine Reihe von Zeitdiagrftmmen zur Darstellung der
Betriebsweise der in Fig. 1 dargestellten Speichervorrichtung;
Fig. 3 ein Elockschaltbild einer ersten .i.usführungsform der
erfindungsgemjißen Speichervorrichtung;
Fig. J|. ein Schaltbild einer in der Speichervorrichtung nach
Fig. 3 verwendeten Speicherzelle;
Fig. 5 ein Blockschaltbild der Steuerschaltung nach Fig. 3 j
Fig. 6 ein Schaltbild der Ansprechschaltung der in Fig.
dargestellten Speichervorrichtung;
Pig· 7 ein Blockschaltbild der Schreibschaltung der in Fig.
dargestellten Speichervorrichtung;
Fig. 8 ein Schaltbild einer Ausgangsschaltung der in Fig. dargestellten Speichervorrichtung;
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BAD ORiGINAL
■Μ-
Fig. 9 eine Heihe von Eurvenfomen zur r,rlHuterung der
Betriebsweise der Steuerschaltung;
Fig. 1C eine Reihe von roirvenforrnen zur Erläuterung der
Betriebsweise der Speichervorrichtung nach Fig. 3 und
Fig· H ein Schaltbild einer weiteren ^usführungsform der
erfindurigsgeiru'ßen Speichervorrichtung.
Fig. 1 zeigt eine i-usführungsform eines herkömmlichen
statischen Speichers. In der nachfolgenden ErfindungsbeSchreibung
stellen die verwendeten IGFETs eine Kombination von P-Kanal- und
1C IT-Kanal-III S FET s dar, die als Komplement ^r-FETs oder G-HOS-Struktur
bekannt ist. Die bekannte Halbleiterspeichervorrichtung weist eine statische Speicherzellenar.ordnung mit Speicherzellen 11, 12, 21
und 22, Adress-Signalleitungen X1, X2, ΊΛ und 12, Bit- oder Datenleitungen
D^i/-,» ^-ii» --5Pf "1^ ^i sowie i'bertragungs- oder Ankoppel-KISFETs
ο.,«, Qo1, Q,o und Q, ^ s.uf. Die Bit-Leitungen werden durch
P-Kanal HISFETs Q1Q, O11, Q20 und Q21 als Lastelemente abgeschlossen,
wobei deren Gateelektroden mit Erdpotential (GKD) verbunden sind.
Wenn die Bit-Leitungen derartig abgeschlossen sind, so ist
für die Bit-Leitung eine relativ lange Zeit erforderlich, um sie
vom Schreibmodus zum Lesemodus zurückzustellen. Dies führt bei
einer Verlängerung der Zugriffszeit der Speichervorrichtung zu einem verzögerten Zugriff. Der Grund dafür wird nun anhand von
Fig. 2 näher beschrieben. Es wird angenommen, daß bei einem hohen
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Pegel der Datenbusleitung D und der Bit-Leitungen D1n oder D„~,
die Daten in den Speicherzellen den logischen Zustand "G" haben, während bei einem hohen Pegel der Datenbusleitung D^ und der Bit-Leitungen
Ό,,, oder D„. die Speicherzellen den logischen Pegel
"1" haben. 1Us wird weiter angenommen, daß zum Zeitpunkt t = T
ein Schreibfreigabesignal "MH als externer Schreibbefehl von einem
Schreibmodus ("O") zu einem Lesemodus ("1") umgeschaltet wird und
dcß vor dem Zeitpunkt t = T "O" in der Speicherzelle 11 eingeschrieben
ist. In diesem Fall befindet sich die Bit-Leitung D.,,
1C auf niedrigem Pegel. l-7enn sofort nach dem Einschreiben einer "0"
in die Speicherzelle 11 (nach t = T) eine "1" aus der Speicherzelle
21 ausgelesen wird, so wird die Kurvenform (D^0, ^11) eines
durch eine durchgezogene Linie dargestellten Ausgangssignals um
t Sekunden gegenüber der Kurvenform eines durch eine gestrichelte Linie dargestellten Signals einer "θ" auf der Bit-Leitung
D1^, von dem angenommen wird, daß es aus der Zelle 11 ausgelesen
wird, da der niedrige Pegel der Bit-Leitung D.. aufgrund des Einschreibens einer durch die durchgezogene Linie dargestellten
"O1' viel niedriger ist als der aufgrund des Auslesens einer durch
die gestrichelte Linie dargestellten "θ". Wenn ein Lesezyklus
einem Schreibzyklus folgt, so ist die Zugriffszeit langer als
wenn der Schreibzyklus oder der Lesezyklus dem Lesezyklus folgt. Dieser langsame Zugriff bestimmt im wesentlichen die gesamte
Zugriffszeit der Speichervorrichtung. Um diesen Eachteil zu vermeiden,
bis die Pegel der Adress-Signale bestimmt werden, muß der niedrige Pegel der Bit-Leitung vor dem Zeitpunkt t = T (D,.:
durchgezogene Linie in Pig. 2) mindestens auf den niedrigen Pegel (D.^: gestrichelte Linie in Pig. 2) im Lesezyklus gebracht bzw.
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zurückgestellt werden, :1s ist daher erforderlich, die I egelrnckstellung
bzw. -wiederherstellung d-ιdurch zu beschleunigen, dar5 die
Größe der als Lastelemente dienenden i-Hol^Ts '-.^;>
-L11 > Qp1-- und
Γ^Λ erhöht wird, wodurch ihre Impedanz vermindert wird. Wenn die
Impedanz -ruf diese '.'eise vermindert wird, so ist es erforderlich,
die --.nsteuerfrhigkeit der mit den Datenbusleitungen D- Lind D1
verbundenen Dp.tenschreib-Treiberschaltung (nicht dargestellt)
entsprechend den lusinaß der Erhöhung der Lm st elemente zu erhöhen
und die Impedanz der IIIΠFETs r\-, (\λ>
'-ι ■ un^ ''--I1 zu vermindern,
um die Schreiboperation zu realisieren, i.urz gesagt hat die Vergrößerung
der Lr.st-FJTs eine Vergrößerung der ühipfl"che zur
Folge, vias bei einer integrierten Schaltung unerwünscht ist.
Eine ,:iusführ-ungsform der erfindungsger,i"ßen Speichervorrichtung
wird nun anhand der Figuren 3 bis 10 n"her beschrieben.
-rie "us ^ig. 3 zu ersehen ist werden einem Adress-Inverter
10 '\dress-Eingangssignale mit η Bits zugeführt, ura bezüglich der
Adress-Eingangssign-ile wahreund komplementäre .'.dress-Signale Λ,,
A..; A.p, A„; ...; A , λ zu erzeugen. Diese ^dress-Signale werden
teilweise einem X-Decoder 11 zugeführt. Der X-Decoder 11, der beispielsweise die Form eines KOIi-Glieds aufweist, w"hlt entsprechend
der angelegten Adress-3ignale eine der I/ortleitungen
X1 - Χη aus. Die übrigen .'idress-Signale werden einem f-Adress-Decoder
12 zur Auswahl einer der Y Auswahlleitungen Y1 - Y.
zugeführt, um an die ausgewählte Leitung einen ausgewählten Pegel anzulegen. Die Bit-Leitungen D1 und D1 sind mit den Speicherzellen
G11 - O1-. verbunden. Die Bit-Leitung D^ ist über P-Ennal-
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BAD
Transistoren η_,. und C.-,ρ mit einer Spannungs quelle Vc c verbunden.
In ähnlicher Vieise ist die Bit-Leitung D. über P -K anal -Trans ist or en
Q„ und O . mit der Spannungs quelle Vcc verbunden. Die Bitleitungen
D1 und T) sind jeweils über K-Kanal-Übertragungs- oder
S -\nkoppel-Transistoren O0 q und Qj „, deren Gateelektroden mit der
VT-Auswahlleitung VT,, verbunden sind, mit Schreib-Busleitungen VJE
und VTB verbunden, die mit einer Schreibschaltung M\. gekoppelt
sind. Der Ansprech- oder Leseverstärker S^, der die Eingangssignale von den Bit-Leitungen D. und D. empfängt, wird entsprechend
dem Signalpegel der I-Auswahlleitung I^ freigegeben bzw. betätigt,
um die Eingangs Signa Ie auf den Bit-Leitungen D,. und D. zu verstärken.
Das vom Verstärker S. verstärkte Signal wird an die
Lese-P-usleitungen RB und IB übertragen, die mit einer Ausgangsschaltung
15> verbunden sind. Bei einem niedrigen Pegel eines
Schreib-Befehlsignnls UE xjird der Speicher so gesteuert, daß eine
Schreiboper··!tion durchgeführt x-fird, während bei einem hohen Pegel
des Signals VE eine Leseoperation durchgeführt wird. Sine Steuerschaltung
13 erzeugt bei Imp fang des Schreib-Befehlsignals VJE
• ein Schreib-Freigabesignal 'JlH mit niedrigeui Pegel. Das Schreibrreigsbesignal
'..'TSI xtfird einer Schreib schaltung 1 ί). zugeführt. Die
Steuerschaltung 13 erzeugt außerdem ein Lese-Freigabesignal RS, das der Ausgangsschaltung 15 zugeführt wird.
Das Lese-J'reigabesignal RE ist ein Signal mit aktivem hohen
Pegel, um die Ausgangsschaltung oder Leseschaltung 15 zu betätigen,
wenn sich das Signal RE auf hohem Pegel befindet. Ein jüin-/Ausgangsanschluß
I/C ist mit der Schreibschaltung 1[|_ und der ausgangsschaltung
15 verbunden. Die Transistoren Q^p und Q-._ sind an ihren
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It
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Gateelektroden geerdet und immer leitend. Sin Schreibendesignal
WR wird den Gateelektroden der Transistoren C* und C-Uj zugeführt.
Das Sehreibende Signal \TR iiieist einen niedrigen Pegel auf, um die
Transistoren CU,. und C, leitend zu machen, wenn eine /'nderung
vom Schreib zustand zum Lesezustand- auftritt. So wird, insbesondere
das Schreibendesignal sofort auf niedrigen Pegel gebracht, nachdem das Signal UE sich vom niedrigen zum hohen Pegel geändert hat.
Die den Lsistelementen der herkömmlichen Speicher entsprechenden
Transistoren CUp und Q-- können einen kleineren Leitwert
aufweisen als die herkömmlichen Lastelemente. Bei den Transistoren Q-o und 0-- ist es ausreichend, wenn diese den Lackstrom der
Bit-Leitung auf der hohen Pegelseite unter stationärer Bedingung kompensieren können. Die Transistoren Q,, und CUj , die einen
höheren Strom als die Transistoren CUp und Q-- leiten können,
E> können den Pegelausgleich der Signale auf den Bit-Leitungen D.
D1 schnell dadurch ausgleichen, daß sie im fbergangszustand von
der Schreib- zur Leseoperation leiten.
Der Aufbau einer in der Speichervorrichtung nach Fig. 3 verwendeten Speicherzelle ist in Fig. Ij. dargestellt. Danach ist
die Speicherzelle vom G-HOS-Typ. Ein Inverter mit einem P-Kanal-Transistor
C. 7 und einem K-Kanal-Transistor Q, ^ und ein weiterer
Inverter mit einem P-Kanal-Transistor Q, ο und einem U-Kanal-Transistor
Qi/ sind an ihren Ein- und Ausgängen kreuzweise miteinander
verbunden. Zwischen den Drainelektroden der Transistoren Q.) £ und Qi'/ und den Bit-Leitungen D und D sind K-Kanal-Öbertragungs-
oder Ankopplungs-Transistoren Q, -. und Q, , angeordnet, deren Gate-
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- 15 BAD
elektroden mit einer ,.'ortleitung X, verbunden sind.
Anhand von Fig. 5 wird die G teuer schaltung 13 beschrieben.
ΤΚε Schreibbefehlssignal V.I1 wird einer Reihenschaltung aus den
Invertern ?i bis ?ii zugeführt. Ein Inverter 22 in der zweiten
i'tufe erzeugt ein ochreibfreigabesignal YEI . Das Ausgangs signal
ICO- des Inverters 21 wird dem einen Eingang eines ΕϋΠ-Glieds
sowie einem Inverter 27 zugeführt, um von diesem ein Lese-Freigabesignr-l
HE abzunehmen. Das Ausgangs signal 10Gb des Inverters 2l\.
wird den anderen Eingang des K CR-Ol ie ds 2$ zugeführt. Das .vus-
1C gangssignnl 100c des UCR-Glieds ?5 wird über einen Inverter 26
"Is Schreibendesignal *.;R den Gateelektroden der Transistoren C^,
Cj , Γ- ^, und τ.^p zugeführt.
Die Eetriebsxireise der Steuerschaltung 13 wird anhand von
Fig. 9 n?-:her beschrieben, uenn sich das Schreibbefehls signal JE
vom niedrigen Tegel zum hohen Pegel rindert, um eine der Schreiboperation
folgende Leseoperation zu bewirken, so ändert sich das Ausgangssignal 1COa des Inverters 21 vom hohen Pegel zum niedrigen
Pegel, und zwar nach einer Verzögerungszeit T^ im Inverter 21.
Kach einer Verzögerung Tp in den Invertern 22 bis 2lj_ ändert sich
das ' usgangssignal des Inverters 2[j. vom niedrigen Pegel zum hohen
Fegel. Tp'hrend der Zeitdauer Tp, während der die Ausgangs signale
100a und 100b sich beide auf niedrigem Pegel befinden, befindet sich das Ausgangs signal 100c des NOR-G-Ii eds 2$ auf hohem Pegel.
Das Ausgangssignal 100c wird dann durch den Inverter 26 invertiert,
um als Schreib ende signal \TR mit einem niedrigen Pegel während der
Zeitdauer Tp zu dienen. Die aktive Zeitdauer des Signals WR
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• AT-
entspricht der ."Jurame der- Verzögerungen der Inverter PP bis P.!+
und. ist etw; gleich 1 5 - 3- nseo. ..uf diese "eise wird das
Schreibendesignfil '.T: sofort nach dem Linde der ochreiboperation
erzeugt. Irfincungsge;.1" ~' wirf1 die Zeitdauer r.'-„ vorzugsweise im
wesentlichen gleich finer Zeitixmst-.nte gewählt, die durch die
V-iclerstsndswerte der Transistoren ' ->A, \]:, ■' -,^ und CoQ unc die
rar>pzit"tswertfc Jer Hit-Leitunken L\, '.. , ...; 0. und ".^4. bestim-.it
wird. nei der d-.r-r.estellten '.jch ltunr_ kennen die Inverter ?1 bis
?n und drs !''CR-miirv; ?S eine 'J-..<".:.-:;truktur :-.ufi-;eisen.
πίκ· £ zeigt die "ch-vltungsstruirtur .'er -nsi)rechsch- ltungen
Z. bis Z, . Jede ,nsprechschriltun^ '.;eist einen ,differenzverstärker
!>uf. In äer dargestellten .Visf'hrun^sfcKi sind jev;eils l-i;:n;:l
L"sttrr?.nsistoren "'",_o und "^. den ■;ifferens-::",in£:.rigstr-iaisistoren
^€λ bis r C) in jeder inorcinimg jjeneins: .11 und die Lese-Eusleitungen
Λ-. r'P und IF sine jeweils siit den geneins-o.ien Verbindungspunkten verbunden,
rie ")iffe^enseing^r.ooty.^aistoren \r^ und '.,-^ vcvdzr. nur
d-"-nn betätigt bzw. freigegeber1, v;~nn ^eν 'Zn-"'':^. rr-'-ltronsistor \r.-durch
einen hohen Pegel ·. uf cei- > -usw.hlleitung T1 leiten-]
gen-iO-'.t i-'ird. Zu dieser.i reitpunict t..str-η diese Transistoren die
2' r.ignr Inegel der Hit-Leitungen ].-. und J. -".b und "bertr-.gen dio
abgetasteten 3ign:-lpegel -iuf die Lese-::)U£leitunben V"p und IT'.
T?ig. 7 zeigt die .'Jch^.ltun^sstr iktur der L.chreibsch-l bung
^ij.. Die der.i 7Un-Z-USg-TIgSInSChIUr5 I/G sugef"hrten Lchreitd-jten
vjerden 'iber Inverter 31 und j? ver-sfrkt und d.nr. eirie.,1 -C'I-Cilied
°5 3? sowie "ber einen Inverter 35 eineu I.G.'l-O-lied 36 zugeT'-hrt,
denen jevjeils luch d;.s 3chreibfreigabesign^l ,,'ill zugeführt v.rird.
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' BAD
>?s Ausgangssignal des ITGR-Glieds 33 wird über einen Inverter
3'i verstärkt und als erstes Schreibet turn einer Schreib-Eusleitung
'.T zugeführt. ">-s --usgangssignal des Inverters 3? wird durch einen
Inverter- 3Γ iri Pegel invertiert, einem ilCIi-frlied 36 zugeführt,
rq.,o rl·-s ^chreibfreig-'.besign-'·! Τ.ΠΪΊ empfangt, und über einen
Invert?:· 37 -'-Is zvreites Jchreibdutum an eine Busleitung „Έ abgegeben,
^s ist hier ;.nsuraerkeri, dvR d-*s Dr. turn ca 5in-/ \usgrmg I/C
nur O.nnn r:n die' ,ichreih-FuE-leitun^ '.."B und -.,"B v/eitergegeben wird,
xenn drs ;:ichreibfreig-:ibesignril '7I]I einen niedrigen Tegel besitzt.
1C Vuf diese '.."eise werden w^hr-e und Lompleraent-^re ochreibdaten ausgegeben.
Fig. 8 zeigt d>iS .lchultbild der ausgangsschaltung 15·
P-I ?,η·°·1-Transistoren :,<7 und C^g sowie IT-Kf;rial Transistoren ί~.^α
und r\c„, deren G-ateelektroden mit den Lese-Busleitungen IiB und
15* Ti} verbunden sind, bilden eine erste Verstrrkerstufe, wenn ein
^r-insistor '.71 durch einen hohen Pegel des Leseireig'ibesignsls
r.T; leitend gemacht viird. Das Ausgangs signal des Differenzverpf-'rkers
der ersten Stufe wird einem Differenzverstärker der zxire it en otufe zugeführt. Der Differenzverstärker der zweiten
Γ0 Stufe weist P-Kanal Transistoren C:, bis C/-, , II-Kanal Transistoren
''Vt- und Γ// für den Differenzeingang und einen H-Kanal Transistor
c\rjO auf. Der Differenzverstärker der zweiten Stufe wird
betätigt, itfenn der Transistor 0.7p in Abhängigkeit von einem hohen
Pegel des Lesefreigabesignals RE leitend gemacht wird. G-leich-
?% zeitig werden die Transistoren Q^1 und O, leitend, um einen
großen Laststrom zu liefern. Das Ausgangssignal des Differenzverstärker
der zweiten Stufe xirird dem Ein-/Ausgangsanschluß
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BAD ORiGfNAL
I/O über eine ΰ-MOS-Gegentakt ausgangs schaltung zugeführt, die
aus den Transistoren r>7 bis Q7-, besteht. Die ausgangsschaltung
15· ist nur dann in Betrieb, wenn das Signal IiE sich auf hohem
Pegel befindet, um Lesedaten dem aJin-/AUSgings.r :.nschluß I/O zuzuführen.
Befindet sich das Signal IiE auf dem anderen, d^s heii?.t
dem niedrigen Pegel, so machen die Transistoren 0,o und r.f~ cüe
Transistoren ^/q bzitf. Cv7 nicht leitend, so df-..!? der ^iin-/.:usgangsanschluß
I/o von der -.usgangs schaltung 15 getrennt ist.
Die Betriebsweise der erfindungsgem"Ben opeiehervorrichtung
wird nun anhand von Fig. 10 beschrieben. Der niedrige I egel des
Signals VJE wird bis zum Zeitpunkt t = T beibehalten und die
Speicherzelle C.. wird durch den hohen Pegel auf der Wortleitung
X1 und den hohen Pegel auf der Z-Auswahlleitung J1 gewählt. Unter
dieser Bedingung wird eine "ü" in die Speicherzelle 0.. einge-
13> schrieben und die Bit-Leitung D. wird zu diesem Zeitpunkt auf
hohem Pegel gehalten, während die Bit-Leitung ό7 auf tiefem
niedrigen Pegel gehalten wird. Zum Zeitpunkt T wird das Signal VJE vom niedrigen zum hohen Pegel verschoben, so daß der Betriebsmodus
der Speichervorrichtung in den Lesemodus geändert wird.
Im Lesemodus ändert sich die Wortleitung Z1 auf hohen Pegel und
die eine "1" speichernde Speicherzelle C.., soll ausgewählt werden.
Zu diesem Zeitpunkt, unmittelbar nach Beendigung des Schreibmodus, kommt das Signal I.'R auf niedrigen Pegel, um die Lasttransistoren
Q_., QoL, Q-3ς und C_Q einzuschalten, so daß die Bit-Leitung DT,
die auf dem tiefen niedrigen Pegel (durch eine durchgezogene Linie dargestellt) gehalten wurde, steil auf den hohen Pegel ansteigt,
wodurch die Bit-Leitungen D1 und D1 sofort auf einen ausgeglichenen
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- 19 -
BAD ORIGINAL
• So-
Pegel gebracht werden. D-üciit befindet sich die Speichervorrichtung
im Lesemodus und die Eit-Leitung D. nimmt dünn niedrigen Pegel
•"-r., der höher ist als der oben erwrhnte tiefe niedrige Pegel, wie
es durch eine gestrichelte Linie dargestellt ist, entsprechend der "1" in der Speicherzelle O1-.. In diesem Zusammenhang wird
der niedrige Fegel der Bit-Leitung im Lesemodus auf den Erdpegel
gezogen, und zwar lediglich durch den Transistor der Speicherzelle,
dessen Impedanz höher ist als die der Schreibschaltung und damit
höher als im Schreibmodus. Dies hat zur Folge, daß die Pegel-
1C xnderung der Bit-Leitung vom Einschreiben einer "0" zum Auslesen
einer "1" viel größer ist als die PegelHnderung beim Auslesen
einer "C" (durch die gestrichelte Linie von D1 in Pig. 10 dargestellt)
zum Einlesen einer "1". Dies war der Grund, warum die Zugriffszeit zur Speicherzelle verzögert wird.
5 Andererseits wird bei der Erfindung der Signalpegel der
Bit-Leitung, insbesondere der Bit-Leitung mit niedrigem Pegel, am Ende des Schreibmodus schnell angehoben, um sofort einen ausgeglichenen
Zustand zu erhalten. Auf diese Weise wird die Speichervorrichtung sofort in einen lesebereiten Zustand gebracht.
PC Dnmit ermöglicht die Erfindung einen Zugriff zur Speichervorrichtung
mit hoher Geschwindigkeit. Zusätzlich wird-bei der erfindungsgemäßen Speichervorrichtung der Strom der Lasttransistoren
(QooJ ^V "'7A unc^ ^7)' ^e immer leitend sind, klein
gehalten, wodurch sich eine große Einsparung beim Stromver- ?S brpoich ergibt.
Bei der obigen Ausführungsform können die P-Kanal HISFETs
Q30036/0824
^-J1 bis ^p n«ch ""1Ig. ?. durch ίί-.,.■;\m-':l '"iJPiTs ersetzt werden,
wie es in ?ig. 11 dargestellt ist. 7Ln diesev.i 7--11 hr.t das Qate-3ign\l
des !'T-FSn-I i:ir.nv,Ts ",Ul,.. eine sun Schreibendesignnl n~ch
Fig. 3 entgegengesetzte ?hi'se. Dieses 3ign-rl mit entgegengesetzter
Fh-" se viird mit 'rTl gel..ennzeichr:et.
Die Erfindung ':■■:.■ nn unter Verxrencung von ΐ:-;,αη- 1 iil^ÄTs
des Anreicherungs- -"Is -.-,uch des Ver-mungstyps realisiert
werden.
'Jie aus deu obigen ersichtlich ist, wird durch die Erfindung
eine wirkungsvolle, st .,tische Il-J.bleiterspeichervorrichtimg geschaffen.
'"'nderungen und .usgest'iltungen der beschriebenen ..usführungsfomen
Bind f->"r den ?·■ chia-~nn ohne weiteres möglich und fallen in
den T-lf>hr.ien der Erfindung.
0 30036/082A
- 21 -
BAD~ÖRKäiNA1-
Claims (2)
- Or) Speichervorrichtung mit einer Vielzahl von "..Ortleitungen, Bit-Leitungen, Speicherzellen und Liisteleiüenten, die jeweils zwischen den Bit-Leitungen und einem vorbestimmten Potential angeordnet sind, dadurch gekennzeichnet, daß die Lastelemente einen veränderbaren oder steuerbaren Leitwert besitzen und dai? die Speichervorrichtung eine Einrichtung zur Zurührung eines Steuersignals mit einem die Schreiboperation kennzeichnenden ersten Pegel und einem die Leseoperation kennzeichnenden zweiten Pegel, eine Detektoreinrichtung zum Peststellen einer änderung des Steuersignals vom 1 . zum 2. Pegel sowie eine Steuereinrichtung aufweist, die in ,ibhängigkeit von der Feststellung einer /nderung des Steuersignals den Leitxvert des La stelements erhöht.
- 2. Speichervorrichtung nach Anspruch 1, dadurch g e k e η η0 300 36/0 82 4BAD ORIGINALzeichnet, daß sie eine auf den ersten Pegel des
Steuersignals ansprechende Schreibeinrichtung aufweist, die einer ausgewählten Bit-Leitung eine einzuschreibende logische Information zuführt.3. Speichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sie eine auf den zweiten Pegel des Steuersignals ansprechende Leseeinrichtung aufweist, die eine auf einer ausgewählten Bit-Leitung ausgelesene Information abfragt.If.. Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,' daß die Detektoreinrichtung eine Verzögerungsschaltung zur Verzögerung des
Steuersignals aufweist.5· Speichervorrichtung nach einem der Ansprüche 1 bis i\.t dadurch gekennzeichnet , daß die Lastelemente einen ersten Feldeffekttransistor, der normalerweise leitend gemacht ist, und einen zweiten Feldeffekttransistor aufweist, der durch das Ausgangssignal der Steuereinrichtung gesteuert wird.6. Speichervorrichtung nach Anspruch 5, dadurch g ekennzeichnet, daß der Leitwert des zweiten Feldeffekttransistors größer ist als der des ersten Feldeffekttransistors.030036/0824
8AD ORIGINAL7. Speichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Speicherzelle eine Flip-Flop-Schaltung ist.8. Statische Speichervorrichtung, bei der eine in eine ausgewählte Speicherzelle vom statischen Typ einzuschreibende logische Information und eine von der ausgewählten Speicherzelle ausgelesene logische Information über eine Bit-Leitung übertragen werden, mit Lastelementen zwischen den Bit-Leitungen und einem vorbestimmten Potential, dadurch gekennzeichnet, daß sie eine Steuereinrichtung aufweist, die den spezifischen Widerstand der Lastelemente in einer Übergangszeit vom Schreibzyklus zum Lesezyklus kleiner macht als im Schreib- und Lesezyklus .9. Speichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß sie eine Detektoreinrichtung zum Feststellen des Übergangszyklus aufweist.10. Speichervorrichtung nach einem der Ansprüche 8 oder 9, dadurch gekennzeichnet, daß die Speicherzelle eine Flip-Flop-Schaltung ist.11. Speichervorrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, daß sie eine Einrichtung zum Zuführen eines Steuersignals zum Auswählen des Schreiboder Lesezyklus aufweist.030036/0824BAD O1P. Speicher vor richtung n^.ch einen der :nspr';che R bis 11, dadurch gekennzeichnet, dn^ die Oetektoreinrichtung eir 7erz;'gerungselement zum Verzögein des Steuersignals und eine Torschaltung --vafweist, der d-.-.ε Steuersignal und d^s verzögerte ".teuersignal zugeführt werden.13· speichervorrichtung nach einei.i der ."msprüche 8 bis 12, dadurch gekennzeichnet, daß die Lastelemente einen leitf"higgemachten ersten Feldeffekttransistor und einen durch das Steuersignal gesteuerten zweiten Feldeffekttransistor1)+. Speichervorrichtung mit einer Vielzahl von Adressenleitungen, Datenleitungen, statischen Speicherzellen, Adressanschlüssen, denen eine Vielzahl von Adressignalen zugeführt xierden, einem Steueranschluß, dem ein Steuersignal mit einem ersten Pegel und einem zweiten Pegel zugeführt wird, einer Betriebsartwahlschaltung, die in Abhängigkeit vom ersten Pegel des Steuersignals ein Schreibfreigabesignal und in Abhängigkeit vom zweiten Pegel des Steuersignals ein Lesefreigabesignal erzeugt, einer Schreibeinrichtung, die in Abhängigkeit vom Schreibfreigabesignal eine einzuschreibende logische Information der ausgewählten Bit-Leitung zuführt, mit einer Vielzahl von zwischen den Bit-Leitungen und einem vorbestimmten Potential angeordneten Widerstandselementen und einer Vielzahl von zwischen den Bit'-Leitungen und dem vorbestimmten Potential angeordneten Feldeffekttransistoren, dadurch gekennzeichnet, daß sie eine Steuerschaltung zum Erzeugen eines Schreibendesignals aufweist, wenn030036/0824- k - BAD ORIGINALd'i3 Steuersignal sich νο,.ι ersten zum zweiten Fegel "ndert, und den !"teelektroden der Feldeffekttransistoren das Schreibendesign?! zugeführt värd.1>. speichervorrichtung n'-ch Anspruch 1'}, dadurch g e kennzeichnet, da? die Steuerschaltung eine Inverterschaltung sura Invertieren des r;teuersigrv: Is, eine Verzögerungsschr.ltung, deren liim-'-Xig d-:s J. teuer signal oder das invertierte Steuersignal zugeführt T.-/ird, vxid ein I'or-Glied aufweist, den das Ausgr-.ngssignal der Verzögerungssch.-iltun^ und das invertierte 3teuersignnl oder- d^.s Cteuersignal zugef"hr-fc i^er-den.16. ,Speichervorrichtung nach .mspr-uch 1L, dadurch g ekennzeichnet, da? der "..'iderst/ nd des Feldeffekttransistors kleiner ist eis der des "..'iderstandselements.17· Speichervorrichtung nach einen der „nsprüche 1Lj. oder 15> dadurch gekennzeichnet, da-?- jede üpeicherzelle ein Paar von kreuzgekoppelten Transistoren und einen t'bertrugungs- oder .nkoppeltransistor aufweist, der zwischen einen der Kreuzkopplungspunkte und der zugehörigen Edt-Leitung angeordnet ist.030036/082ABAD ORIGINAL
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