DE3235672C2

DE3235672C2 - Aktiver Hochziehkreis

Info

Publication number: DE3235672C2
Application number: DE3235672A
Authority: DE
Inventors: Kazunori Yokohama Ohuchi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-01-14
Filing date: 1982-09-27
Publication date: 1984-05-17
Also published as: US4503343A; DE3235672A1; JPS58122692A

Abstract

Eine aktive Hochziehschaltung weist einen MOS-Kondensator (C0; C1) auf, der mit der einen Seite mit einer Eingangsklemme verbunden ist, die ein Hochziehsignal erhält, ferner einen ersten MOS-Transistor (TR11, TR12), dessen Strompfad mit der anderen Seite des MOS-Kondensators (C0; C1) und mit einer Signalleitung (B0, B1) verbunden ist, die während einer Vorladeperiode auf einen Speisespannungswert aufgeladen wird, und einen zweiten MOS-Transistor (TR8, TR10), dessen Strompfad zwischen eine Speisespannungsklemme (VC) und die Signalleitung (B0; B1) geschaltet ist, während sein Gate mit der Source-Elektrode des ersten MOS-Transistors (TR11; TR12) verbunden ist. Das Gate des ersten MOS-Transistors (TR11; TR12) erhält eine Steuerspannung zugeführt, die während der Vorladeperiode höher als die Summe der Speisespannung und einer Schwellspannung des ersten MOS-Transistors (TR11; TR12) ist und die nach Beendigung der Vorladeperiode im wesentlichen gleich der Speisespannung ist.

Description

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Die Erfindung betrifft einen aktiven Hochziehkreis. Die Fortschritte in der Technik integrierter Schaltungen sind in den letzten Jahren bemerkenswert. Es wurde z. B. ein LSI-Speicherschaltkreis großer Kapazität entwickelt, und speziell auf dem Gebiet dynamischer Speichervorrichtungen ist ein Speicher mit 64 k-Blt Kapazität in Massenproduktion hergestellt worden, und außerdem befindet sich ein Speicher von 256 k-Bit Kapazität in der Entwicklung. Die Entwicklung dieser Speicher mit großer Kapazität hängt weitgehend mit der Entwicklung verschiedener neuer Halbleiterelemente zusammen wie einer aus einem einzigen Transistor und einem einzigen Kondensator bestehenden Speicherzelle, einer Speicherzelle mit zweischichtigem polykristallinem Siliziumaulbau, einem dynamischen, verhaltnisfrelen Fühlervorstärker, der eine Fllp-Flop-Schaltung verwendet, oder dergleichen. Wenn beispielsweise ein Speicher für freien Zugriff (RAM) unter Einsatz eines dynamischen, verhältnisfreien Fühlerverstärkers gebaut wird, kann der Energieverbrauch dieses RAM klein gehalten werden, doch nimmt andererseits der Pegel für den logischen Wert »1«, der bei den ausgelesenen Daten festgestellt und verstärkt wird, in unerwünschtem Maße ab. Bei einem Speicher mit 4 k-Bit oder 16 k-Bit Kapazität, der von einer Spannungsquelle mit +12 V für die Verarbeitung von Daten mit einer ausreichend großen Logik-Amplitude versorgt wird, hatte eine Verminderung des Logikpegels der Daten »1« keine wesentliche Auswirkung auf die Arbeitsweise des Speichers. Dagegen kann bei einem 64-k-Bit-Speicher, der für die Datenverarbeitung durch Speisung mit einer Spannungsquelle von nur + 5 V eine kleine Logikamplitude zur Verfügung hat, eine Verminderung des Logikpegels bei den Daten »ΐ« die Funktionsweise des Speichers beeinträchtigt werden. Das heißt, wo die Daten »1« mit herabgesetztem Logikpegel in einer Speicherzelle gespeichert sind, ist es möglich, daß eine fehlerhafte Auslesung auftritt, wenn aus dieser Speicherzelle dann die Daten »1« ausgelesen werden. Um den Fehlbetrieb zu vermeiden, ist es erforderlich, den Logikpegel der Daten »1«, deren Amplitude vermindert ist, wieder auf den ursprünglichen »!«-Pegelwert anzuheben und nur die Spannung auf derjenigen Leitung des Bit-Leitungspaares des Fühlerverstärkers zu erhöhen, der ein »1«-Signal aufweist. Zu diesem Zweck wurde ein aktiver Hochziehkreis vorgesehen.

Fig. 1 zeigt einen Teil einer dynamischen RAM-Schaltung, bei welchem ein herkömmlicher aktiver Hochziehkreis verwendet wird. Diese Speicherschaltung besteht aus einem dynamischen, verhältnislosen Fühlerverstärker 2, der eine Flip-Flop-Schaltung hat, einem Paar von Bit-Leitungen ßO und Bl, die mit Ausgangsklemmen /VO und ΛΊ dieser Flip-Flop-Schaltung verbunden sind, einer Leerzelle DCO und einer Anzahl /V von Speicherzellen MC-Oi bis MC-ON, die mit der Bit-Leitung ßO verbunden sind, einer Leerzelle DCl und einer Anzahl von /V Speicherzellen /WC-Il bis /WC-IW- die mit der Bit-Leitung B\ verbunden sind, aktiven Vluchziehschaltungen 4 und 6, die jeweils mit den Bit-Lei'ungen ßO bzw. B\ verbunden sind, und MOS-Transitoren TRO und TRl, deren Leitungszustand durch die Ausgangssignale CSO und CSl von einem (nicht gezeigten) Zeilendecodierer gesteuert werden und deren Strompfade zwischen die Bit-Leitung ßO und eine I/0-Klemme DO bzw. zwischen die Bit-Leitung Bl und eine I/0-Klemme Dl geschaltet sind.

Der verhältnisiose Fühlerverstärker 2 besteht aus MOS-Transistoren TRl und TRl, deren Strompfade zwischen einer Speisungsklemme VC und einem Knotenpunkt /VO bzw. der Speisungsklemme VC und einem Knotenpunkt /Vl liegen, MOS-Transistoren TRA und TRS, deren Strompfade zwischen dem Knotenpunkt /VO und einer Treiberklemme VD bzw. zwischen dem Knotenpunkt /Vl und der Treiberklemme VD liegen, und einem MOS-Transistor TRd, dessen Strompfad zwischen den Knotenpunkten /VO und /Vl liegt. Die Gates der MOS-Transistoren TRl, 77? 3 und TR6 sind mit einer Vorladeklemme VP verbunden, während die Gates der MOS-Transistoren TRA und TRS an die Knotenpunkte /Vl und ΛΌ geführt sind.

Die aktive Hochziehschaltung 4 besteht aus einem MOS-Kondensator CO, der zwischen einem Hochziehanschluß VPL und einem Knotenpunkt Nl liegt, einem MOS-Transistor TRl, dessen Gate an die Speisungsklemme VC angeschlossen ist, während sein Strompfad zwischen dem Kontenpunkt /V2 und der Bit-Leitung BO liegt, und einem MOS-Transistor TRS, dessen Gate mit dem Knotenpunkt /V2 verbunden ist, während sein

Strompfad zwischen der Speisungsklemme VC und der Bit-Leitung SO liegt. Die aktive Hochziehschaltung 6 besteht aus einem MOS-Kondensator Cl, der zwischen der Hochziehklemme VPL und einem Knotenpunkt N3 liegt, einem MOS-Transistor 77? 9, dessen Gate an die > Speisungskiemme VC angeschlossen ist, während sein Strompfad zwischen dem Knotenpunkt N3 und der Bit-Leitung öl liegt, und einem MOS-Transistor 77? 10, dessen Gate an dem Knotenpunkt N3 .liegt, und dessen Strompfad zwischen der Speisungsklemme VC und der w Bit-Leitung BX liegt.

Die Leerzellen DCO und DCl und die Speicherzellen MC-Ol bis MC-ON und MC-Il bis MC-IN werden aus einem Kondensator, der mit einem Ende mit der Speisungsklemme VC verbunden ist, und einem MOS-Transistor gebildet, dessen Gate mit einer entsprechenden Wortleitung und dessen Strompfad zwischen das andere Ende des Kondensators und die Bit-Leitung SO oder BX geschaltet ist.

In Verbindung mit den Signalwellenformen Jer Fig. 2A bis 2F soll die Funktionsweise der Speicherschaltung der F i g. 1 nun beschrieben werden.

Während der Vorladeperiode wird eine Vorladespannung ΦΡ, die in Fig. 2A gezeigt ist und der Vorladeklemme VP zugeführt wird, auf einem hohen Wert gehalten, der gleich oder höher als ein Pegel (VCC+ VTH) ist (worin VCC die Speisespannung und VTH die Schwellenspannung des verwendeten MOS-Transistors ist), während das in Fig. 2B gezeigte Wortauswahlsignal auf /.-Pegel gehalten wird. In dieser Phase Jo sind die MOS-Transistoren TRl. TR3 und TR6 leitend, und die Bit-Leitungen BO und BX werden auf //-Pegel von VCC aufgeladen, wie in Fig. 2E gezeigt. In diesem Fall sind die Knotenpunkte N2 und /V3 über die MOS-Transistoren TRl und 77?9 auf einen Potential (VCC- VTH) vorgeladen, wie in Fig. 2F gezeigt, und werden auf diesem Potentialwert gehalten.

Nach AbIa:.( der Vorladedauer wird zunächst die Vorladespannung ΦΡ auf /.-Pegel abgesenkt, damit Bereitschaft für den Lesevorgang besteht. Danach werden Wortauswahlsignale, die den Wortleitungen zugeführt werden, an die entsprechend verbundene Speicherzelle /WC-Ol z. B. gegeben, so daß diese auf//-Pegel kommen, wie in Fig. 2B gezeigt. Anschließend wird ein der Treiberklemme VD zugeführtes Treibersignal 4>D auf /.-Pegel gesetzt, wie in Fig. 2C gezeigt. Es sei nun angenommen, daß die Speicherzelle /WC-Ol Daten »1« gespeichert hat, und die Potentiale auf den Bit-Leigungen BO und BX werden auf »1« bzw. »0« gesetzt. Wenn das Wortauswahlsignal tat' //-Pegel erhöht wird, bleibt das Potential der Bit-Leitung BO unverändert, wie mit ausgezogener Linie in Fig. 2E dargestellt, das Potential der Bit-Leitung BX jedoch erniedrigt sich etwas, wie gestrichelt In Fig. 2E dargestellt. Im Anschluß daran, wenn das Trelbersignal <t>D sich allmählich dem Wert 0 V nähert, nimmt der Leitungswiderstand des MOS-Transistors TRS im Vergleich zum MOS-Transistor TR4 einen kleinen Wert an mit der Folge, daß das Potential der Bit-Leitung BX mit einer Geschwindigkeit abnimmt, die höher Ist als die Geschwindigkeit, mit der das Potential der Bit-Leitung SO sinkt.Wenn In diesem Fall das Maß der Pegelabnahme des Potentials auf der Bit-Leitung BO kleiner als die Schwellspannung VTH ist, dann wird der MOS-Transistor TRl nicht leitend gehalten, während das Potential des Knotenpunktes Nl aaf einem Wert (VCC- VTH) bleibt, wie durch ausgezogene Linie in Fig. 2F gezeigt. Da andererseits das Potential der Bit-Leitung B\ mit hoher Geschwindigkeit a_u; den Wert 0 V sinkt, wird der MOS-Trancistor 77Ϊ9 leitend, so daß das Potential des Knotenpunktes yV3 auf den Wert 0 V absinkt, wie durch gestrichelte Linie in Fig. 2F gezeigt. Wenn danach ein der Hochziehklemme VPL zugeführtes Hochziehsignal 0PL auf einen hohen Wert eingestellt wird, wie in Fig. 2D gezeigt, wird, da in diesem Fall das Gate des MOS-Kondensators CO eine Spannung erhält, die hoch genug ist, um einen Kanalpfad zu bilden, und dieser Kondensator CO eine große Kapazität hat, das Potential des Knotenpunktes Λ'2 über diesen MOS-Kondensator CO hochgezogen. Daraus folgt, daß das Potential am Knotenpunkt Nl auf einen Wert kommt, der höher als die Speisespannung VCC ist, wie In Fig. 2F gezeigt. Im Gegensatz dazu wird das Potential am Knotenpunkt N3 auf 0 V gehalten, da sich im MOS-Kondensator Cl kein Kanalpfad gebildet hat, und die elektrostatische Koppelkapazität des MOS-Kondensators Cl bleibt klein. Somit wird auch dann, wenn das Hochziehsignal 0PL einen hohen Wert erhält, das Potential des Änotenpunktes jV3 nicht hochgezogen. Außerdem wird in diesem Fall, auch wenn das Potential des Knotenpunktes /V3 nicht auf 0 V kommt und im MOS-Kondensator Cl eine invertierte Schicht ausgebildet ist, um eine ausreichend große elektrostatische Koppelkapazität zu erhalten, das Potential des Knotenpunktes N3 auf seinem niedrigen Wert gehalten und dann auf 0 V vermindert, da der MOS-Transistor TR9 leitend bleibt.

Auf diese Weise bleibt, wenn Datensignal »1« und »0« auf den Bit-Leitungen BO und BX gelesen werden, der MOS-Transistor TRS vollständig leitend, während der MOS-Transistor TR10 nicht leitend gehalten wird. Als Folge hat die aktive Hochziehschaltung 4 nur die Wirkung, das Potential auf der Bit-Leitung SO auf »1« zu bringen, während die aktive Hochziehschaltung 6 nicht arbeitend bleibt. Wenn die Daten »0« und »1« auf den Bit-Leitungen BO und Sl ausgelesen werden, dann arbeitet die aktive Hochziehschaltung 6 und setzt das Potential der Bit-Leitung BX auf »1«, während die aktive Hcchziehschaltung 4 im Nichtarbeitszustand bleibt.

Auf diese Weise wird der MOS-Transistor 77?8 voll leitfähig und der MOS-Transistor 7"AlO voll gesperrt gehalten, wenn die Datensignale »1« und »0« auf den Leitungen SO und B\ ausgelesen werden. Semit arbe'-tet nur die aktive Hochziehschaltung 4, um das Potential auf der Bit-Leitung SO auf »1« einzustellen, während die aktive Hochziehschaltung 6 nicht arbeitet. Wenn Datensignale »0« bzw. »1« aul den Bit-Leitungen BO bzw. BX ausgelesen werden, arbeitet die aktive Hochziehschaltung 6, um das Potential auf der Bit-Leitung Sl auf »1« zu bringen, während die aktive Hochziehschaltung 4 in Ruhezustand bleibt.

Nachdem die Potentiale auf den Bit-Leitungen SO und Bl auf die Werte VCC bzw. 0 V gebracht sind, werden auf diese Weise die MOS-Transistoren TRb und TR) durch die Spaltenauswahlslgnale TSO UND TSX vom Spaltendecodierer (nicht gezeigt) leitend gemacht, so daß die Datensignale >Λ< und »1« auf den Bit-Leitungen SO und Sl von den I/O-Klemmen DO und DX abgenommen werden.

Wie oben gesagt, werden die aktiven Hochziehkreise dazu verwendet, stabile und zuverlässige Datenlese/-Schreib-Vorgänge in der dynamischen RAM-Schaltung zu bekommen, die n<;·. speziell niedriger Speisespannung arbeitet.

Inzwischen dürfen die in integrierten Halbleiterschaltungen verwendeten Speisespannungen gewöhnlich Schwankungen von ± 10% haben. Das heißt, eine gewöhnliche integrierte Halbleiterschaltung muß so

gestaltet sein, dall sie auch dann zuverlässig arbeitet, wenn die Speisespannung innerhalb einer Spanne von ± \Q% schwankt. Wenn jedoch die In der dynamischen RAM-Schaltung gemäß Fig. 1 verwendeten aktiven Hochziehschaltungen 4 und 6 derartige Speisespannungsschwankungen erfahren, kann dies zu unerwünschten Auswirkungen auf die Speicherarbeitsfähigkeit der RAM-Schaltung führen.

Es sei angenommen, daß die Speisespannung VCC mit einem Wert VCH der Speisungsklemme VC In der dynamischen RAM-Schaltung der Fig. 1 zugeführt wird, und nachdem der Vorladevorgang durchgeführt ist, wird die Speisespannung von dem Wert VCH auf den Wert VCL (< VCH) abgesenkt. In diesem Fall hat das Vorladesignal ΦΡ den Wert »>l« und nimmt dann von O CW + VTH) auf einen Wert (VCL + VTH) ab. Da jedoch das Vorladesignal ΦΡ auf einem Wert höher als ICZ. gehalten wird, werden die MOS-Transistoren TRl und IKi beide leitend, und die Potentiale der Bit-Leitungen SO und BX sinken vom Wert I'CW auf den Wert VCL ab. Da die Speisespannung ICC den Gates der MOS-Transistoren TRl und TR9 zugeführt wird, bleiben diese auch dann gesperrt, wenn die Potentiale der Bit-Leitung BO und BX den Wert VCL annehmen. Somit ändern sich die Potentiale der Knotenpunkte ;V2 und /V3 nicht, sondern behalten den Wert (ICH- VTH). Wenn die Schwankungsgröße JI CC (= VCH - VCL) der Speisespannung VCC größer als 2 ITW ist, werden die MOS-Transistoren TRH und TRXO leitend, was dazu führt, daß die Potentiale der Bit-Leitungen BO und Sl mit höherer Geschwindigkeit auf den Wert ICi. absinken.

Als nächstes soll angenommen werden, daß nach Beendigung des Vorladevorgangs, das heißt, während das Vorladesignal ΦΡ auf 0 V-Pegel gehalten wird, die Speise spannung VCC sich von I CW nach VCL ändert. Da auch in diesem Faii die MOS-TrunsiMüfcn TRl und 77?" gesperrt bleiben, werden die Potentiale der Knotenpunkte Λ 2 und Λ 3 aufCI CW - ITWJ gehalten. Wenn in diesem Fall die Größe der Veränderung ΔI CC der Speisespannung VCC größer als 2 ITW ist. werden die MOS-Transistoren TRS und TR10 leitend mit der Folge, daß die Potentiale der Bit-Leitungen SO und Sl auf l'CZ.-Pegel absinken. Normalerweise wird unmittelbar nach Umstellen des Vorladesignals ΦΡ auf 0 V das Treibersignal ΦΩ auf 0 V gesetzt, um den Fühl- und Verstärkervorgang des verhältnisfrei arbeitenden Fühlerverstärkers 2 in Gang zu bringen. Es kann aus diesem Grunde geschehen, daß aufgrund der Verringerung der Potentiale auf den Bit-Leituneen SO und Sl auf den VCL-Pege\ die Wirkung entfällt, da der Betrag der Potentialabsenkung auf den Bit-Leitungen BQ und 51 genügend klein ist oder die Potentiale der Bit-Leitungen SO und Bl festgestellt und verzögert werden durch den verhältnislosen Fühlerverstärker 2.

Wie oben festgestellt, ändern sich, wenn die Speisespannung VCC von I'CW auf ICZ. abnimmt, die Potentiale der Knotenpunkte jV2 und ;V3 nicht, sondern werden auf dem Pegelwert (VCH - VTH) gehalten. Es sei weiter nun angenommen, daß die Daten »1« aus der Speicherzelle /WC-Ol auf der Bit-Leitung BO und die Daten »0« aus der Leerspeicherzelle DCX auf der Bit-Leitung Sl ausgelesen werden. In RAM-Schaltungen von 64 k-Bit Kapazität beträgt die Potential-Differenz zwischen den Bit-Leitungen Z?0 und Bi, die auf »0«- und »!«-Pegel sind, gewöhnlich etwa 100 bis 200 mV. Wenn in dieser Zeit die Größe der Schwankung AVCC der Speisespannung VCC größer als 2 VTH ist, bleiben die MOS-Transistoren TRB und TRiQ leitend. Somit steigen die Potentiale der Bit-Leitungen SO und BX, die von VCL-Pegel abgesenkt sind, wenn die Daten von der Speicherzelle /WC-Ol und der Leerzelle DCl ausgelesen werden, erneut nach ICZ.-Pegel an. Damit wird die Differenz zwischen den Potentialen der Bit-Leitungen BO und Bl kleiner als diejenige, die unmittelbar nach Beendigung des Datenauslesevorgangs herrscht. Wenn diese Potentialdifferenz so klein wird, daß sie von dem Fühlerverstärker 2 nicht mehr festgestellt werden kann, dann erfaßt der Fühlerverstärker 2 die Daten auch dann nicht, wenn das Treibersignal ΦΤ) zu 0 V gemacht wird, um den Fühlerverstärker 2 in Arbeitszustand zu versetzen, was also eine Fehleroperation bedingt. Auch wenn aber In diesem Fall eine Potentialdilferenz zwischen den Bit-Leitungen SO und Sl vom Fühlerverstärker richtig festgestellt wird, wird eine lange Zeit benötigt, um diese Potentialdifferenz auf einen hinreichend großen Wert zu verstärken. Außerdem werden in diesem FaIi die MOS-Transistoren TRS und TR 10 leitend gehalten, so daß das Potential des Knotenpunktes /Vl entsprechend dem Verhältnis zwischen den Leitungswiderständen der MOS-Transistoren TR5 und TRXO bestimmt ist. Es nimmt deshalb eine lange Dauer in Anspruch, das Potential des Knotenpunkts Λ1 auf »0«-Pege! zu bringen. Es ist deshalb in diesem Fall möglich, daß das Hochziehsignal ΦPL den Wert »1« annimmt, bevor das Potential des Knotenpunktes Λ 3 auf einen so kleinen Wert abgesenkt Ist, daß dadurch die oben genannte invertierte Schicht des MOS-Kondensators verschwindet. In diesem Fall ist das Potential d.es Knotenpunkts /V3 au\;h hochgezogen mit der Folge, daß der Leitungswiderswnd des MOS-Transistors 77?10 klein gemacht ist wie auch der Leitungswiderstand des MOS-Transistors TR9. Daraus ergibt sich, daß der Zeitpunkt der Einstellung des Potentials am Knotenpunkt /Vl auf »0« verzögert ist, und wenn in diesem Zustand die MOS-Transis'oren TRQ und TRX durch die Spaltenauswahlsignale CSO und CSl leitend gemacht werden, fehlerhafte Daten aus den I/O-Klemmen DO und Dl ausgelesen werden können.

Wenn die Schwankung AVCC der Spannungsquelle !'CC kleiner als 2 ITW ist, entstehen unmittelbar nach Einsatz des Verstärkungsvorgangs keine Schwierigkeiten, da die beiden MOS-Transistoren TRS und 77? 10 gesperrt bleiben. Ist jedoch das Potential der Bit-Leitung Sl beim Verstärkungsvorgang etwas abgesenkt, kann MOS-Transistor 77? 10 leitend werden, was wiederum zur oben genannten Fehloperation führt.

Ist der Auslesevorgang in einem Speicherzyklus, der unmittelbar auf die Änderung der Speisespannung VCC von VCH nach ICZ. folgt, richtig abgelaufen, ciann bleiben die Potentiale der Knotenpunkte ;V2 und /V3 auf (VCH - VTH) bzw. 0 V. Wenn das Treibersignal Φϋ und das Vorladesignal ΦΡ auf »1« gesetzt wird, um einen Vorladevorgang für den nächsten Speicherzyklus durchzuführen, werden die beiden Bit-Leitungen SO und Bl auf VCL-Pege\ gebracht und der Knotenpunkt N3 auf (VCL - VTHj-Pege\. Da in diesem Fall das Potential der Bit-Leitung BO von »0«-Pegel abweicht, bleibt der MOS-Transistor TRl gesperrt, und das Potential des Knoten-

punktes Nl wird weiterhin auf (VCH- VTH)-Pege\ gehalten. Man nehme nun an, daß in diesem Zustand Daten, durch die die Bit-Leitungen BO und Sl auf »0« bzw. »1« gesetzt werden, aus der Speicherzelle /WC-Il und der Leerzeile DCO ausgelesen werden. Wenn in diesem Fall die Schwankungsgröße 4VCC größer als 2 VTH ist, werden der MOS-Transistor TRS leitend und der Transistor TRIO gesperrt. Dadurch wird die Bit-Leitung BO über MOS-Transistor TRS auf VCL-Pegel geladen. Folglich

wird die Potentlaldlfferenz zwischen den Bll-Leitungen BO und fll schnell In solchem Maß verringert, daß sie durch den Fühlerverstiirker 2 nicht festgestellt werden kann, was zu einer Fehleroperailon Anlaß gibt. Auch wenn in diesem Fall das Treibersignal ΦΌ auf »0« gesetzt ist, bevor die Potentialdlfferenz so klein wird, daß sie vom Itihlerverstärker 2 nicht festgestellt werden kann, können die Bit-Leitungen SO und ßl die Pegel »1« bzw. »0« erhalten, da die MOS-Transistoren 77?8 und 77? 10 leitend bzw. gesperrt gehalten werden, uadurch wird leicht eine Fehloperatlon bewirkt.

Wenn im obigen Fall der Betrag der Veränderung AVCC kleiner als 2 VTH ist, ergeben sich unmittelbar nach Beginn des Verstärkungsvorgangs des Fühlerverstärkers 2 keine Schwierigkeiten, da die MOS-Translstoren TRS und TRIO beide gesperrt bleiben. Da jedoch der MOS-Transistor TRS eine Gate-Spannung zugeführt erhält, die höher ist als die dem MOS-Transistor /«10 zugelührte, wird der MOS-Transistor TRS früher leitend als MOS-Transistor TR10, wenn die Potentiale der Bit-Leitungen BO und ßl sinken. Das bedeutet, daß das Potential der Blt-Leltung ßO allmählich abnimmt, was eine Fehloperatlon bedingt. Wie oben erwähnt, wird das Potential des Knotenpunktes Nl oder /V3 auf (VCH - ITW-Pegel gehalten, auch wenn der Auslesevorgang normal im Anfangsspeicherzyklus ausgeführt wird, nachdem die Speisespannung VCC sich von VCH auf VCL geändert hat. Es wird aus diesem Grund schwierig, im anschließender. Speicherzyklus, Daten, die bezüglich der Im Auslesevorgang des vorangehenden Speicherzyklus auf den Blt-Leltungen BO und Bl ausgelesenen Daten umgekehrt sind, richtig auszulesen.

Der Erfindung liegt deshalb die Aufgabe zugrunde, einen aktiven Hochziehkreis zu schaffen, der durch Schwankungen der Speisespannung kaum beeinflußt ³S wird.

Erfindungsgemäß wird eine aktive Hochziehschaltung geschaffen, die kapazitive Mittel enthält, welche auf einer Seite mit einer Eingangsklemme für den Empfang eines Hochziehsignals verbunden sind, ferner einen ersten MOS-Transistor, dessen Strompfad zwischen die andere Seite der kapazitiven Mittel und einer Signalleitung, die während einer Vorladeperiode auf den Speisespannungspegel aufgeladen wird, einem zweiten MOS-Transistor, dessen Strompfad zwischen eine Speisespannungsklemme und die Signalleitung geschaltet ist, während das Gate mit einem Verbindungspunkt zwischen den kapazitiven Mitteln und dem ersten MOS-Transistor Verbindung hat, und Steuermitteln zum Zuführen einer Spannung zum Gate des ersten MOS-Transistors, die ^⁰ während der Vorladeperiode einen höheren Wert hat als die Summe der Speisespannung und der Schwellspannung des ersten MOS-Transistors und nach Ablauf der Vorladeperiode praktisch auf den Wert der Speisespannung gebracht wird.

Die Zeichnung zeigt im einzelnen in

Fig. 1 eine dynamische RAM-Schaltung mit aktiver Hochziehschaltung nach dem Stand der Technik;

Fig. 2A bis 2F Signalverläufe zur Erläuterung der Funktion der RAM-Schaltung aus Fig. 1;

Fig. 3 eine dynamische RAM-Schaltung mit einem aktiven Hochziehschaltkreis in einer Ausführungsform der Erfindung; und

FI g. 4A bis 4H Signaiveriäufe zur Erläuterung der Arbeitsweise der RAM-Schaltung aus Fig. 3.

Die RAM-Schaltung der Fig. 3 enthält eine aktive Hochziehschaltung in Gestalt eines Ausführungsbeispiels der Erfindung. Die nachfolgend aufgeführten Schaltungs-

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65 abschnitte sind denen der Flg. 1 gleich, nämlich der dynamische, verhältnislose FUhlerverstärker 2 mit FlIp-Flop-Schaltung, die Bit-Leitungen BO und ßl, die an die Ausgangsklemmen /VO und /VI der Flip-Flop-Schaltung angeschlossen sind, eine Leerzelle DCO und eine Anzahl von /V-Spelcherzellen MC-OX bis MC-ON, die mit der Bit-Leitung SO verbunden sind, sowie eine Leerzelle DCl und eine Anzahl von /V-Spelcherzellen MC-Il bis MC-IN, die mit der Blt-Leltung Sl verbunden sind. Die RAM-Schaltung enthält außerdem aktive Hochziehschaltungen 14 und 16, die mit den Blt-Leltungen ß0 bzw. fll verbunden sind, und eine Steuerschaltung 18 für die Steuerung dieser aktiven Hochziehschaltungen 14 und 16.

Die aktive Hochziehschaltung 14 wird durch einen MOS-Kondensator CO der zwischen eine Hochziehklemme VPL und einen Knotenpunkt Nl gelegt 1st, einen MOS-Transistor TRii, dessen Gaie mit der Steuerschaltung 18 und dessen Strompfad zwischen den Knotenpunkt Nl und die Blt-Leltung SO geschaltet Ist, und einen MOS-Transistor TRS, dessen Gate mit dem Knotenpunkt Nl und dessen Strompl'ad zwischen eine Speiseklemme VC und die Blt-Leltung SO geschaltet Ist, gebildet. Die aktive Hochziehschaltung 16 wird durch einen MOS-Kondensator Cl, der zwischen der Hochziehklemme VPL und einem Knotenpunkt /V3 Hegt, einen MOS-Transistor TR12, dessen Gate mit der Steuerschaltung 18 verbunden 1st und dessen Strompl'ad zwischen dem Knotenpunkt /V3 und der Bit-Leitung ßl Hegt, und einen MOS-Transistor 77? 10, dessen Gate mit dem Knotenpunkt /V3 verbunden Ist und dessen Strompfad zwischen der Speisungsklemme VC und der Bit-Leitung ßl liegt, gebildet. Die Steuerschaltung 18 wird durch einen MOS-Transistor TR13, dessen Gate und Drain mit der Speisungsklemme VC verbunden sind, einen Kondensator Cl zwischen einem Source-Ar.schluB des Transistors 77? 13 und einer Steuerklemme VB. welcher ein Steuersignal ΦΒ von einem Steuersignalgenerator (nicht gezeigt) zugeführt wird, einen MOS-Transistor 77? 14, dessen Gate mit der Source-Klerrtme des MOS-Transistors 77? 13 und dessen Drain-Anschluß mit der Speisungsklemme VC verbunden ist, und einen Kondensator C3 zwischen Source des Transistors 77? 14 und einer Vorladeklemme KP gebildet. Die Source-Elektrode des MOS-Transistors TR14 ist als Ausgangsk'emme mit den Gates der MOS-Transistoren TRU und 77? 12 verbunden.

Die Funktionsweise der RAM-Schaltung nach Fig. 3 wird in Verbindung mit den Fig. 4A bis 4H erläutert.

Wenn das Vorladesignal ΦΡ. das in Fig.4A gezeigt ist einen niedrigen Wert hat und das der Steuerklemme VB zugeführte Steuersignal ΦΒ gemäß Fig.4E einen hotien Wert hat, dann erhält das Gate des MOS-Transistors 77? 14 eine Gate-Spannung die höher als (VCC+ VTH) ist, so daß ein Ausgangssignal der Größe VCC, wie in Fig. 4F gezeigt, von der Steuerschaltung 18 erzeugt wird. Wenn danach das Steuersignal ΦΒ auf einen niedrigen Wert und das Vorladesignal ΦΡ auf einen hohen Wert eingestellt werden, wird ein Ausgangssignal größer als (VCC + VTH) von der Steuerschaltung 18 hervorgebracht. Dieses W-Pegel-Signal wird solange auf hohem Wert gehalten, bis das Vorladesignal ΦΡ auf einen niedrigen Wert gesetzt wird. Somit sind während der Vorladeperiode die MOS-Transistoren 77? 11 und 77? 12 leitend, was dazu führt, daß die Potentiale der Knotenpunkte Nl und /V3 den KCC-Pegel halten.

Wenn der Auslesevorgang durchgeführt wird, wird das Vorladesignal ΦΡ auf niedrigen Wert gesetzt, wie in Fig.4A gezeigt. Somit wird den Gates der MOS-Tran-

sistoren TR 11 und 77? 12 eine Ausgangsspannung des Wertes VCC zugeführt, so daß der Auslesevorgang in derselben Weise wie in der RAM-Schaltung der Fig. 1 durchgeführt wird. Das heißt, ein Wortausgangssignal von hohem Pegelwert, wie in Fig. 4B gezeigt, wird anschließend -Jen ausgewählten Wortleitungen zugeführt, und das Treibersignal <t>D wird auf einen niedrigen Wert gesetzt, wie in Fig. 4C gezeigt. Man nehme nun an, daß Daten »1« von der Speicherzelle MC-Oi ausgelesen werden. Die Potentiale der Bit-Leitungen ßO und ßl werden dann auf »1« bzw. »0« gesetzt, wie in Fig. 4F durch ausgezogene bzw. gestrichelte Linie gezeigt. In diesem Fall werden die MOS-Transistoren 77? 11 und TRM gesperrt bzw. leitend, und die Knotenpunkte Nl und Λ/3 nehmen die Pegel »I« bzw. »0« an, wie ausgezogen oder gestrichelt In Fig. 4H gezeigt. Wenn in diesem Zeitpunkt das Hochziehsignal 0PL auf// gesetzt wird, wie in Fig. 4D gezeigt, wird das Potential am Knotenpunkt ;V2 durch die elektrostatische kapazitive Kopplung des MOS-Kondensators hochgezogen und wird höher als I⁷CC. wie ausgezogen in Flg. 4H dargestellt. Da andererseits das Potential am Knotenpunkt /V3 »0« ist, wird es auch dann auf »0« gehalten, wenn das Hochziehsignal 0PL auf //-Pegel erhöht wird.

Auf diese Weise sind die Potentiale der Bit-Leitungen ßO und ßl stabil auf die Werte VCC bzw. 0 V festgelegt, und anschließend werden gemäß den Spaltenauswahlsignalen CSO und CS\ vom Spaliendecodierer (nicht gezeigt) die »1«- und »0«-Pegelsignale auf den Bit-Leitungen ßO und 51 von den I/O-Klemmen DO und Dl ausgelesen.

Es soll nun angenommen werden, daß während der Funktion der RAM-Schaltung in Fig. 3 die Speisespannung VCC sich von dem hohen Wert VCH auf einen niedrigen Wert VCL ändert. Da während der Vorladeperiode die Gates der MOS-Transistoren TRH und 77? i2 mit einer Spannung, die höher als (VCC + VTH) ist, versorgt worden sind, werden die Potentiale der Knotenpunkte Nl und /V3 auf KCW-Pegel gehalten vor der Schwankung der Speisespannung VCC. Da die MOS-Transistoren 77? 11 und TRM beide leitend bleiben, auch nachdem die Speisespannung VCC sich nach KCi. verändert hat, nehmen die Potentiale der Knotenpunkte ;V2 und N3 den Wert VCL an. Auf diese Weise sind die Potentiale der Punkte Nl und /V3, den Potentialen der Bit-Leitungen ßO und ßl folgend, eingestellt, welche sich mit der Speisespannung ändern.

Wie oben festgestellt, wird in der RAM-Schaltung während der Vorladeperiode die Spannung (VCC + VTH) den Gates der MOS-Transistoren 77? 11 und TR12 zugeführt, die folglich leitend werden. Daraus ergibt sich, daß die Potentiale an den Punkten Nl und Λ/3 nicht auf (VCH - VTH) bleiben. Es tritt also in der Schaltung nach Fig 3 das Problem, das sich in der Schaltung nach Fig. 1 eingestellt hat, nicht auf.

Wenn am Ende der Vorladeperiode das Vorladesignal ΦΡ auf »0« gesetzt wird, wird auch dann, wenn die Größe der Änderung AVCC der Speisespannung VCC mehr als 2 VTH beträgt, wodurch das Potential auf den Bit-Leitungen ß0 und ßl auf KCZ.-Pegel abnimmt, die RAM-Schaltung gemäß der Erfindung überhaupt nicht durch diese Spannungsänderung beeinliußt. Dies hängt, wie bei der Beschreibung der Funktion der RAM-Schaltung nach Fig. 1 festgestellt, damit zusammen, daß der

ίο Fühl- und Verstärkungsvorgang des verhältnlslosen Fühlcrverstärkers 2 vor oder unmittelbar nach der Schwankung der Speisespannung beginnt, so daß die Potentiale auf den Bit-Leitungen ß0 und Bl hinreichend verstärkt werden können oder sich nicht in einem großen Ausmaß ändern.

Im Speicherzyklus, in dem oder vor welchem die Speisespannung sich ändert, werden die Potentiale der Punkte /VZ und Ni praktisch gleich denen auf den Bit-Leitungen ß0 bzw. ßl, so daß die RAM-Schaltung nach Flg. 3 unabhängig von den Schwankungen der Speisespannung stabil arbeitet.

Auch wenn im Speicherzyklus, innerhalb dessen oder vor welchem die Speisespannung sich ändert, die Potentiale der Punkte /V2 und Λ'3 auf bestimmten Werten gehalten werden, werden die Transistoren 77? 11 und TRM während der Vorladedauer, die sich an diesen Speicherzyklus anschließt, leitend gemacht mit der Folge, daß die Potentiale der Kontenpunkte Nl und ;V3 im wesentlichen gleich den Potentialen auf den Bit-Leitungen BO und Sl werden. Dadurch wird der Auslesevorgang in einem nachfolgenden Speicherzyklus durch die Spannungsveränderung überhaupt nicht beeintlußt. Wenn die Speisespannung VCC sich von KCi. nach VCH verändert hat, dann ändert sich das Ausgangssignal von der Steuerschaltung 18 als Folge dieser Änderung der Speisespannung. Es tritt also damit keine Schwierigkeit auf, wie auch bereits bei der RAM-Schaltung der Fig. 1.

Die Erläuterung der Erfindung erfolgte anhand des

obigen Ausführungsbeispiels, ist jedoch auf dieses nicht begrenzt. Zum Beispiel in einer dynamischen RAM-Schaltung, die mit einer Speisespannung von + 5 V betrieben wird, ein Abfall im Pegel des »1«-Signals auf den I/O-Leitungen (nicht gezeigt), die mit den Anschlüssen DO und Dl verbunden sind, ein Problem bedeuten.

In diesem Fall ist es möglich, an diese I/O-Leitungen aktive Hochziehschaltungen wie im Falle der Fig. 3 anzuschließen.

Es ist auch möglich, die aktive Hochziehschaltung gemäß der Erfindung mit einer anderen Halbleiterschaltung zu betreiben als mit der dynamischen RAM-Schaltung, um ein Signal auf einer Signalleitung hochzuziehen.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Aktive Hochziehschaltung, die eine Speisungsklemme aufweist, der eine Speisespannung zugeführt wird, eine mit einem Hochziehsignal gespeiste Eingangsklemme, einen Kondensator, der mit einer Seite mit der Eingangsklemme verbunden ist, einen ersten MOS-Transistor, dessen Strompfad zwischen der anderen Seite des Kondensators und einer Signalleitung liegt, die während einer Vorladeperiode mit dem Wert der Speisespannung vorgeladen ist, und einen zweiten MOS-Transistor, dessen Strompfad zwischen der Speisespannungsklemme und einer Signalleitung liegt, und dessen Gate mit einem Knotenpunkt zwisehen dem Kondensator und dem ersten MOS-Transistor verbunden ist, gekennzeichnet durch weitere Steuermittel (18), um dem Gate des ersten MOS-Transistors (TR 11; TRM) eine Spannung zuzuführen, die während der Vorladeperiode auf einem höheren Wert als die Summe aus Speisespannung (VCC) und Schwellspannung (VTH) des ersten MOS-Transistors (TR 11; TRW ist, und die nach Beendigung der Vorladeperiode auf dem Wert der Speisespannung (VCO gehalten wird.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Kondensator (CO; CV ein MOS-Kondensator ist.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Steuermittel (18) aus einem dritten MOS-Transistor (Tk W, dessen Gate und Drain mit der Speisungjklemme (VC) verbunden sind, einem Kondensator (Cl), der .tit einer Seite mit der Source-Elektrode des dritten MOS-Transistors (TRW verbunden ist und ein Steuersignal an der anderen Seite zugeführt erhält, einem vierten MOS-Transistor (TRXA). dessen Gate mit der Source-Elektrode des dritten MOS-Transistors (TRW und dessen Source-Elektrode mit dem Gate des ersten MOS-Transistors (TRU; TRM) verbunden ist, während seine Drain-Elektrode an der Speisungsklemme (VC) liegt, und einem Kondensator (Ci) besteht, der mit einer Seite mit der Source-Elektrode des vierten MOS-Transistors (TRU) verbunden ist und an seiner anderen Seite ein Vorladesignal zugeführt erhält.